JP2011187767A - 半導体装置 - Google Patents

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Abstract


【課題】耐圧劣化を防止するとともに低コストで製造可能な構造を備える半導体装置を提供する。
【解決手段】半導体基板と、基板上に形成される炭化珪素からなる第１導電型の半導体層と、半導体層の表面に形成される活性領域と、活性領域を取り囲むように、半導体層の表面に形成される第２導電型の第１の半導体領域と、半導体層の表面に第１の半導体領域の外側に接し、第１の半導体領域を取り囲んで設けられ、第１の半導体領域と同一の不純物濃度および同一の深さを有する第２導電型の不純物領域がメッシュ形状に形成される第２の半導体領域と、活性領域上に設けられる第１の電極と、半導体基板の裏面に設けられる第２の電極を備えることを特徴とする半導体装置である。
【選択図】図１

Description

本発明は、炭化珪素基板を用いたショットキーバリアダイオード、ＰＮダイオード、ＭＩＳＦＥＴ、ＩＧＢＴ等の半導体装置に関する。
半導体パワーデバイスにおいてはオン抵抗を最小化し、耐圧を最大化するようなデバイス構造及びデバイス材料が求められる。従来はシリコンを半導体材料として半導体パワーデバイスを作成し、デバイス終端部で電界集中が生じる箇所はＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ）と呼ばれる表面に形成したＰＮ接合や、ｐ型層のリング構造を作成し、電界緩和するように設計して高耐圧化を行ってきた。
従来、例えばショットキーダイオードにおいてはオン抵抗を最小化し、ショットキー電極部分から外側に連続してＪＴＥとしてのｐ−層を（所謂リサーフ（ＲＥＳＵＲＦ）層）を形成することにより、逆バイアス時にｐ−層を空乏化させ、ショットキー電極端の電界を緩和して高耐圧を得ている。耐圧は、ｐ−層の濃度を深さ方向に積分した値、つまりｐ−層形成のためのイオンのドーズ量に主に依存する。理想耐圧が得られるためには、そのドーズ量は破壊電界強度をＥｃ、誘電率をε、電荷素量をｑとしてεＥｃ／ｑに近い値である必要がある（非特許文献１参照）。
最近、シリコンを材料としたパワーデバイスの性能を飛躍的に凌駕する、炭化珪素（ＳｉＣ）を材料としたパワーデバイスが開発されている。炭化珪素はワイドバンドギャップ半導体であり、破壊電界強度がシリコンの１０倍近い大きさなので半導体パワーデバイスの耐圧とオン抵抗のトレードオフを改善できる（非特許文献２参照）。炭化珪素を材料とする高耐圧半導体デバイスにおいてもシリコンと同様、表面にＪＴＥを形成して高耐圧化を行ってきた。
しかしながら、炭化珪素においては、破壊電界強度に異方性があるため、ＪＴＥの端部での電界が、破壊電界強度が最も大きいＣ軸方向から斜めにずれるため、耐圧が顕著に低下するという問題があった。Ｃ軸（＜０００１＞方向）とこれに直交するＡ軸（＜１１−２０＞方向、但し、符号「−」は結晶学において数字の上に付ける「−」（バー）を表している）における破壊電界強度をそれぞれＥｃ１、Ｅｃ２とし、ＳｉＣ基板中のドナー濃度をＮｄとすると、Ｅｃ１、Ｅｃ２は以下の式で表わされることが報告されている（非特許文献３参照）。なお、この値は厳密にはＣ軸に対するオフ角が８度の場合の基板に垂直な方向および基板に平行な方向の破壊電界強度の実測値である。
Ｅｃ１＝２．７０×１０６（Ｎｄ／１０１６）０．１［Ｖ／ｃｍ］・・・（１）
Ｅｃ２＝２．１９×１０６（Ｎｄ／１０１６）０．１［Ｖ／ｃｍ］・・・（２）
耐圧の異方性により、Ａ軸方向では耐圧がＣ軸の理想耐圧より１割以上低下することが分かる。
耐圧の異方位による耐圧劣化を防止するために、特許文献１には低濃度のｐ−層の外側にさらに低濃度のｐ−層を設けるＪＴＥが開示されている。
特開２００８−３４６４６号公報
"Ｐｏｗｅｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ"， Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ， ＰＷＳ ｐｕｂｌｉｓｈｉｎｇ、Ｐ．１１１−１１２ （１９９５） ＳｉＣ素子の基礎と応用、荒井和雄編、オーム社、（２００３年）１６５〜１６８頁 "Ｐｈｙｓｉｃａｌ ｍｏｄｅｌｉｎｇ ａｎｄ ｓｃａｌｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ４Ｈ−ＳｉＣ ｐｏｗｅｒ ｄｅｖｉｃｅｓ"，Ｔ．Ｈａｔａｋｅｙａｍａ， Ｃ．Ｏｈｔａ， Ｊ．Ｎｉｓｈｉｏ， Ｔ．Ｓｈｉｎｏｈｅ， Ｐｒｏｃ． ｏｆ ２００５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｉｍｕｌａｔｉｏｎ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐｒｏｃｅｓｓｅｓ ａｎｄ Ｄｅｖｉｃｅｓ （ＳＩＳＰＡＤ） Ｐ．１７１−１７４ （２００５）
もっとも、パワーデバイスでは、耐圧劣化の防止とともに低コストで製造可能な構造であることも要求される。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、耐圧劣化を防止するとともに低コストで製造可能な構造を備える半導体装置を提供することにある。
本発明の一態様の半導体装置は、基板表面の法線ベクトルと＜０００１＞方向または＜０００−１＞方向とのなす角度が０度以上８度以下の炭化珪素からなる半導体基板と、前記半導体基板上に形成される炭化珪素からなる第１導電型の半導体層と、前記半導体層の表面に形成される活性領域と、前記活性領域を取り囲むように、前記半導体層の表面に形成される第２導電型の第１の半導体領域と、前記半導体層の表面に前記第１の半導体領域の外側に接し、前記第１の半導体領域を取り囲んで設けられ、前記第１の半導体領域と同一の不純物濃度および同一の深さを有する第２導電型の不純物領域がメッシュ形状に形成される第２の半導体領域と、前記活性領域上に設けられる第１の電極と、前記半導体基板の裏面に設けられる第２の電極を備え、前記炭化珪素の誘電率をε、前記炭化珪素の＜０００１＞方向、＜１１−２０＞方向の破壊電界強度をそれぞれＥｃ１、Ｅｃ２、電荷素量をｑとするとき、前記第１の半導体領域の不純物濃度の深さ方向の積分値が０．８εＥｃ１／ｑ以上１．２εＥｃ１／ｑ以下であり、前記不純物領域の不純物濃度の深さ方向の積分値を前記第２の半導体領域内で平均化した値が０．４εＥｃ２／ｑ以上１．１εＥｃ２／ｑ以下であることを特徴とする。
上記態様の半導体装置において、前記半導体層がｎ型であり、前記半導体層のドナー濃度をＮｄとするとき、前記第１の半導体領域の幅と、前記第２の半導体領域の幅との総和が、εＥｃ１／ｑＮｄ以上であることが望ましい。
上記態様の半導体装置において、前記第２の半導体領域の幅が、εＥｃ２／ｑＮｄ以上であることが望ましい。
上記態様の半導体装置において、前記不純物領域の間隔が、２×εＥｃ２／ｑＮｄ以下であることが望ましい。
上記態様の半導体装置において、前記第２の半導体領域に占める前記不純物領域の割合が第２の半導体領域の内側から外側に向けて減少することが望ましい。
上記態様の半導体装置において、前記第１の半導体領域が、前記第１の電極と接続していることが望ましい。
上記態様の半導体装置において、前記半導体基板は第１導電型であり、前記第１の電極は、前記半導体層とショットキー接触をなし、前記活性領域にショットキーバリアダイオード構造が形成されていることが望ましい。
上記態様の半導体装置において、前記活性領域の上面に、第２導電型の第３の半導体領域をさらに具備し、前記半導体基板は第１導電型であり、前記活性領域にｐｎダイオード構造が形成されていることが望ましい。
上記態様の半導体装置において、前記半導体基板は第１導電型であり、前記活性領域にＭＩＳＦＥＴ構造が形成されていることが望ましい。
上記態様の半導体装置において、前記半導体基板は第２導電型であり、前記活性領域にＩＧＢＴ構造が形成されていることが望ましい。
本発明によれば、耐圧劣化を防止するとともに低コストで製造可能な構造を備える半導体装置を提供することが可能となる。
第１の実施の形態の半導体装置の模式的な断面図である。 第１の実施の形態の半導体装置の模式的な上面図である。 図２の一部の拡大図である。 ＳｉＣ半導体基板の異方性の説明図である。 従来のショットキーバリアダイオードの不純物濃度と耐圧の関係を示す図である。 従来のショットキーバリアダイオードの電界分布と電界強度のシミュレーション結果である。 第１の実施の形態の第２の半導体領域の作用の説明図である。 第１の実施の形態の半導体装置の第１の半導体領域のドーズ量と耐圧の関係を示す図である。 第１の実施の形態の効果を説明する図である。 第１の実施の形態の第２の半導体領域のドーズ量と耐圧の関係を示す図である。 第１の実施の形態の第１の半導体領域の最適ドーズ量の第２の半導体領域のドーズ量依存性を示す図である。 第２の実施の形態の半導体装置の具体例を示す上面図である。 第２の実施の形態の半導体装置の別の具体例を示す上面図である。 第３の実施の形態の半導体装置の模式的な断面図である。 第４の実施の形態の半導体装置の模式的な断面図である。
以下、図面を参照しつつ本発明の実施の形態を詳細に説明する。
なお、本明細書中、半導体装置の「活性領域」とは、例えば、半導体装置がショットキーダイオードであればショットキー接合を有する領域、ＭＩＳＦＥＴであればチャネルを有する領域であるなど、半導体装置の主たる機能を実現する構造が存在する領域を意味する。
（第１の実施の形態）
本実施の形態の半導体装置は、基板表面の法線ベクトルと＜０００１＞方向または＜０００−１＞方向とのなす角度が０度以上８度以下の炭化珪素からなる半導体基板と、半導体基板上に形成される炭化珪素からなる第１導電型の半導体層と、半導体層の表面に形成される活性領域と、活性領域を取り囲むように、半導体層の表面に形成される第２導電型の第１の半導体領域と、半導体層の表面に第１の半導体領域の外側に接し、第１の半導体領域を取り囲んで設けられ、第１の半導体領域と同一の不純物濃度および同一の深さを有する第２導電型の不純物領域がメッシュ形状に形成される第２の半導体領域と、活性領域上に設けられる第１の電極と、半導体基板の裏面に設けられる第２の電極を備える。そして、炭化珪素の誘電率をε、炭化珪素の＜０００１＞方向（または＜０００−１＞方向）、＜１１−２０＞方向の破壊電界強度をそれぞれＥｃ１、Ｅｃ２、電荷素量をｑとするとき、第１の半導体領域の不純物濃度の深さ方向の積分値が０．８εＥｃ１／ｑ以上１．２εＥｃ１／ｑ以下であり、不純物領域の不純物濃度の深さ方向の積分値を第２の半導体領域内で平均化した値が０．４εＥｃ２／ｑ以上１．１εＥｃ２／ｑ以下である。
ここで、「不純物領域の不純物濃度の深さ方向の積分値を第２の半導体領域内で平均化した値」とは、具体的には、第２の半導体領域内にある第２導電型の不純物領域の不純物濃度を深さ方向に積分した値に（第２の半導体領域の第２導電型の不純物領域の面積）／（第２の半導体領域の面積）を乗じた値である。すなわち、不純物領域の不純物が、第２の半導体領域内に平均的に分布しているとした場合の、不純物濃度の深さ方向の積分値である。
本実施の形態の半導体装置は、ＪＴＥとして、第１の半導体領域と、この第１の半導体領域の外側にある平均的には第１の半導体領域より低濃度になる第２の半導体領域を備えることにより、デバイス終端部での耐圧劣化を防止する。さらに、第２の半導体領域を、第１の半導体領域と同一の不純物濃度および同一の深さを有する不純物領域で構成する。この構成により、第１の半導体領域と、第２の半導体領域とを同一の製造プロセスで形成することが可能となる。したがって、低コストで製造可能である。
図１は本実施の形態の半導体装置の模式的な断面図である。図２は、本実施の形態の半導体装置の模式的な上面図である。図１は、図２のＡＡ’断面図である。図３は、図２の点線部分の拡大図である。ここでは、半導体装置の一つとしてショットキーダイオードを用いて説明する。
図１に示すように、本実施の形態のショットキーバリアダイオードは、ｎ＋型ＳｉＣ半導体基板１０上にエピタキシャル成長されたｎ−型ＳｉＣ半導体層１２に形成されている。なお、ｎ＋型ＳｉＣ半導体基板１０は、基板表面の法線ベクトルと＜０００１＞方向または＜０００−１＞方向とのなす角度が０度以上８度以下となっている。そして、ｎ−型半導体層１２の表面には、ＪＴＥとしてｐ−型の第１の半導体領域１４が形成されている。
第１の半導体領域１４の内側は、ショットキー電極１６とｎ−型ＳｉＣ半導体層１２とがショットキー接続される活性領域１８となっている。第１の半導体領域１４は、ショットキー電極１６と一部重なり接続し、活性領域１８を取り囲むように形成されている。なお、図２および図３は、ショットキ−電極１６が形成される前の上面図である。
さらに、ｎ型の第２の半導体領域２０が、第１の半導体領域１４外側に接し、第１の半導体領域１４を取り囲むように設けられている。図３に示すように、第２の半導体領域２０では、第１の半導体領域１４と同一の不純物濃度および同一の深さを有するｐ−型の不純物領域２０ａがメッシュ形状に形成されている。すなわち、第２の半導体領域２０は、メッシュ形状のｐ−型の不純物領域２０ａと、ｎ−型ＳｉＣ半導体層１２表面に相当する島状のｎ−型の不純物領域２０ｂとで構成されている。
さらに、ｎ−型ＳｉＣ半導体層１２の表面端部にはｎ＋型チャネルストッパ領域２２が形成されている。また、第２の半導体領域２０の外側端部とｎ＋型チャネルストッパ領域２２の内側端部は離間している。
ｎ−型ＳｉＣ半導体層１２の上面は、例えばシリコン酸化膜２４で覆われ、例えばＴｉにより形成されたショットキー電極１６の上部を開口した後、例えばＡｌからなる第１の電極（アノード電極）２６が形成されている。
さらに、ポリイミド等の保護膜２８で全面が覆われ、第１の電極２６の上部が開口されている。ｎ＋型ＳｉＣ半導体基板１０の裏面には、例えばＮｉからなる第２の電極（カソード電極）３０が形成されている。
ここで、第１の半導体領域１４から外側の領域を終端領域３２と称し、第１の半導体領域１４と第２の半導体領域２０をあわせた領域を接合終端構造（ＪＴＥ）３４と称する。
本実施の形態で用いられるＳｉＣ半導体基板は、上述のように、耐圧に異方性を有している。図４は、ＳｉＣ半導体基板の異方性の説明図である。＜０００１＞方向の破壊電界強度をＥｃ１、＜１１−２０＞方向の破壊電界強度をＥｃ２とすると、図４に示すように、Ｅｃ１＞Ｅｃ２となる。またそれぞれの数値は、上述の式（１）、（２）によって計算できる。
なお、上述の式（１）、（２）による破壊電界強度は、上述のように基板表面の法線ベクトルと＜０００１＞方向または＜０００−１＞方向とのなす角度が８度の場合、すなわち基板表面のオフ角が８度の場合である。オフ角が０度の場合の基板表面に対して垂直方向の破壊電界強度、基板に平行な方向の破壊電界強度は、オフ角が８度の場合とくらべ違いは１％に満たない。したがって、オフ角が０度であってもオフ角が８度の場合と同一視できる。よって、基板表面の法線ベクトルと＜０００１＞方向または＜０００−１＞方向とのなす角度が０度以上８度以下の範囲では、破壊電界強度については同一視できる。
図５は、従来のショットキーバリアダイオード（通常のリサーフ層を１つ備える）における破壊電界強度の異方性による耐圧劣化を示すシミュレーション結果である。半導体層として、４Ｈ−ＳｉＣ（炭化珪素）を用いている。
横軸はＪＴＥとなるリサーフ層の不純部濃度であり、縦軸はショットキーバリアダイオードの絶縁破壊耐圧を示す。一般に絶縁破壊耐圧は半導体領域の不純物濃度を深さ方向に積分した値（以下、ドーズ量とも称する）の関数である。この計算では、濃度は均一とし深さは０．６μｍに設定している。破壊電界強度の等方性を仮定し、その絶対値を＜０００１＞方向の値に設定したシミュレーション結果を○印のデータで示す。この結果によれば、第１の半導体領域の濃度を最適化すれば、耐圧は＜０００１＞方向の理想耐圧（＜０００１＞限界として示す）にほぼ等しい値が得られる。
一方、現実にあわせて破壊電界強度の異方性を導入し、＜０００１＞方向と＜１１−２０＞方向の破壊電界強度を実験による値に設定して絶縁破壊耐圧を計算した結果を×印のデータで示す。計算結果によれば、絶縁破壊耐圧が＜０００１＞方向の理想耐圧と比べて１０％程度低下し、またリサーフ層の最適不純物濃度も異方性を考慮しない場合と異なる。リサーフ層の不純物濃度を従来の設計手法（等方性シミュレーション）による最適値に設定すると、耐圧が５０％以上低下することがわかる。
図６は、従来の、リサーフ層を一つだけ備えるショットキーバリアダイオードでの電界分布と電界強度の方向、大きさのシミュレーション結果である。リサーフ層であるｐ−型層の設計濃度を従来の設計の最適値に設定すると、終端構造の端で電界の方向がＣ軸に垂直方向にずれるため耐圧が低下する。
図中矢印で示したものが電界の大きさと方向である。リサーフ層の端部では矢印が基板面に平行な方向に大きく伸びているのがわかる。この方向の破壊強度は図４で説明したように、基板面に垂直な方向よりも小さいので、耐圧が低下するのである。なお、電界強度の分布が色の濃淡で示されている。
図７は、本実施の形態の第２の半導体領域の作用の説明図である。第２の半導体領域２０のｐ−型の不純物領域２０ａの電位を０に固定し、基板側から逆バイアスを印加した際に広がる空乏層を点線で示している。ｐ−型の不純物領域２０ａの電位が固定されているため、空乏層は基板方向だけではなく横方向にも広がる。
したがって、ｐ−型の不純物領域２０ａのサイズが縦方向の空乏層の広がりと同程度かより小さい場合にはｐ−型層が無限に広がっている場合と比べて電圧を印加した際に、より早くｐ−型の不純物領域２０ａ全体が空乏化する。第２の半導体領域では、第１の半導体領域と同一の不純物濃度および同一の深さを有するｐ−型の不純物領域２０ａをメッシュ形状にする。この構造とすることで、第１の半導体領域よりも低濃度の半導体領域を第１の半導体領域の外側に設けることと等価となる。
また、図７に示すように、ｐ−型の不純物領域２０ａ同士の離間距離Ｗ３は、絶縁破壊耐圧に達する前に、空乏層同士がくっつくだけの距離以下であることが、基板表面に平行な電界を緩和する観点から望ましい。
図８は、本実施の形態の半導体装置の第１の半導体領域のドーズ量と耐圧の関係を示す図である。本実施の形態のショットキーダイオード（×印のデータ）と、第１の半導体領域のみ備える従来のショットキーダイオード（●印のデータ）の耐圧をシミュレーションにより比較した結果である。横軸は、従来例では、第１の半導体領域に相当するリサーフ層のドーズ量である。また、本実施の形態では、ＪＴＥの内側にあたる第１の半導体領域のドーズ量である。
本実施の形態によれば、耐圧を＜０００１＞方向の限界値まで向上させることが可能となる。また、第１の半導体領域のドーズ量、すなわち、不純物濃度の深さ方向の積分値がＥｃ１／ｑで最大の効果が得られ、０．８εＥｃ１／ｑ以上１．２εＥｃ１／ｑ以下の範囲で効果が認められる。
ドーズ量が上記範囲より多い場合はリサーフ層端で電界集中が起こり、耐圧が低下する。一方、ドーズ量が上記範囲より少ない場合はリサーフ層が完全に空乏化してしまい、リサーフ層の電界遮蔽効果が不足し、ショットキー電極端で電界集中が生じ耐圧が低下する。
図９は、第１の実施の形態の効果を説明する図である。本実施の形態でのＪＴＥでの電界分布と電界強度の方向、大きさのシミュレーション結果である。図中矢印で示したものが電界の大きさと方向である。電界強度の分布が色の濃淡で示されている。
図のように、本実施の形態では、素子中の最大電界部、すなわち、第１の半導体領域と第２の半導体領域の境界部では、最大電界の方向が＜０００１＞方向にそろっている。すなわち、破壊強度の弱い横側からの電界を第２の半導体領域で抑制し、破壊強度の強い縦方向で電界を受ける構造となっている。
このように、本実施の形態においては、外側のＪＴＥである第２の半導体領域は＜１１−２０＞方向の電界緩和に寄与し、内側のＪＴＥである第１の半導体領域は＜０００１＞方向の電界緩和に寄与する。
図１０は、第２の半導体領域の最適ドーズ量範囲をシミュレーションにより求めた結果である。なお、ここで第２の半導体領域のドーズ量とは、図３におけるｐ−型の不純物領域２０ａの不純物濃度の深さ方向の積分値を第２の半導体領域内で平均化した値である。いいかえれば、第２の半導体領域中のｐ−型不純物が、第２の半導体領域内に均等に分布するとした場合のドーズ量である。
第２の半導体領域のドーズ量が、１．１εＥｃ２／ｑを超えると、第２の半導体領域の端部で電界集中が起こり、耐圧が急落する。一方、ドーズ量の下限に関しては、０．４εＥｃ２／ｑ以上であれば耐圧劣化を防止する効果が認められる。
図１１は、第１の半導体領域の最適ドーズ量の第２の半導体領域のドーズ量依存性を示す図である。第２の半導体領域のドーズ量が最適値から小さくなると、第１の半導体領域のドーズ量マージンが低下することが分かる。もっとも、耐圧のピーク値がシングルＪＴＥ耐圧限界値は上回っているので、横方向電界緩和の効果は持続していることがわかる。なお、シングルＪＴＥ耐圧限界値とは、ＪＴＥがリサーフ層のみの場合の従来例において、これ以上耐圧を上げられない限界値のことである。
ＪＴＥの横方向の長さは、電極周辺部の空乏層の横方向と同じ程度以上設定し、この領域の空乏層からの電気力線を終端することが望ましい。この空乏層の広がりは、縦方向の空乏層の長さと同じでεＥｃ１／ｑＮｄで表わされる。
本実施の形態の場合、ＪＴＥは内側の第１の半導体領域と、その外側の第２の半導体領域からなるので、この２つの領域で幅がεＥｃ１／ｑＮｄ以上あることが望ましい。したがって、第１の半導体領域の幅Ｗ１と、第２の半導体領域の幅Ｗ２との総和が、εＥｃ１／ｑＮｄ以上であることが望ましい。第１の半導体領域の幅Ｗ１が、εＥｃ１／ｑＮｄ以上であることがより望ましい。
ここで、第２の半導体領域で支え得る空乏層幅は、（第２の半導体領域のドーズ量／Ｎｄ）で表わすことができる。そうすると、第１の半導体領域の幅Ｗ１は、｛εＥｃ１／ｑＮｄ−（第２の半導体領域のドーズ量／Ｎｄ）｝以上であることが望ましい。
また、第２の半導体領域で＜１１−２０＞方向の破壊電界強度Ｅｃ２を支えることが望ましい。したがって、第２の半導体領域の幅Ｗ２が、εＥｃ２／ｑＮｄ以上であることが望ましい。
また、上述のように、ｐ−型の不純物領域２０ａ同士の間隔Ｗ３は、絶縁破壊耐圧に達する前に、空乏層同士がくっつくだけの距離以下であることが望ましい。第２の半導体領域破壊電界強度Ｅｃ２を支える場合の空乏層の伸びはεＥｃ２／ｑＮｄである。したがって、不純物領域の間隔Ｗ３が、２×εＥｃ２／ｑＮｄ以下であることが望ましい。
なお、上式では、炭化珪素の誘電率をε、炭化珪素の＜０００１＞方向、＜１１−２０＞方向の破壊電界強度をそれぞれＥｃ１、Ｅｃ２、電荷素量をｑ、半導体層中のドナー濃度をＮｄとする。
以上のように、本実施の形態によれば、低濃度のｐ−型領域である第１の半導体領域の外側に、ｐ−型不純物領域をメッシュ形状にすることにより実質的にさらに低濃度のｐ−型領域である第２の半導体領域が設けられる。この構成により、破壊電界強度に異方性のある炭化珪素半導体において、耐圧を最大化することができ、半導体本来の性能を引き出すことが可能となる。
さらに、本実施の形態では、第２の半導体領域では、第１の半導体領域と同一の不純物濃度および同一の深さを有する第２導電型の不純物領域がメッシュ形状に形成される。このため、このＪＴＥを形成する際に、第１の半導体領域と第２の半導体領域を同一のリソグラフィー工程および同一のイオン注入工程で同時に形成することが可能になる。したがって、低コストでの製造が可能となる。
（第２の実施の形態）
本実施の形態の半導体装置は、第２の半導体領域に占める不純物領域の割合が第２の半導体領域の内側から外側に向けて減少すること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
図１２は、本実施の形態の半導体装置の具体例を示す上面図である。ＪＴＥ部分を拡大した図である。図のように、第２の半導体領域の内側から外側に向けて、ｎ−型の不純物領域２０ｂのサイズが大きくなることにより、ｐ−型の不純物領域２０ａの第２の半導体領域２０に占める割合が、第２の半導体領域２０の内側から外側に向けて減少するよう構成されている。
この構成により、第２の半導体領域２０のｐ−型不純物のドーズ量が実質的に内側から外側に向けて小さくなる。したがって、第２の半導体領域による横方向の電界緩和効果が第１の実施の形態に比べ向上する。
図１３は本実施の形態の半導体装置の別の具体例を示す上面図である。ＪＴＥ部分を拡大した図である。図のように、第２の半導体領域の内側から外側に向けて、ｎ−型の不純物領域２０ｂが密になることにより、ｐ−型の不純物領域２０ａの第２の半導体領域２０に占める割合が、第２の半導体領域２０の内側から外側に向けて減少するよう構成されている。
図１３の構成によっても、図１２の構成と同様の効果が得られる。
（第３の実施の形態）
本実施の形態の半導体装置は、ｐｎダイオードである点で第１の実施の形態と異なっている。第１の実施の形態と重複する内容については記載を省略する。
図１４は、本実施の形態の半導体装置の模式的な断面図である。第１の半導体領域１４に囲まれる活性領域に、ｐ＋アノード領域４０を設け、その上にアノード電極４２を設けている。すなわち、ｐｎダイオード構造が形成されている。ここで、電極１６とｐ＋アノード領域４０とはオーミック接続されている。
このように構成しても、第１の実施の形態と同様の効果を得ることができる。なお、ＪＴＥに関し、第２の実施の形態と同様にできることは言うまでもない。
（第４の実施の形態）
本実施の形態の半導体装置は、ＭＩＳＦＥＴである点で第１の実施の形態と異なっている。第１の実施の形態と重複する内容については記載を省略する。
図１５は、本実施の形態の半導体装置の模式的な断面図である。第１の半導体領域１４に囲まれる活性領域に、ｐ型チャネル領域５０、ｎ型ソース領域５２、絶縁膜５４、ゲート電極５６、ソース電極５８が形成されている。ここで、ｎ＋型半導体基板１０がドレイン領域となり、第２の電極３０がドレイン電極となる。このように、活性領域にＭＩＳＦＥＴ構造が形成されている。
なお、ｎ＋型半導体基板１０をｐ＋型に変えれば、ＩＧＢＴとすることができる。
このように構成しても、第１の実施の形態と同様の効果を得ることができる。なお、ＪＴＥに関し、第２の実施の形態と同様にできることは言うまでもない。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置等に関わる要素を適宜選択して用いることができる。
また、例えば、実施の形態においては、第１導電型をｎ型、第２導電型をｐ型とする場合を例に説明したが、導電型を逆にしても同様の効果を得ることが可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１０ ｎ＋型ＳｉＣ半導体基板
１２ ｎ−型ＳｉＣ半導体層
１４ 第１の半導体領域
１６ ショットキ−電極
１８ 活性領域
２０ 第２の半導体領域
２０ａ ｐ−型の不純物領域
２０ｂ ｎ−型の不純物領域
２６ 第１の電極
３０ 第２の電極
３４ ＪＴＥ

Claims (10)

  1. 基板表面の法線ベクトルと＜０００１＞方向または＜０００−１＞方向とのなす角度が０度以上８度以下の炭化珪素からなる半導体基板と、
    前記半導体基板上に形成される炭化珪素からなる第１導電型の半導体層と、
    前記半導体層の表面に形成される活性領域と、
    前記活性領域を取り囲むように、前記半導体層の表面に形成される第２導電型の第１の半導体領域と、
    前記半導体層の表面に前記第１の半導体領域の外側に接し、前記第１の半導体領域を取り囲んで設けられ、前記第１の半導体領域と同一の不純物濃度および同一の深さを有する第２導電型の不純物領域がメッシュ形状に形成される第２の半導体領域と、
    前記活性領域上に設けられる第１の電極と、
    前記半導体基板の裏面に設けられる第２の電極を備え、
    前記炭化珪素の誘電率をε、前記炭化珪素の＜０００１＞方向、＜１１−２０＞方向の破壊電界強度をそれぞれＥｃ１、Ｅｃ２、電荷素量をｑとするとき、前記第１の半導体領域の不純物濃度の深さ方向の積分値が０．８εＥｃ１／ｑ以上１．２εＥｃ１／ｑ以下であり、
    前記不純物領域の不純物濃度の深さ方向の積分値を前記第２の半導体領域内で平均化した値が０．４εＥｃ２／ｑ以上１．１εＥｃ２／ｑ以下であることを特徴とする半導体装置。
  2. 前記半導体層がｎ型であり、前記半導体層のドナー濃度をＮｄとするとき、前記第１の半導体領域の幅と、前記第２の半導体領域の幅との総和が、εＥｃ１／ｑＮｄ以上であることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の半導体領域の幅が、εＥｃ２／ｑＮｄ以上であることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記不純物領域の間隔が、２×εＥｃ２／ｑＮｄ以下であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第２の半導体領域に占める前記不純物領域の割合が第２の半導体領域の内側から外側に向けて減少することを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の半導体領域が、前記第１の電極と接続していることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記半導体基板は第１導電型であり、前記第１の電極は、前記半導体層とショットキー接触をなし、前記活性領域にショットキーバリアダイオード構造が形成されていることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  8. 前記活性領域の上面に、第２導電型の第３の半導体領域をさらに具備し、前記半導体基板は第１導電型であり、前記活性領域にｐｎダイオード構造が形成されていることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  9. 前記半導体基板は第１導電型であり、前記活性領域にＭＩＳＦＥＴ構造が形成されていることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  10. 前記半導体基板は第２導電型であり、前記活性領域にＩＧＢＴ構造が形成されていることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
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