WO2015145593A1 - 半導体装置及びその製造方法，パワーモジュール，電力変換装置，３相モータシステム，自動車並びに鉄道車両 - Google Patents

半導体装置及びその製造方法，パワーモジュール，電力変換装置，３相モータシステム，自動車並びに鉄道車両 Download PDF

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望月　和浩
泰之 沖野
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    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, a power module, a power conversion device, a three-phase motor system, an automobile, and a railway vehicle, and particularly relates to a technology excellent in breakdown voltage characteristics.
  • Non-Patent Document 1 discloses an optimization method using a device simulator having an FLR (Field-Limiting Ring) structure which is a termination structure of a power semiconductor device.
  • FLR Field-Limiting Ring
  • Non-Patent Document 2 shows that, in a junction termination structure of a power semiconductor device using silicon carbide, the greater the radius of curvature of the junction termination structure, the higher the breakdown voltage.
  • the semiconductor surface is off from the main crystal surface (surface with low surface energy and stability).
  • the main crystal surface surface with low surface energy and stability.
  • 4H-type silicon carbide 4H—SiC
  • the crystal principal plane (0001) plane 201 as schematically shown in FIG. 2 is inclined to the [11-20] direction which is the off direction with respect to the wafer plane 202 are introduced to the surface.
  • Epitaxial growth starts from the atomic step end (step flow growth), and 4H—SiC in which no other crystal system such as 3C type or 6H type is mixed can be obtained.
  • the inventors of the present application have found that non-uniform avalanche breakdown occurs in a FLR (Field Limiting Ring) provided in a semiconductor device having a surface off from the crystal main surface. Specifically, the present inventors have shown in the photograph of FIG. 3 during the measurement of the reverse breakdown voltage characteristics of a pn diode chip having a surface off by 4 degrees in the [11-20] direction from the 4H—SiC (0001) plane. In addition, avalanche emission depending on the crystal orientation of SiC was confirmed.
  • FLR Field Limiting Ring
  • FIG. 3 is a photograph of the chip surface taken when a semiconductor chip having a pn diode in which one FLR as a termination structure is formed at equal intervals from the main junction end is avalanche breakdown.
  • the planar shape of the termination structure of the pn diode chip used for the measurement is a rounded rectangle whose longitudinal direction is orthogonal to the [11-20] direction. From the upper left area of the photograph in FIG. 0V, and a positive voltage is applied to the back electrode.
  • the outer curve pointed by the dotted arrow corresponds to the outer periphery of the diode
  • the inner curve pointed to by the dashed arrow corresponds to the region corresponding to the FLR from the main junction end.
  • This light emission indicates that the FLR on the side opposite to the off direction ([-1-120] direction) does not function, and the breakdown resistance of the termination structure having the FLR is in the off direction ([11- This corresponds to the fact that the opposite direction ([-1-120] direction) side is smaller than the [20] direction) side.
  • the magnitude relationship depending on the direction of the breakdown resistance is the same when there are a plurality of FLRs regardless of the number of FLRs.
  • an object of the present invention is to provide excellent breakdown voltage characteristics in a semiconductor device having an off-substrate and an FLR.
  • the present invention solves the above-mentioned problems by adopting an asymmetric FLR arrangement in the off direction.
  • a semiconductor device having excellent breakdown voltage characteristics can be provided.
  • a power module, a power converter, a three-phase motor system, an automobile, and a railway vehicle can be provided at low cost.
  • FIG. 1 is a plan view showing a semiconductor device in which a plurality of FLRs are provided around a 4H—SiC Schottky barrier diode according to Example 1 of the present invention.
  • FIG. 6 is a schematic view of a surface turned off in the [11-20] direction from the 4H—SiC (0001) plane.
  • FIG. 6 is a plan view of an avalanche breakdown of a semiconductor device in which one FLR is provided around a 4H—SiC-pn diode having a surface off by 4 degrees in the [11-20] direction from the (0001) plane.
  • FIG. 2 is a cross-sectional view taken along the line A-A ′ of the semiconductor device of FIG. 1.
  • FIG. 2 is a cross-sectional view taken along the line B-B ′ of the semiconductor device of FIG. 1.
  • FIG. 6 is a flowchart showing a main part of a manufacturing process of the semiconductor device of Example 1; 7 is a cross-sectional view of the manufacturing process of the semiconductor device of Example 1; FIG. 7 is a cross-sectional view of the manufacturing process of the semiconductor device of Example 1; FIG.
  • FIG. 7 is a cross-sectional view of the manufacturing process of the semiconductor device of Example 1;
  • FIG. 7 is a cross-sectional view of the manufacturing process of the semiconductor device of Example 1;
  • FIG. 7 is a cross-sectional view of the manufacturing process of the semiconductor device of Example 1;
  • FIG. 6 is a cross-sectional view showing a semiconductor device in which a plurality of FLRs are provided around a SiC-pn diode according to Example 2 of the present invention.
  • FIG. 10 is a schematic diagram illustrating a configuration of an electric vehicle according to a fifth embodiment.
  • FIG. 10 is a circuit diagram illustrating a boost converter according to a fifth embodiment. It is a circuit diagram which shows the converter and inverter with which the rail vehicle of Example 6 is equipped.
  • FIG. 1 is a plan view of a semiconductor chip 101 having a 4H—SiC Schottky barrier diode, which is the semiconductor device of the first embodiment.
  • FIG. 4 is a cross-sectional view of the semiconductor chip 101 taken along the line A-A ′ of FIG.
  • the semiconductor chip 101 of this embodiment has an n + type 4H ⁇ whose surface is inclined at an off angle of 4 degrees in the [11-20] direction from the (0001) plane of the crystal main surface.
  • An n ⁇ -type 4H—SiC epitaxial layer 103 is formed on the surface of the SiC substrate 102.
  • the epitaxial layer 103 functions as an n ⁇ type drift layer.
  • the impurity concentration of the n + -type 4H—SiC substrate 102 is about 1 ⁇ 10 18 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the impurity concentration of the epitaxial layer 103 functioning as an n ⁇ type drift layer is lower than that of the n + type 4H—SiC substrate 102 and is about 1 ⁇ 10 15 to 4 ⁇ 10 16 cm ⁇ 3 . Further, the thickness of the epitaxial layer 103 is, for example, about 3 to 80 ⁇ m.
  • the semiconductor chip 101 has a square shape of 6 mm ⁇ 6 mm, for example. In this embodiment, the off angle is 4 degrees, but the present invention can also be applied to 4H—SiC substrates having other off angles.
  • a guard ring 104 which is a p-type semiconductor region, is formed around the central region serving as the active region on the upper surface of the epitaxial layer 103.
  • An FLR 105 which is a p-type annular semiconductor region is formed on the upper surface of the epitaxial layer 103 so as to surround the guard ring 104.
  • a FLR 106 that is a p-type annular semiconductor region is formed on the upper surface of the epitaxial layer 103 so as to surround the FLR 105.
  • an FLR 107 which is a p-type annular semiconductor region is formed on the upper surface of the epitaxial layer 103 so as to surround the FLR 106.
  • the p-type impurity of the guard rings 104, FLR105, FLR106, and FLR107 is, for example, aluminum.
  • the widths of FLR 105, FLR 106, and FLR 107 are each 5 ⁇ m, for example.
  • the depth of the FLR 105, FLR 106, and FLR 107 from the upper surface of the epitaxial layer 103 is, for example, 0.8 ⁇ m.
  • the concentration of aluminum which is a p-type impurity of the guard rings 104, FLR105, FLR106, and FLR107 is, for example, 6 ⁇ 10 17 cm ⁇ 3 .
  • the impurity concentration of the guard ring 104 can be made higher than the impurity concentration of the FLR, and the concentration of the p-type impurity of the guard ring 104 can be set to 2 ⁇ 10 19 cm ⁇ 3 , for example.
  • a channel stopper 108 which is an n + type semiconductor region is provided on the upper surface of the epitaxial layer 103 outside the FLR 107.
  • FIG. 1 is a schematic diagram for easily explaining the positional relationship between the guard rings 104, FLR 105, FLR 106, and FLR 107.
  • the anode electrode 109 is a Schottky electrode that is in Schottky junction with the epitaxial layer 103 in the active region that is the central region. Further, the electrode end portion of the anode electrode 109 is located on the guard ring 104.
  • a cathode electrode 110 is electrically connected to the back surface of the n + -type 4H—SiC substrate 102. As described above, the semiconductor chip 101 includes a Schottky barrier diode.
  • an interlayer insulating film is formed on the semiconductor chip 101 to protect the upper surface of the epitaxial layer 103.
  • the interlayer insulating film is provided with an opening for exposing the anode electrode 109.
  • the AA ′ line in FIG. 1 is along a direction substantially perpendicular to the [1-100] direction of the n + -type 4H—SiC substrate 102.
  • a side is n + -type 4H-SiC substrate 102 in FIG. 1
  • a 'of FIG side is n + -type This corresponds to the [11-20] direction of the 4H—SiC substrate 102. That is, the A ′ direction corresponds to the off direction centering on the active region.
  • the substantially orthogonal and approximately parallel degrees indicate the degree of accuracy with respect to the crystal orientation of wafer dicing.
  • the distance from the outer periphery of the FLR 106 to the inner periphery of the FLR 107 in the [11-20] direction side centered on the active region is the [ ⁇ 1-120] direction side region.
  • the distance from the outer periphery of the FLR 106 to the inner periphery of the FLR 107 is shorter.
  • the semiconductor chip 101 has excellent breakdown voltage characteristics for reasons described later.
  • the distance from the outer periphery of the FLR 106 to the inner periphery of the FLR 107 can be measured from the position of the pn junction interface, for example.
  • the FLR interval refers to the distance from the outer periphery of the inner FLR to the inner periphery of the outer FLR in two adjacent FLRs.
  • the distance from the outer periphery of the FLR 105 to the inner periphery of the FLR 106 in the region on the [11-20] direction centered on the active region is the region on the [-1-120] direction side.
  • the distance from the outer periphery of the FLR 105 to the inner periphery of the FLR 106 is shorter.
  • the semiconductor chip 101 has excellent breakdown voltage characteristics for reasons described later.
  • the distance from the outer periphery of the guard ring 104 to the inner periphery of the FLR 105 in the [11-20] direction side centered on the active region is the [ ⁇ 1-120] direction. This is shorter than the distance from the outer periphery of the guard ring 104 to the inner periphery of the FLR 105 in the side region. As a result, the semiconductor chip 101 has excellent breakdown voltage characteristics for reasons described later.
  • FIG. 5 shows the result of a computer experiment of implanting aluminum ions (Al + ) into an epitaxial layer on a 4H—SiC substrate when forming an FLR by two-dimensional Monte Carlo simulation.
  • Al + aluminum ions
  • a silicon oxide (SiO 2 ) mask is assumed at both ends, and it is assumed that Al + ions are implanted into the epitaxial layer from a direction perpendicular to the substrate.
  • the distance between the mask edges is assumed to be 5 ⁇ m.
  • the contour lines show the calculation results of the aluminum (Al) concentration obtained as a result of Al + ion implantation into the epitaxial layer.
  • the Al distribution spreads from the edge position of the mask by about 0.09 ⁇ m in the [11-20] direction.
  • the Al distribution spreads from the edge position of the mask of about 0.05 ⁇ m when viewed with a concentration curve of 1 ⁇ 10 18 cm ⁇ 3 .
  • the difference in Al distribution spread between the [11-20] direction and the [-1-120] direction is that the surface of the epitaxial layer is off by 4 degrees in the [11-20] direction from the (0001) plane of the crystal main surface.
  • the influence of scattering that Al + ions receive during implantation differs between the [11-20] direction and the [ ⁇ 1-120] direction. Due to the difference in the distribution of Al distribution, the curvature of the Al concentration distribution below the mask edge is larger in the [11-20] direction than in the [-1-120] direction.
  • the [11-20] direction, in which the curvature of the Al concentration distribution is large, has better FLR breakdown voltage characteristics than the [1-120] direction. Therefore, the FLR interval on the [11-20] direction side, where the breakdown voltage characteristics are excellent, is ⁇ 1 ⁇ 120] can be shorter than the FLR interval on the direction side.
  • FIG. 6 shows the result of calculating the withstand voltage characteristics when a plurality of FLRs formed with a width of 5 ⁇ m mask opening are formed using the Al concentration distribution obtained from the computer experiment shown in FIG. Therefore, the width of the FLR is assumed to be approximately 5 ⁇ m.
  • the interface charge density Qf between the oxide film (SiO 2 ) and SiC was set to 10 12 cm ⁇ 2 based on the calculation conditions for reproducing the experimental results of the light emission observation shown in FIG.
  • 2 corresponds to a region in which the direction in which the FLR extends is substantially orthogonal to the [1-100] direction of the n + -type 4H—SiC substrate, as shown in the section AA ′ in FIG. Calculated with a dimensional model.
  • the plot indicated by the black circle mark in FIG. 6 shows the breakdown voltage characteristic of the Mth FLR from the inside of the plurality of FLRs on the [11-20] direction side corresponding to the A ′ side in FIG. .
  • the plots indicated by white circles in FIG. 6 indicate the breakdown voltage characteristics of the Mth FLR from the inside of the plurality of FLRs on the [-1-120] direction side corresponding to the A side in FIG. .
  • the plot indicated by the black triangular mark in FIG. 6 is the M + 1th from the inside when the Mth FLR from the inside on the [11-20] direction side corresponding to the A ′ side in FIG. 1 yields an avalanche breakdown. The potential difference between the FLR and the Mth FLR from the inside is shown.
  • the plot indicated by the white triangle mark in FIG. 6 is the M + 1th from the inside when the Mth FLR from the inside on the [ ⁇ 1 ⁇ 120] direction side corresponding to the A side in FIG. 1 yields an avalanche breakdown.
  • the potential difference between the FLR and the Mth FLR from the inside is shown.
  • the white triangle mark and the black triangle mark almost overlap each other.
  • the plot indicated by the black diamond mark in FIG. 6 is obtained by subtracting the plot value indicated by the black triangle mark from the plot value indicated by the black circle mark, and corresponds to the A ′ side in FIG.
  • the voltage effectively applied to the (M + 1) th FLR from the inner side when the Mth FLR from the inner side breakdown occurs.
  • the plot indicated by the white diamond mark in FIG. 6 is obtained by subtracting the plot value indicated by the white triangle mark from the plot value indicated by the white circle mark.
  • the voltage effectively applied to the (M + 1) th FLR from the inner side when the Mth FLR from the inner side on the [ ⁇ 1 ⁇ 120] direction side corresponding to the above is shown.
  • the horizontal axis indicates the distance between the Mth FLR from the inside and the M + 1th FLR from the inside.
  • the horizontal axis corresponds to the width of the SiO 2 mask in FIG. That is, the horizontal axis corresponds to the width of the SiO 2 mask placed between the Mth FLR from the inside and the M + 1th FLR from the inside. Therefore, the horizontal axis corresponds to the FLR interval.
  • FIG. 6 also shows the result of the computer experiment in the cross section taken along the line BB ′ of FIG. 1 is drawn on a region in which the direction in which FLR 105, FLR 106, and FLR 107 extend is substantially orthogonal to the [1-100] direction of the n + -type 4H—SiC substrate 102. Since the BB ′ line is substantially orthogonal to the off direction, the calculation model is symmetric about the active region and the calculation result is the same on both sides of the active region.
  • the plot indicated by the X mark in FIG. 6 shows the breakdown voltage characteristic of the Mth FLR from the inside of the plurality of FLRs in the cross section BB ′ of FIG. 1, that is, in the [1-100] direction.
  • the plot indicated by the mark is a cross section of BB ′ in FIG. 1, that is, in the [1-100] direction, when the Mth FLR from the inside yields an avalanche breakdown, the M + 1th FLR from the inside and the M from the inside The potential difference between the second FLRs is shown.
  • the plot indicated by the cross mark in FIG. 6 is obtained by subtracting the value of the plot indicated by the * mark from the value of the plot indicated by the X mark.
  • the voltage that is effectively applied to the (M + 1) th FLR from the inner side when the Mth FLR from the inner side in the direction of 100] avalanche breakdown is shown.
  • a voltage of about 210 V at maximum can be applied to the FLR 107 which is the outermost ring. This can be seen from the fact that the black circle and white circle plots in FIG. 6 converge to about 210 V when the horizontal axis is large, that is, when the distance between the FLRs is sufficiently large.
  • the voltage that can be applied to the inner ring FLR 106 is 385 V, which corresponds to the A ′ side in FIG.
  • the distance d 1 between FLR 106 and FLR 107 is 2.30 ⁇ m, whereas on the [ ⁇ 1 ⁇ 120] direction side corresponding to the A side in FIG. 1, the distance d 2 between FLR 106 and FLR 107 is 2.36 ⁇ m.
  • the FLR interval on the [11-20] direction side is made smaller than the FLR interval on the [-1-120] direction side. More preferably, from each plot in FIG.
  • the distance d 1 between FLRs on the [11-20] direction side is set to 97% of the distance d 2 between FLRs on the [-1-120] direction side,
  • the breakdown voltage characteristics are more uniform on the [11-20] direction side and the [ ⁇ 1-120] direction side.
  • 550V can be applied to the FLR 105 while 385V is applied to the FLR 106, but the distance d 3 between the FLR 105 and the FLR 106 is 1 on the [11-20] direction side corresponding to the A ′ side in FIG. Whereas the distance d 4 between the FLR 105 and the FLR 106 is 1.98 ⁇ m on the [ ⁇ 1 ⁇ 120] direction side corresponding to the A side in FIG. As described above, in order to obtain a comparable breakdown voltage, the FLR interval on the [11-20] direction side is made smaller than the FLR interval on the [-1-120] direction side. More preferably, from each plot of FIG.
  • the distance d 3 between FLRs on the [11-20] direction side is set to 95% of the distance d 4 between FLRs on the [ ⁇ 1-120] direction side,
  • the breakdown voltage characteristics are more uniform on the [11-20] direction side and the [ ⁇ 1-120] direction side.
  • 550V can be applied to the guard ring 104 while 550V is applied to the FLR 105, but the distance between the guard ring 104 and the FLR 105 is on the [11-20] direction side corresponding to the A ′ side in FIG. Whereas d 5 is 1.66 ⁇ m, the distance d 6 between the guard ring 104 and the FLR 105 is 1.72 ⁇ m on the [ ⁇ 1 ⁇ 120] direction side corresponding to the A side in FIG. As described above, in order to obtain the same breakdown voltage, the distance between the guard ring on the [11-20] direction side and the FLR is smaller than the distance between the guard ring on the [1-1-120] direction side and the FLR. To do. More preferably, from each plot of FIG.
  • the distance d 5 between the FLRs on the [11-20] direction side is set to 97% of the distance d 6 between the FLRs on the [-1-120] direction side,
  • the breakdown voltage characteristics are more uniform on the [11-20] direction side and the [ ⁇ 1-120] direction side.
  • the case where a voltage of 705 V is applied with three FLRs is shown.
  • the structure of this embodiment can be applied.
  • the number of FLRs may be increased further.
  • the FLR interval on the [11-20] direction side is made smaller than the FLR interval on the [-1-120] direction side as described above, thereby efficiently increasing the inner FLR and the outer FLR intervals.
  • the voltage can be shared with the other FLRs, and the desired breakdown voltage can be obtained with a small number of FLRs.
  • the voltage can be efficiently shared between the inner FLR and the outer FLR.
  • the desired breakdown voltage can be obtained with a small number of FLRs.
  • the area of the active region can be increased.
  • the semiconductor chip 101 of this embodiment has a small withstand voltage characteristic with respect to the crystal orientation, that is, has a highly uniform breakdown voltage characteristic, the manufacturing yield is increased and the manufacturing cost can be suppressed.
  • the FLR interval on the [11-20] direction side is 90% or more of the FLR interval on the [-1-120] direction side with respect to the FLR interval of about 2 ⁇ m. More preferably, when the FLR interval on the [11-20] direction side is approximately 95% of the FLR interval on the [ ⁇ 1-120] direction side, the [11-20] direction side and the [ ⁇ 1-120] direction side And withstand pressure characteristics more.
  • the plot position of the black diamond mark, black triangle mark, and black diamond mark, and the plot position of the X mark, * mark, and cross mark are the plot positions of the black diamond mark. Although it is slightly lower than the plot position of the cross mark, it almost matches. Therefore, in the cross section that is substantially parallel to the [1-100] direction of the n + type 4H—SiC substrate 102 as on the line BB ′, the FLR interval is a cross section that is substantially orthogonal to the above [1-100] direction. Since the voltage can be efficiently shared between the inner FLR and the outer FLR by making the interval smaller than the [ ⁇ 1-120] direction side FLR interval, the desired breakdown voltage can be obtained with a small number of FLRs. be able to. As a result, the area of the active region can be increased.
  • the FLR interval is set to [ ⁇ 1 ⁇ ] in the cross section substantially orthogonal to the above [1-100] direction. 120] direction FLR interval and the [11-20] direction FLR interval in the cross section substantially orthogonal to the above [1-100] direction, or the FLR interval is By making the FLR interval substantially the same as the [11-20] direction side FLR interval in the cross section substantially perpendicular to the [1-100] direction, the voltage can be more efficiently shared between the inner FLR and the outer FLR. Can do. As a result, the area of the active region can be widened, and a high withstand voltage characteristic can be obtained.
  • FIG. 7 is a cross-sectional view taken along the line BB ′ of FIG.
  • the FLR interval will be described with reference to FIGS. 4 and 7. Since the FLR interval can be symmetric in the BB ′ direction, for example, the distance d 1 ′ between the FLR 106 and the FLR 107 and the distance d between the FLR 106 and the FLR 107 2 ' can be made substantially the same. Desirably, d 1 ⁇ d 1 ′ ⁇ d 2 or d 1 ′ ⁇ d 1 . Similarly, it is desirable that d 3 ⁇ d 3 ′ ⁇ d 4 or d 3 ′ ⁇ d 3 . Similarly, desirably, d 5 ⁇ d 5 ′ ⁇ d 6 or d 5 ′ ⁇ d 5 .
  • n + [1-100] type 4H-SiC substrate 102 direction is a substantially perpendicular or substantially parallel, for example, C-C 'line in FIG. 1 is n + Even if it is substantially orthogonal to the [1-100] direction of the mold 4H—SiC substrate 102 and the DD ′ line is substantially parallel to the [1-100] direction of the n + type 4H—SiC substrate 102, In the cross section substantially orthogonal to the [1-100] direction, similarly to the semiconductor chip 101, the FLR interval in the region on the off direction side is made smaller than the FLR interval in the region on the opposite side to the off direction.
  • the voltage can be shared between the inner FLR and the outer FLR.
  • the FLR interval can be made symmetrical about the active region in the cross section substantially parallel to the [1-100] direction.
  • the FLR interval in the cross section substantially parallel to the [1-100] direction is set to be larger than the FLR interval in the region opposite to the off direction in the cross section substantially orthogonal to the [1-100] direction.
  • FIG. 8 is a flowchart showing the main part of the manufacturing process of the semiconductor chip 101.
  • 9 to 15 are cross-sectional views of the manufacturing process of the semiconductor chip 101.
  • the surface of the n + -type 4H—SiC substrate 102 whose surface is inclined from the (0001) plane of the crystal main surface in the [11-20] direction at an off angle of 4 degrees is prepared.
  • the n-type impurity of the n + -type 4H—SiC substrate 102 is, for example, nitrogen.
  • the impurity concentration of the n + -type 4H—SiC substrate 102 is about 1 ⁇ 10 18 to 1 ⁇ 10 19 cm ⁇ 3 .
  • n + -type 4H-SiC on a surface of the substrate 102 n - is formed by epitaxial growth type 4H-SiC epitaxial layer 103 - n which functions as type drift layer.
  • the n-type impurity of the epitaxial layer 103 is, for example, nitrogen.
  • the impurity concentration of the epitaxial layer 103 is lower than that of the n + -type 4H—SiC substrate 102 and is about 1 ⁇ 10 15 to 4 ⁇ 10 16 cm ⁇ 3 .
  • the thickness of the epitaxial layer 103 is, for example, about 3 to 80 ⁇ m.
  • Each condition of the above epitaxial layer 103 is set according to a required breakdown voltage.
  • a mask material layer 1001 is formed on the upper surface of the epitaxial layer 103, and the mask material layer 1001 is processed by a photolithography process. Then, the channel stopper 108 is formed by ion implantation of n-type impurities.
  • the n-type impurity of the channel stopper 108 is, for example, nitrogen, the concentration is, for example, 8 ⁇ 10 19 cm ⁇ 3 , and the implantation depth is, for example, 0.2 ⁇ m.
  • a mask material layer 1201 is formed on the upper surface of the epitaxial layer 103, and the mask material layer 1201 is processed by a photolithography process.
  • the photomask is set so that the distance between the edges of the mask pattern corresponding to the FLR interval is asymmetric with respect to the off direction of the n + -type 4H—SiC substrate 102. The distance between the edges is shorter on the off direction side than on the opposite direction side to the off direction.
  • ⁇ Process P4> aluminum is ion-implanted as a p-type impurity into the upper surface of the epitaxial layer 103 exposed from the mask material layer 1201, so that p-type FLRs 105, FLR 106, And FLR107.
  • the concentration of the p-type impurity in FLR is, for example, 6 ⁇ 10 17 cm ⁇ 3
  • the ion implantation depth is, for example, 0.8 ⁇ m.
  • a mask material layer 1301 is formed on the upper surface of the epitaxial layer 103, and p-type impurities are formed on the upper surface of the epitaxial layer 103 exposed from the mask material layer 1301.
  • the guard ring 104 is formed in the central region of the upper surface of the epitaxial layer 103 by ion implantation of aluminum.
  • the concentration of the p-type impurity in the guard ring 104 is 2 ⁇ 10 19 cm ⁇ 3 if the concentration is changed from that of FLR, and the implantation depth is, for example, 0.8 ⁇ m. Even when the p-type impurity concentration in the guard ring 104 is made higher than the FLR impurity concentration in this way, the magnitude relationship between d 5 and d 6 does not change.
  • an anode electrode 109 is formed on the upper surface of the guard ring 104 by, for example, a sputtering method. Further, the cathode electrode 110 is formed on the back surface of the n + -type 4H—SiC substrate 102 by, for example, a sputtering method. Subsequently, an insulating film (not shown) is formed on the upper surface of the epitaxial layer 103 so that the upper surface of the anode electrode 109 is exposed. As described above, the semiconductor device having the 4H—SiC Schottky barrier diode of this embodiment can be obtained.
  • FIG. 15 is a cross-sectional view showing a semiconductor device in which a plurality of FLRs are provided around the SiC-pn diode of this example.
  • FIG. 15 is a cross-sectional view of the n + -type 4H—SiC substrate 102 in a direction substantially perpendicular to the [1-100] direction, similar to the cross section taken along the line AA ′ of FIG.
  • This embodiment is a pn diode, and an anode electrode 1502 is provided on a main junction 1501 instead of a Schottky electrode.
  • Other configurations are the same as those in the first embodiment.
  • the distance d 1 ′′ from the outer periphery of the FLR 106 to the inner periphery of the FLR 107 in the region on the [11-20] direction side with the active region as the center. Is made shorter than the distance d 2 ′′ from the outer periphery of the FLR 106 to the inner periphery of the FLR 107 in the region on the [ ⁇ 1-120] direction side, it is possible to obtain a withstand voltage characteristic with good uniformity.
  • the distance d 3 ′′ from the outer periphery of the FLR 105 in the region on the [11-20] direction side to the inner periphery of the FLR 106 is calculated from the outer periphery of the FLR 105 in the region on the [ ⁇ 1-120] direction side.
  • the distance d 5 ′′ from the outer periphery of the main junction 1501 in the region on the [11-20] direction side to the inner periphery of the FLR 105 is defined as the distance of the main junction 1501 in the region on the [ ⁇ 1-120] direction side.
  • the distance between the FLRs in the cross section in the [1-100] direction is the same as that in the first embodiment.
  • FIG. 16 is a cross-sectional view illustrating an example of a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) as a switching element.
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • a plurality of FLRs are provided around the SiC-MOSFET of this embodiment.
  • FIG. 16 is a cross-sectional view of the n + -type 4H—SiC substrate 102 in a direction substantially perpendicular to the [1-100] direction, similar to the cross section taken along the line AA ′ of FIG.
  • the present embodiment is a MOSFET and includes a source electrode 1601, a drain electrode 1602, a source contact layer 1603, and a p-type body layer 1604.
  • the FLR structure is the same as that of the first embodiment.
  • an interlayer insulating film 1605 is provided on the FLR structure.
  • the distance d 3 ′ ′′ from the outer periphery of the FLR 105 to the inner periphery of the FLR 106 in the region on the [11-20] direction side is set as the distance d 3 ′ ′′ from the outer periphery of the FLR 105 in the region on the [ ⁇ 1-120] direction side.
  • FIG. 17 is a circuit diagram illustrating an example of a power conversion device (inverter) in which the 4H—SiC Schottky barrier diode of Example 1 is connected to a switching element as a free wheel diode.
  • the inverter of this embodiment includes a control circuit 1701 and a power module 1702.
  • the control circuit 1701 and the power module 1702 are connected by a terminal 1703 and a terminal 1704.
  • the power module 1702 is connected to the power supply potential (Vcc) via a terminal 1705 and to the ground potential (GND) via a terminal 1706.
  • the output of the power module is connected to a three-phase motor 1710 via a terminal 1707, a terminal 1708, and a terminal 1709.
  • an IGBT 1711 is mounted as a switching element.
  • the semiconductor chip 101 having the 4H—SiC Schottky barrier diode of the first embodiment is mounted as the free-wheeling diode 1712 connected to each IGBT.
  • an IGBT 1711 and a diode 1712 are connected in antiparallel between the power supply potential (Vcc) and the input potential of the motor 1710, and between the input potential of the motor 1710 and the ground potential (GND).
  • An IGBT 1711 and a diode 1712 are connected in antiparallel. That is, two IGBTs 1711 and two diodes 1712 are provided in each single phase of the motor 1710, and six IGBTs 1711 and six diodes 1712 are provided in three phases.
  • a control circuit 1701 is connected to the gate electrode of each IGBT 1711, and the IGBT 1711 is controlled by this control circuit 1701. Therefore, the motor 1710 can be driven by controlling the current flowing through the IGBT 1711 of the power module 1702 by the control circuit 1701.
  • the semiconductor chip 101 according to the first embodiment has excellent breakdown voltage characteristics as described above, when the semiconductor chip according to the first embodiment is mounted on the power module 1702, a decrease in yield due to defective breakdown voltage is suppressed. Therefore, the power module 1702, the inverter of this embodiment, and further the three-phase motor system including the motor 1710 in the inverter of this embodiment can be manufactured at low cost.
  • the IGBT is used as the switching element.
  • the SiC-MOSFET of the third embodiment can be used instead of the IGBT.
  • the switching element is also a SiC element, operation at a higher temperature is possible and a high current density can be realized.
  • the SiC-MOSFET of the third embodiment has excellent breakdown voltage characteristics as described above, even when the semiconductor chip of the third embodiment is mounted on the power module 1702, a decrease in yield due to a breakdown voltage is suppressed. .
  • the three-phase motor system of Example 4 can be used for automobiles such as hybrid cars and electric cars. An automobile using the three-phase motor system of Example 4 will be described with reference to FIGS. 18 and 19.
  • FIG. 18 is a schematic diagram showing the configuration of the electric vehicle of this embodiment
  • FIG. 19 is a circuit diagram of the boost converter of this embodiment.
  • the electric vehicle of this embodiment drives a three-phase motor 1803 and a three-phase motor 1803 that can input / output power to / from a drive shaft 1802 to which drive wheels 1801a and 181b are connected.
  • An inverter 1804 and a battery 1805 are provided.
  • the electric vehicle of this embodiment includes a boost converter 1808, a relay 1809, and an electronic control unit 1810.
  • the boost converter 1808 is connected to a power line 1806 to which an inverter 1804 is connected and a battery 1805. It is connected to the power line 1807.
  • the three-phase motor 1803 is a synchronous generator motor including a rotor embedded with permanent magnets and a stator wound with a three-phase coil.
  • the inverter 1804 the inverter of the above-described fourth embodiment is used.
  • the boost converter 1808 has a configuration in which a reactor 1911 and a smoothing capacitor 1912 are connected to an inverter 1913.
  • the inverter 1913 is similar to the inverter described in the fourth embodiment, and the configuration of the switching element 1914 and the diode 1915 in the inverter is the same as that described in the fourth embodiment.
  • the electronic control unit 1810 includes a microprocessor, a storage device, and an input / output port, and receives a signal from a sensor that detects the rotor position of the three-phase motor 1803, a charge / discharge value of the battery 1805, and the like. . Then, a signal for controlling inverter 1804, boost converter 1808, and relay 1809 is output.
  • an automobile having a low-cost power conversion device can be realized by a semiconductor device having excellent breakdown voltage characteristics.
  • the electric vehicle has been described.
  • the three-phase motor system of the fourth embodiment can be similarly applied to a hybrid vehicle that also uses an engine.
  • the three-phase motor system of Example 4 can be used for a railway vehicle.
  • a railway vehicle using the three-phase motor system of the fourth embodiment will be described with reference to FIG.
  • a railway vehicle having a low-cost power conversion device can be realized by a semiconductor device having excellent breakdown voltage characteristics.
  • FIG. 20 is a circuit diagram illustrating an example of a converter and an inverter provided in the railway vehicle of the present embodiment.
  • electric power is supplied from the overhead line OW (for example, 25 kV) to the railway vehicle of this embodiment via the panda graph PG.
  • the voltage is stepped down to 1.5 kV through the transformer 2009, and the converter 2007 converts alternating current into direct current.
  • the inverter 2002 converts the direct current input via the capacitor 2008 into alternating current, and drives the wheel WH with a three-phase motor that is the load 2001.
  • the configuration of the switching element 2004 and the diode 2005 in the converter 2007 and the configuration of the switching element 2004 and the diode 2005 in the inverter 2002 are the configurations described in the fourth embodiment.
  • the control circuit 1701 described in the fourth embodiment is omitted.
  • symbol RT indicates a line.
  • 101 semiconductor chip
  • 102 n + type 4H—SiC substrate
  • 103 epitaxial layer
  • 104 guard ring
  • 109 anode electrode
  • 110 cathode electrode.

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Abstract

　本発明は，オフ角を有する炭化珪素基板と，ＦＬＲとを有する半導体装置において，優れた耐圧特性を提供することを目的とする。　本発明は，ｎ型のエピタキシャル層が設けられている炭化珪素基板のオフ方向に非対称なＦＬＲの配置とすることで上述の課題を解決する。ひいては，パワーモジュール，電力変換装置，３相モータシステム，自動車，および鉄道車両を低コストで提供することができる。

Description

半導体装置及びその製造方法，パワーモジュール，電力変換装置，３相モータシステム，自動車並びに鉄道車両
　本発明は，半導体装置およびその製造方法，パワーモジュール，電力変換装置，３相モータシステム，自動車，ならびに鉄道車両に関し，特に耐圧特性に優れる技術に関する。
　本技術分野の背景技術として，非特許文献１に開示の技術がある。非特許文献１には，パワー半導体デバイスの終端構造であるＦＬＲ（ｆｉｅｌｄ－ｌｉｍｉｔｉｎｇ　ｒｉｎｇ）構造のデバイスシミュレータを用いた最適化方法が開示されている。
　非特許文献２には，炭化珪素を用いたパワー半導体デバイスの接合終端構造において，接合終端構造の曲率半径が大きい程，高耐圧となることが示されている。
Ｘｕ　Ｃｈｅｎｇ，　ｅｔ　ａｌ．，　"Ａ　Ｇｅｎｅｒａｌ　Ｄｅｓｉｇｎ　Ｍｅｔｈｏｄｏｌｏｇｙ　ｆｏｒ　ｔｈｅ　Ｏｐｔｉｍａｌ　Ｍｕｌｔｉｐｌｅ－Ｆｉｅｌｄ－Ｌｉｍｉｔｉｎｇ－Ｒｉｎｇ　Ｓｔｒｕｃｔｕｒｅ　Ｕｓｉｎｇ　Ｄｅｖｉｃｅ　Ｓｉｍｕｌａｔｏｒ，"　ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ，　ＶＯＬ．　５０，　ＮＯ．　１０，　ＯＣＴＯＢＥＲ　２００３，ｐ．２２７３－２２７９ Ｂ．　Ｊａｙａｎｔ　Ｂａｌｉｇａ，　"Ｓｉｌｉｃｏｎ　Ｃａｒｂｉｄｅ　Ｐｏｗｅｒ　Ｄｅｖｉｃｅｓ，"　Ｗｏｒｌｄ　Ｓｃｉｅｎｔｉｆｉｃ　Ｐｕｂｌｉｓｈｉｎｇ，　２００５，　ｐ．５３－５７
　半導体装置の中には，半導体表面が結晶主面（表面エネルギーが小さく安定な面）からオフしているものがある。例えば，４Ｈ型炭化珪素（４Ｈ－ＳｉＣ）を用いた半導体装置では，ＳｉＣに多くの結晶系が存在するため，４Ｈ－ＳｉＣ基板表面が（０００１）面の場合，［１１－２０］方向に４度程度オフするのが一般的である。これにより，図２に模式的に示すような結晶主面（０００１）面２０１がウェハ面２０２に対してオフ方向である[１１－２０]方向に傾いた原子ステップが表面に導入される結果，エピタキシャル成長が原子ステップ端から始まり（ステップフロー成長），３Ｃ型や６Ｈ型などの他の結晶系が混入しない４Ｈ－ＳｉＣを得ることができる。
　本願発明者らは，結晶主面からオフした表面を有する半導体装置に設けられたＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）に不均一なアバランシェ降伏が起こることを見出した。具体的には，本願発明者らは４Ｈ－ＳｉＣ（０００１）面から［１１－２０］方向に４度オフした表面を有するｐｎダイオードチップの逆耐圧特性の測定中に，図３の写真に示したＳｉＣの結晶方位に依存したアバランシェ発光を確認した。
　図３は，終端構造として１本のＦＬＲを主接合端から等間隔で形成したｐｎダイオードを有する半導体チップがアバランシェ降伏した際に撮影したチップ表面の写真である。測定に用いたｐｎダイオードチップの終端構造の平面形状は長手方向が［１１－２０］方向に直交する角丸長方形であり，図３の写真の左上の領域からプローブ針が下ろされたアノード電極には０Ｖが，裏面電極には正の電圧が，それぞれ印加されている。図３で白く見える２重の曲線のうち，点線の矢印で指した外側の曲線がダイオードの外周に，破線の矢印で指した内側の曲線が主接合端部からＦＬＲにあたる領域にそれぞれ対応する。図３の写真のように，オフした方向（［１１－２０］方向）側には全く発光が観察されなかったのに対し，その反対方向（［－１－１２０］方向）側にはｐｎダイオードチップのＦＬＲに沿って発光が見られた。１ウェハ内に５４個作製したｐｎダイオードチップを２ウェハ分（１０８個）測定した結果，発光の起点はチップ毎に若干異なったものの，発光箇所はすぐに拡がり，全ｐｎダイオードチップにおいて，オフした方向と反対方向側での発光が見られた。
　この発光はオフ方向とは反対方向（［－１－１２０］方向）側にあるＦＬＲが機能していないことを示しており，ＦＬＲを有する終端構造の破壊耐量が，オフした方向（［１１－２０］方向）側に比べてその反対方向（［－１－１２０］方向）側が小さいことに対応する。この破壊耐量の方位に依存した大小関係は，ＦＬＲの本数によらず，複数本のＦＬＲを有する場合も同様である。
　そこで，本発明は，オフ基板とＦＬＲとを有する半導体装置において，優れた耐圧特性を提供することを目的とする。
　本発明は，オフ方向に非対称なＦＬＲの配置とすることで上述の課題を解決する。
　本発明によれば，優れた耐圧特性を有する半導体装置を提供することができる。ひいては，パワーモジュール，電力変換装置，３相モータシステム，自動車，および鉄道車両を低コストで提供することができる。
本発明の実施例１に係る４Ｈ－ＳｉＣショットキーバリアダイオードの周囲に複数のＦＬＲを設けた半導体装置を示す平面図である。 ４Ｈ－ＳｉＣ（０００１）面から［１１－２０］方向にオフした表面の模式図である。 （０００１）面から［１１－２０］方向に４度オフした表面を有する４Ｈ－ＳｉＣ－ｐｎダイオードの周囲に１本のＦＬＲを設けた半導体装置のアバランシェ降伏時における平面写真である。 図１の半導体装置のＡ－Ａ’での断面図である。 アルミニウムイオン（Ａｌ＋）の４Ｈ－ＳｉＣ基板上のエピタキシャル層への注入の２次元モンテカルロシミュレーションによる計算機実験の結果である。 ＦＬＲを複数本形成した際の耐圧特性を計算した結果である。 図１の半導体装置のＢ－Ｂ’での断面図である。 実施例１の半導体装置の製造工程の主要部を示すフロー図である。 実施例１の半導体装置の製造過程の断面図である。 実施例１の半導体装置の製造過程の断面図である。 オフした表面を有するウェハに対し，ＦＬＲ反転パタンを有するマスク（拡大図）をセットする際の方位関係を示す平面図である。 実施例１の半導体装置の製造過程の断面図である。 実施例１の半導体装置の製造過程の断面図である。 実施例１の半導体装置の製造過程の断面図である。 本発明の実施例２に係るＳｉＣ－ｐｎダイオードの周囲に複数のＦＬＲを設けた半導体装置を示す断面図である。 本発明の実施例３に係るＳｉＣ－ＭＯＳＦＥＴの周囲に複数のＦＬＲを設けた半導体装置を示す断面図である。 実施例４の電力変換装置（インバータ）を示す回路図である。 実施例５の電気自動車の構成を示す概略図である。 実施例５の昇圧コンバータを示す回路図である。 実施例６の鉄道車両に備えられるコンバータおよびインバータを示す回路図である。
　本実施例の４Ｈ－ＳｉＣショットキーバリアダイオードを有する半導体装置を図１および図４を用いて説明する。図１は，実施例１の半導体装置である，４Ｈ－ＳｉＣショットキーバリアダイオードを有する半導体チップ１０１の平面図である。図４は，図１のＡ－Ａ’線に沿った半導体チップ１０１の断面図である。
　図１および図４に示すように，本実施例の半導体チップ１０１は，表面が結晶主面の（０００１）面から［１１－２０］方向にオフ角４度で傾いているｎ＋型４Ｈ－ＳｉＣ基板１０２の表面に，ｎ－型４Ｈ－ＳｉＣのエピタキシャル層１０３が形成されている。このエピタキシャル層１０３はｎ－型のドリフト層として機能する。ｎ＋型４Ｈ－ＳｉＣ基板１０２の不純物濃度は１×１０１８～１×１０１９ｃｍ－３程度である。ｎ－型のドリフト層として機能するエピタキシャル層１０３の不純物濃度は，ｎ＋型４Ｈ－ＳｉＣ基板１０２よりも低く，１×１０１５～４×１０１６ｃｍ－３程度である。また，エピタキシャル層１０３の厚さは，例えば３～８０μｍ程度である。半導体チップ１０１は，例えば６ｍｍ×６ｍｍの四角形状である。なお，本実施例ではオフ角は４度であるが，他のオフ角を有する４Ｈ－ＳｉＣ基板でも本発明を適用可能である。
　エピタキシャル層１０３の上面のアクティブ領域となる中央領域には，その周囲にｐ型の半導体領域であるガードリング１０４が形成されている。ガードリング１０４を囲むようにエピタキシャル層１０３の上面には，ｐ型の環状の半導体領域であるＦＬＲ１０５が形成されている。エピタキシャル層１０３の上面にはＦＬＲ１０５を囲むように，ｐ型の環状の半導体領域であるＦＬＲ１０６が形成されている。さらに，エピタキシャル層１０３の上面にはＦＬＲ１０６を囲むように，ｐ型の環状の半導体領域であるＦＬＲ１０７が形成されている。
　ガードリング１０４，ＦＬＲ１０５，ＦＬＲ１０６，およびＦＬＲ１０７のｐ型不純物は，例えばアルミニウムである。ＦＬＲ１０５，ＦＬＲ１０６，およびＦＬＲ１０７の幅は，例えばそれぞれ５μｍである。ＦＬＲ１０５，ＦＬＲ１０６，およびＦＬＲ１０７のエピタキシャル層１０３の上面からの深さは，例えば０．８μｍである。ガードリング１０４，ＦＬＲ１０５，ＦＬＲ１０６，およびＦＬＲ１０７のｐ型不純物であるアルミニウムの濃度は，例えば６×１０１７ｃｍ－３である。なお，ガードリング１０４の不純物濃度は，ＦＬＲの不純物濃度よりも高くすることもでき，ガードリング１０４のｐ型不純物の濃度を，例えば２×１０１９ｃｍ－３とすることもできる。さらに，エピタキシャル層１０３の上面にはＦＬＲ１０７の外側に，ｎ＋型の半導体領域であるチャネルストッパ１０８が設けられている。なお，図１は，ガードリング１０４，ＦＬＲ１０５，ＦＬＲ１０６，およびＦＬＲ１０７の位置関係を分かりやすく説明するための模式図である。
　アノード電極１０９は，中央領域であるアクティブ領域でエピタキシャル層１０３とショットキー接合しているショットキー電極である。また，アノード電極１０９の電極端部は，ガードリング１０４上に位置している。ｎ＋型４Ｈ－ＳｉＣ基板１０２の裏面には，カソード電極１１０が電気的に接続されている。以上により，半導体チップ１０１には，ショットキーバリアダイオードが構成されている。
　さらに，図１および図４には図示していないが，半導体チップ１０１には，エピタキシャル層１０３の上面を保護するために，層間絶縁膜が形成されている。この層間絶縁膜には，アノード電極１０９を露出させるための開口部が設けられている。
　図１のＡ－Ａ’線は，ｎ＋型４Ｈ－ＳｉＣ基板１０２の［１－１００］方向に略直交する方向に沿っている。ここで，ガードリング１０４に囲まれたアクティブ領域を中心として，図１のＡ側がｎ＋型４Ｈ－ＳｉＣ基板１０２の［－１－１２０]方向に対応し，図１のＡ’側がｎ＋型４Ｈ－ＳｉＣ基板１０２の[１１－２０]方向に対応する。すなわち，アクティブ領域を中心としてＡ’方向がオフ方向に対応する。なお，本実施例中での略直交および略平行の程度は，ウェハのダイシングの結晶方位に対する精度の程度をいう。
　本実施例の半導体チップ１０１は，アクティブ領域を中心として，[１１－２０]方向側の領域でのＦＬＲ１０６の外周からＦＬＲ１０７の内周までの距離が，[－１－１２０]方向側の領域でのＦＬＲ１０６の外周からＦＬＲ１０７の内周までの距離よりも短い。これにより，後述の理由から，半導体チップ１０１は耐圧特性に優れる。なお，ＦＬＲ１０６の外周からＦＬＲ１０７の内周までの距離は，例えばｐｎ接合界面の位置から測ることができる。また，以下，ＦＬＲ間隔とは，隣り合う２本のＦＬＲにおいて，内側のＦＬＲの外周から外側のＦＬＲの内周までの距離をいう。
　本実施例の半導体チップ１０１は，アクティブ領域を中心として，[１１－２０]方向側の領域でのＦＬＲ１０５の外周からＦＬＲ１０６の内周までの距離が，[－１－１２０]方向側の領域でのＦＬＲ１０５の外周からＦＬＲ１０６の内周までの距離よりも短い。これにより，後述の理由から，半導体チップ１０１は耐圧特性に優れる。
　また，本実施例の半導体チップ１０１は，アクティブ領域を中心として，[１１－２０]方向側の領域でのガードリング１０４の外周からＦＬＲ１０５の内周までの距離が，[－１－１２０]方向側の領域でのガードリング１０４の外周からＦＬＲ１０５の内周までの距離よりも短い。これにより，後述の理由から，半導体チップ１０１は耐圧特性に優れる。
　半導体チップ１０１が耐圧特性に優れる理由を，図５および図６を用いて説明する。図５は，２次元モンテカルロシミュレーションによる，ＦＬＲを形成する際のアルミニウムイオン（Ａｌ＋）の４Ｈ－ＳｉＣ基板上のエピタキシャル層への注入の計算機実験の結果である。図５に示した計算結果の計算モデルでは，結晶主面の（０００１）面から［１１－２０］方向に４度オフした４Ｈ－ＳｉＣ基板の表面に，４Ｈ－ＳｉＣのエピタキシャル層が形成されていると仮定している。また，両端には酸化シリコン（ＳｉＯ２）のマスクを仮定し，エピタキシャル層へＡｌ＋イオンが基板に対して垂直方向から注入されると仮定している。マスクのエッジ間の距離は５μｍと仮定している。等高線は，エピタキシャル層へのＡｌ＋イオン注入の結果得られるアルミニウム（Ａｌ）の濃度の計算結果を示している。
　図５の等高線から分かるように，１×１０１８ｃｍ－３の濃度の曲線で見ると，Ａｌの分布が[１１－２０]方向には０．０９μｍ程マスクのエッジ位置から拡がる。それに対して，[－１－１２０]方向には，１×１０１８ｃｍ－３の濃度の曲線で見ると，０．０５μｍ程度のマスクのエッジ位置からのＡｌの分布の拡がりとなる。[１１－２０]方向と[－１－１２０]方向とでＡｌの分布の拡がりが異なるのは，エピタキシャル層の表面が結晶主面の（０００１）面から［１１－２０］方向に４度オフしているため，注入時にＡｌ＋イオンが受ける散乱の影響が[１１－２０]方向と[－１－１２０]方向とで異なるためである。このＡｌの分布の拡がりの違いのために，[１１－２０]方向の方が[－１－１２０]方向よりもマスクエッジの下方でのＡｌの濃度分布の曲率が大きくなる。Ａｌの濃度分布の曲率が大きい[１１－２０]方向の方が[－１－１２０]方向よりもＦＬＲの耐圧特性が優れるので，耐圧特性の優れる[１１－２０]方向側のＦＬＲ間隔を[－１－１２０]方向側のＦＬＲ間隔よりも短くできる。
　図６は，図５に示した計算機実験から得られたＡｌ濃度分布を用いて，５μｍのマスクの開口の幅で形成したＦＬＲを複数本形成した際の耐圧特性を計算した結果である。したがって，ＦＬＲの幅は略５μｍと仮定している。なお，耐圧特性の計算にあたって酸化膜（ＳｉＯ２）とＳｉＣの界面電荷密度Ｑｆは，図３に示した発光観察の実験結果を再現する計算の条件から，１０１２ｃｍ－２とした。また，本計算機実験は，図１のＡ－Ａ’の断面のように，ＦＬＲが延在する方向がｎ＋型４Ｈ－ＳｉＣ基板の[１－１００]方向と略直交する領域に相当する２次元のモデルで計算した。
　図６の黒丸のマークで示したプロットは，図１のＡ’側に相当する [１１－２０]方向側での，複数のＦＬＲの内の内側からＭ番目のＦＬＲの耐圧特性を示している。図６の白丸のマークで示したプロットは，図１のＡ側に相当する [－１－１２０]方向側での，複数のＦＬＲの内の内側からＭ番目のＦＬＲの耐圧特性を示している。図６の黒の三角のマークで示したプロットは，図１のＡ’側に相当する [１１－２０]方向側での，内側からＭ番目のＦＬＲがアバランシェ降伏する際の，内側からＭ＋１番目のＦＬＲと内側からＭ番目のＦＬＲの間の電位差を示している。図６の白の三角のマークで示したプロットは，図１のＡ側に相当する [－１－１２０]方向側での，内側からＭ番目のＦＬＲがアバランシェ降伏する際の内側からＭ＋１番目のＦＬＲと内側からＭ番目のＦＬＲの間の電位差を示している。なお，白の三角マークと黒の三角マークはほぼ重なっている。図６の黒のひし形のマークで示したプロットは，黒丸のマークで示したプロットの値から黒の三角のマークで示したプロットの値を引いたものであり，図１のＡ’側に相当する [１１－２０]方向側での，内側からＭ番目のＦＬＲがアバランシェ降伏する際の内側からＭ＋１番目のＦＬＲに実効的にかかる電圧を示している。同様に，図６の白のひし形のマークで示したプロットは，白丸のマークで示したプロットの値から白の三角のマークで示したプロットの値を引いたものであり，図１のＡ側に相当する [－１－１２０]方向側での，内側からＭ番目のＦＬＲがアバランシェ降伏する際の内側からＭ＋１番目のＦＬＲに実効的にかかる電圧を示している。横軸は，内側からＭ番目のＦＬＲと内側からＭ＋１番目のＦＬＲとの間の距離を示している。ここで，横軸は，図５でいえばＳｉＯ２マスクの幅に対応する。すなわち，横軸は，内側からＭ番目のＦＬＲと内側からＭ＋１番目のＦＬＲとの間におかれるＳｉＯ２マスクの幅に対応する。したがって，横軸はＦＬＲ間隔に相当する。
　さらに，図６には図１のＢ－Ｂ’線での断面における計算機実験の結果も示した。図１のＢ－Ｂ’線は，ＦＬＲ１０５，ＦＬＲ１０６，およびＦＬＲ１０７が延在する方向がｎ＋型４Ｈ－ＳｉＣ基板１０２の[１－１００]方向と略直交する領域上に引かれている。なお，Ｂ－Ｂ’線はオフ方向と略直交するので，Ｂ－Ｂ’線での断面についてはアクティブ領域を中心として計算モデルが対称となり，計算結果はアクティブ領域の両側で同じになる。図６のＸマークで示したプロットは，図１のＢ－Ｂ’の断面，すなわち [１－１００]方向における，複数のＦＬＲの内の内側からＭ番目のＦＬＲの耐圧特性を示している。＊マークで示したプロットは，図１のＢ－Ｂ’の断面，すなわち [１－１００]方向における，内側からＭ番目のＦＬＲがアバランシェ降伏する際の，内側からＭ＋１番目のＦＬＲと内側からＭ番目のＦＬＲの間の電位差を示している。図６の十字のマークで示したプロットは，Ｘマークで示したプロットの値から＊マークで示したプロットの値を引いたものであり，図１のＢ－Ｂ’の断面，すなわち [１－１００]方向での，内側からＭ番目のＦＬＲがアバランシェ降伏する際の内側からＭ＋１番目のＦＬＲに実効的にかかる電圧を示している。
　図６を用いて，半導体チップ１０１のガードリング１０４とＦＬＲ１０５間の距離，ＦＬＲ１０５とＦＬＲ１０６間のＦＬＲ間隔，およびＦＬＲ１０６とＦＬＲ１０７間のＦＬＲ間隔について説明する。最外周のリングであるＦＬＲ１０７には，最大で約２１０Ｖの電圧をかけることが可能である。これは，図６の黒丸および白丸のプロットが，横軸が大，すなわちＦＬＲ間の距離が十分に離れると約２１０Ｖに収束することから分かる。この最外周のリングであるＦＬＲ１０７に２１０Ｖの電圧をかけた際に，ひとつ内側のリングであるＦＬＲ１０６にかけることができる電圧は３８５Ｖとなるが，図１のＡ’側に相当する [１１－２０]方向側ではＦＬＲ１０６とＦＬＲ１０７の間の距離ｄ１が２．３０μｍとなるのに対し，図１のＡ側に相当する [－１－１２０]方向側ではＦＬＲ１０６とＦＬＲ１０７の間の距離ｄ２が２．３６μｍとなる。このように，同程度の耐圧を得るために，[１１－２０]方向側のＦＬＲ間隔を[－１－１２０]方向側のＦＬＲ間隔よりも小さくする。さらに望ましくは，図６の各プロットから，[１１－２０]方向側のＦＬＲ間の距離ｄ１を[－１－１２０]方向側のＦＬＲ間の距離ｄ２の９７％とすることで，[１１－２０]方向側と[－１－１２０]方向側とでより耐圧特性が揃う。
　さらに，ＦＬＲ１０６に３８５Ｖがかかっている状態でＦＬＲ１０５には５５０Ｖをかけることができるが，図１のＡ’側に相当する [１１－２０]方向側ではＦＬＲ１０５とＦＬＲ１０６の間の距離ｄ３が１．８８μｍとなるのに対し，図１のＡ側に相当する [－１－１２０]方向側ではＦＬＲ１０５とＦＬＲ１０６の間の距離ｄ４が１．９８μｍとなる。このように，同程度の耐圧を得るために，[１１－２０]方向側のＦＬＲ間隔を[－１－１２０]方向側のＦＬＲ間隔よりも小さくする。さらに望ましくは，図６の各プロットから， [１１－２０]方向側のＦＬＲ間の距離ｄ３を[－１－１２０]方向側のＦＬＲ間の距離ｄ４の９５％とすることで，[１１－２０]方向側と[－１－１２０]方向側とでより耐圧特性が揃う。
　さらに，ＦＬＲ１０５に５５０Ｖがかかっている状態でガードリング１０４には７０５Ｖをかけることができるが，図１のＡ’側に相当する [１１－２０]方向側ではガードリング１０４とＦＬＲ１０５の間の距離ｄ５が１．６６μｍとなるのに対し，図１のＡ側に相当する [－１－１２０]方向側ではガードリング１０４とＦＬＲ１０５の間の距離ｄ６が１．７２μｍとなる。このように，同程度の耐圧を得るために，[１１－２０]方向側のガードリングとＦＬＲの間の距離を[－１－１２０]方向側のガードリングとＦＬＲの間の距離よりも小さくする。さらに望ましくは，図６の各プロットから， [１１－２０]方向側のＦＬＲ間の距離ｄ５を[－１－１２０]方向側のＦＬＲ間の距離ｄ６の９７％とすることで，[１１－２０]方向側と[－１－１２０]方向側とでより耐圧特性が揃う。
　本実施例では，３本のＦＬＲで７０５Ｖの電圧をかける場合までを示した。例えば６００Ｖの耐圧が必要な場合には，本実施例の構造の適用が可能である。さらに高い耐圧が必要な場合には，さらにＦＬＲの本数を増やせばよい。さらにＦＬＲの本数を増やす場合にも，上述と同様に[１１－２０]方向側のＦＬＲ間隔を[－１－１２０]方向側のＦＬＲ間隔よりも小さくすることで，効率よく内側のＦＬＲと外側のＦＬＲとに電圧を分担させることができ，少ないＦＬＲの本数で目的の耐圧を得ることができる。
　以上のように，[１１－２０]方向側のＦＬＲ間隔を[－１－１２０]方向側のＦＬＲ間隔よりも小さくすることで，効率よく内側のＦＬＲと外側のＦＬＲとに電圧を分担させることができ，少ないＦＬＲの本数で目的の耐圧を得ることができる。ひいては，アクティブ領域の面積を広くすることができる。また，本実施例の半導体チップ１０１は，耐圧特性の結晶方位に対する偏りが小さい，すなわち均一性の高い耐圧特性を有するので，製造歩留りが高くなり，製造コストを抑えることができる。ここで，図６の各プロットから，略２μｍのＦＬＲ間隔に対して ，[１１－２０]方向側のＦＬＲ間隔を[－１－１２０]方向側のＦＬＲ間隔の９０％以上とするのが望ましく，より望ましくは，[１１－２０]方向側のＦＬＲ間隔を[－１－１２０]方向側のＦＬＲ間隔の略９５％とすると，[１１－２０]方向側と[－１－１２０]方向側とでより耐圧特性が揃う。
　また，黒丸のマーク，黒の三角のマーク，および黒のひし形のマークのプロット位置と，Ｘマーク，＊マーク，および十字のマークのプロット位置とは，黒のひし形のマークのプロット位置の方が若干十字のマークのプロット位置よりも低いが，ほぼ一致する。したがって，Ｂ－Ｂ’線上のように，ｎ＋型４Ｈ－ＳｉＣ基板１０２の[１－１００]方向と略平行となる断面では，ＦＬＲ間隔を上述の[１－１００]方向と略直交する断面での[－１－１２０]方向側のＦＬＲ間隔よりも小さくすることで，効率よく内側のＦＬＲと外側のＦＬＲとに電圧を分担させることができるので，少ないＦＬＲの本数で目的の耐圧を得ることができる。ひいては，アクティブ領域の面積を広くすることができる。
　より望ましくは，ｎ＋型４Ｈ－ＳｉＣ基板１０２の[１－１００]方向と略平行となる断面では，ＦＬＲ間隔を，上述の[１－１００]方向と略直交する断面での[－１－１２０]方向側のＦＬＲ間隔と，上述の[１－１００]方向と略直交する断面での[１１－２０]方向側のＦＬＲ間隔と，の間の長さにするか，または，ＦＬＲ間隔を上述の[１－１００]方向と略直交する断面での[１１－２０]方向側のＦＬＲ間隔と略同一にすることで，より効率よく内側のＦＬＲと外側のＦＬＲとに電圧を分担させることができる。ひいては，アクティブ領域の面積を広くすることができ，また，均一性の高い耐圧特性が得られる。
　図７は，図１のＢ－Ｂ’線に沿った断面図である。図４および図７を用いてＦＬＲ間隔を説明すると，Ｂ－Ｂ’方向にはＦＬＲ間隔は対称にできるので，例えば，ＦＬＲ１０６とＦＬＲ１０７の間の距離ｄ１’とＦＬＲ１０６とＦＬＲ１０７の間の距離ｄ２’とを略同一にできる。そして望ましくは，ｄ１＜ｄ１’＜ｄ２またはｄ１’≒ｄ１とすることができる。同様に望ましくは，ｄ３＜ｄ３’＜ｄ４またはｄ３’≒ｄ３とすることができる。同様に望ましくは，ｄ５＜ｄ５’＜ｄ６またはｄ５’≒ｄ５とすることができる。
　本実施例の半導体チップ１０１の各辺は，ｎ＋型４Ｈ－ＳｉＣ基板１０２の[１－１００]方向と略直交または略平行であるが，例えば，図１のＣ－Ｃ’線がｎ＋型４Ｈ－ＳｉＣ基板１０２の[１－１００]方向と略直交し，Ｄ－Ｄ’線がｎ＋型４Ｈ－ＳｉＣ基板１０２の[１－１００]方向と略平行となる場合であっても，[１－１００]方向に略直交する断面では半導体チップ１０１と同様に，オフ方向側の領域でのＦＬＲ間隔をオフ方向とは反対側の領域でのＦＬＲ間隔よりも小さくすることで，効率よく内側のＦＬＲと外側のＦＬＲとに電圧を分担させることができる。[１－１００]方向と略平行な断面についても半導体チップ１０１と同様に，ＦＬＲ間隔を，アクティブ領域を中心に対称にできる。また半導体チップ１０１と同様に，[１－１００]方向と略平行な断面におけるＦＬＲ間隔を，[１－１００]方向と略直交する断面におけるオフ方向とは反対側の領域でのＦＬＲ間隔よりも小さくすることで，効率よく内側のＦＬＲと外側のＦＬＲとに電圧を分担させることができる。
　次に，本実施例の半導体チップ１０１の製造方法を図８～図１５を用いて工程順に説明する。図８は，半導体チップ１０１の製造工程の主要部を示すフロー図である。図９～１５は，半導体チップ１０１の製造過程の断面図である。
　＜工程Ｐ１＞
  まず，表面が結晶主面の（０００１）面から［１１－２０］方向にオフ角４度で傾いたｎ＋型４Ｈ－ＳｉＣ基板１０２の表面を準備する。ｎ＋型４Ｈ－ＳｉＣ基板１０２のｎ型不純物は，例えば窒素である。ｎ＋型４Ｈ－ＳｉＣ基板１０２の不純物濃度は１×１０１８～１×１０１９ｃｍ－３程度である。
　続いて，図９に示すように，ｎ＋型４Ｈ－ＳｉＣ基板１０２の表面にｎ－型のドリフト層として機能するｎ－型４Ｈ－ＳｉＣのエピタキシャル層１０３をエピタキシャル成長法により形成する。エピタキシャル層１０３のｎ型不純物は，例えば窒素である。エピタキシャル層１０３の不純物濃度は，ｎ＋型４Ｈ－ＳｉＣ基板１０２よりも低く，１×１０１５～４×１０１６ｃｍ－３程度である。また，エピタキシャル層１０３の厚さは，例えば３～８０μｍ程度である。以上のエピタキシャル層１０３の各条件は，必要な耐圧に応じて設定される。
　＜工程Ｐ２＞
  次に，図１０に示すように，エピタキシャル層１０３の上面にマスク材料層１００１を形成し，ホトリソグラフィー工程によりマスク材料層１００１を加工する。そして，チャネルストッパ１０８をｎ型不純物のイオン注入により形成する。チャネルストッパ１０８のｎ型不純物は，例えば窒素であり，濃度は，例えば８×１０１９ｃｍ－３であり，注入深さは例えば０．２μｍである。
　＜工程Ｐ３＞
  次に，エピタキシャル層１０３の上面にマスク材料層１２０１を形成し，ホトリソグラフィー工程によりマスク材料層１２０１を加工する。この際，図１１に示すように，ｎ＋型４Ｈ－ＳｉＣ基板１０２のオフ方向に対して，ＦＬＲの間隔に対応するマスクパターンのエッジ間の距離が非対称となる向きに，ホトマスクをセットする。このエッジ間の距離は，オフ方向側の方がオフ方向とは反対方向側よりも短い。
　＜工程Ｐ４＞
  次に，マスク材料層１２０１から露出するエピタキシャル層１０３の上面にｐ型不純物として，例えばアルミニウムをイオン注入することにより，図１２に示すように，エピタキシャル層１０３の上面にｐ型のＦＬＲ１０５，ＦＬＲ１０６，およびＦＬＲ１０７を形成する。ＦＬＲのｐ型不純物の濃度は，例えば６×１０１７ｃｍ－３であり，イオンの注入深さは，例えば０．８μｍである。
　＜工程Ｐ５＞
  次に，図１３に示すように，マスク材料層１２０１を除去した後，エピタキシャル層１０３の上面にマスク材料層１３０１を形成し，マスク材料層１３０１から露出するエピタキシャル層１０３の上面にｐ型不純物として例えばアルミニウムをイオン注入することにより，エピタキシャル層１０３の上面の中央領域にガードリング１０４を形成する。ガードリング１０４のｐ型不純物の濃度は，ＦＬＲとは濃度を変える例を示せば２×１０１９ｃｍ－３であり，注入深さは，例えば０．８μｍである。なお，このようにガードリング１０４のｐ型不純物の濃度をＦＬＲの不純物濃度よりも高くした場合でも，ｄ５とｄ６の大小関係は変わらない。
　＜工程Ｐ６＞
  次に，図１４に示すように，マスク材料層１３０１を除去した後，アニールを行い，イオン注入した不純物の活性化を行う。
　＜工程Ｐ７＞
  次に，図４に示すように，ガードリング１０４の上面にアノード電極１０９を，例えばスパッタリング法により形成する。また，ｎ＋型４Ｈ－ＳｉＣ基板１０２の裏面にカソード電極１１０を，例えばスパッタリング法により形成する。続いて，アノード電極１０９の上面を露出するようにエピタキシャル層１０３の上面に絶縁膜（図示は省略）を形成する。以上により，本実施例の４Ｈ－ＳｉＣショットキーバリアダイオードを有する半導体装置ができる。
　本実施例では，ｐｎダイオードを有する半導体装置に実施例１と同様のＦＬＲ構造を適用した例を示す。図１５は，本実施例のＳｉＣ－ｐｎダイオードの周囲に複数のＦＬＲを設けた半導体装置を示す断面図である。図１５は，図１のＡ－Ａ’線の断面と同様に，ｎ＋型４Ｈ－ＳｉＣ基板１０２の［１－１００］方向に略直交する方向の断面図である。本実施例はｐｎダイオードであり，ショットキー電極の代わりに，主接合１５０１上にアノード電極１５０２が設けられる。その他の構成については，実施例１と同様である。
　実施例２のｐｎダイオードの場合においても，実施例１と同様に，アクティブ領域を中心として，[１１－２０]方向側の領域でのＦＬＲ１０６の外周からＦＬＲ１０７の内周までの距離ｄ１’’を，[－１－１２０]方向側の領域でのＦＬＲ１０６の外周からＦＬＲ１０７の内周までの距離ｄ２’’よりも短くすることで，均一性の良い耐圧特性を得ることができる。また同様に，[１１－２０]方向側の領域でのＦＬＲ１０５の外周からＦＬＲ１０６の内周までの距離ｄ３’’を，[－１－１２０]方向側の領域でのＦＬＲ１０５の外周からＦＬＲ１０６の内周までの距離ｄ４’’よりも短くすることで，均一性の良い耐圧特性を得ることができる。また同様に，[１１－２０]方向側の領域での主接合１５０１の外周からＦＬＲ１０５の内周までの距離ｄ５’’を，[－１－１２０]方向側の領域での主接合１５０１の外周からＦＬＲ１０５の内周までの距離ｄ６’’よりも短くすることで，均一性の良い耐圧特性を得ることができる。なお，［１－１００］方向の断面におけるＦＬＲ間の距離についても，実施例１と同様である。
　実施例１および実施例２については，ダイオードの例を示したが，本実施例ではスイッチング素子の例を示す。図１６は，スイッチング素子としてＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の例を示す断面図である。本実施例のＳｉＣ－ＭＯＳＦＥＴの周囲には，複数のＦＬＲが設けられている。図１６は，図１のＡ－Ａ’線の断面と同様に，ｎ＋型４Ｈ－ＳｉＣ基板１０２の［１－１００］方向に略直交する方向の断面図である。本実施例はＭＯＳＦＥＴであり，ソース電極１６０１，ドレイン電極１６０２，ソースコンタクト層１６０３やｐ型ボディ層１６０４が設けられるが，ＦＬＲ構造については実施例１と同様の構造である。なお，実施例１と同様にＦＬＲ構造の上には層間絶縁膜１６０５が設けられる。
　本実施例のＳｉＣ－ＭＯＳＦＥＴの場合においても，実施例１と同様に，アクティブ領域を中心として，[１１－２０]方向側の領域でのＦＬＲ１０６の外周からＦＬＲ１０７の内周までの距離ｄ１’’’を，[－１－１２０]方向側の領域でのＦＬＲ１０６の外周からＦＬＲ１０７の内周までの距離ｄ２’’’よりも短くすることで，均一性の良い耐圧特性を得ることができる。また同様に，[１１－２０]方向側の領域でのＦＬＲ１０５の外周からＦＬＲ１０６の内周までの距離ｄ３’’’を，[－１－１２０]方向側の領域でのＦＬＲ１０５の外周からＦＬＲ１０６の内周までの距離ｄ４’’’よりも短くすることで，均一性の良い耐圧特性を得ることができる。なお，［１－１００］方向の断面におけるＦＬＲ間の距離についても，実施例１と同様である。
　なお，本実施例ではＭＯＳＦＥＴの例を示したが，この他にもＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）や接合ＦＥＴの場合でも，本実施例と同様にＦＬＲ間の距離を調整することで，均一性の良い耐圧特性を得ることができる。
　実施例１の４Ｈ－ＳｉＣショットキーバリアダイオードを有する半導体装置は，電力変換装置に用いることができる。図１７は，実施例１の４Ｈ－ＳｉＣショットキーバリアダイオードを還流ダイオードとしてスイッチング素子に接続した電力変換装置（インバータ）の一例を示す回路図である。
　図１７に示すように，本実施例のインバータは，制御回路１７０１と，パワーモジュール１７０２とを有する。制御回路１７０１とパワーモジュール１７０２とは，端子１７０３および端子１７０４で接続されている。パワーモジュール１７０２は，電源電位（Ｖｃｃ）とは端子１７０５を介して，接地電位（ＧＮＤ）とは端子１７０６を介して接続されている。パワーモジュールの出力は，端子１７０７，端子１７０８，および端子１７０９を介して３相モータ１７１０に接続されている。
　パワーモジュール１７０２には，スイッチング素子としてＩＧＢＴ１７１１が搭載されている。また，各ＩＧＢＴに接続される還流ダイオード１７１２として実施例１の４Ｈ－ＳｉＣショットキーバリアダイオードを有する半導体チップ１０１が搭載されている。
　各単相において，電源電位（Ｖｃｃ）とモータ１７１０の入力電位との間にＩＧＢＴ１７１１とダイオード１７１２とが逆並列に接続されており，モータ１７１０の入力電位と接地電位（ＧＮＤ）との間にもＩＧＢＴ１７１１とダイオード１７１２とが逆並列に接続されている。つまり，モータ１７１０の各単相に２つのＩＧＢＴ１７１１と２つのダイオード１７１２が設けられており，３相で６つのＩＧＢＴ１７１１と６つのダイオード１７１２が設けられている。そして，個々のＩＧＢＴ１７１１のゲート電極には制御回路１７０１が接続されており，この制御回路１７０１によってＩＧＢＴ１７１１が制御される。したがって，制御回路１７０１でパワーモジュール１７０２のＩＧＢＴ１７１１に流れる電流を制御することにより，モータ１７１０を駆動することができる。
　実施例１の半導体チップ１０１は上述のように耐圧特性が優れるので，パワーモジュール１７０２に実施例１の半導体チップを搭載した際に，耐圧不良による歩留まりの低下が抑制される。したがって，パワーモジュール１７０２や本実施例のインバータ，さらには本実施例のインバータにモータ１７１０を含めた３相モータシステムを低コストで製造可能となる。
　また，本実施例ではスイッチング素子にＩＧＢＴを用いたが，ＩＧＢＴの代わりに実施例３のＳｉＣ－ＭＯＳＦＥＴを用いることもできる。スイッチング素子もＳｉＣ素子とすることで，より高温での動作が可能となり，高い電流密度が実現可能となる。この際にも，実施例３のＳｉＣ－ＭＯＳＦＥＴは上述のように耐圧特性が優れるので，パワーモジュール１７０２に実施例３の半導体チップを搭載した際にも，耐圧不良による歩留まりの低下が抑制される。また，同期整流を行うなどして，還流ダイオードを省略し，パワーモジュール１７０２を小型化することも可能となる。
　実施例４の３相モータシステムは，ハイブリッド車，電気自動車などの自動車に用いることができる。実施例４の３相モータシステムを用いた自動車を図１８および図１９を用いて説明する。図１８は，本実施例の電気自動車の構成を示す概略図であり，図１９は，本実施例の昇圧コンバータの回路図である。
　図１８に示すように，本実施例の電気自動車は，駆動輪１８０１ａおよび駆動輪１８１ｂが接続された駆動軸１８０２に動力を入出力可能とする３相モータ１８０３と，３相モータ１８０３を駆動するためのインバータ１８０４と，バッテリ１８０５と，を備える。さらに，本実施例の電気自動車は，昇圧コンバータ１８０８と，リレー１８０９と，電子制御ユニット１８１０と，を備え，昇圧コンバータ１８０８は，インバータ１８０４が接続された電力ライン１８０６と，バッテリ１８０５が接続された電力ライン１８０７とに接続されている。
　３相モータ１８０３は，永久磁石が埋め込まれたロータと，３相コイルが巻回されたステータと，を備えた同期発電電動機である。インバータ１８０４には，前述の実施例４のインバータを用いる。
　昇圧コンバータ１８０８は，図１９に示すように，インバータ１９１３に，リアクトル１９１１および平滑用コンデンサ１９１２が接続された構成からなる。インバータ１９１３は，前述の実施例４で説明したインバータと同様であり，インバータ内のスイッチング素子１９１４およびダイオード１９１５の構成も前述の実施例４において説明した構成にする。
　電子制御ユニット１８１０は，マイクロプロセッサと，記憶装置と，入出力ポートと，を備えており，３相モータ１８０３のロータ位置を検出するセンサからの信号，またはバッテリ１８０５の充放電値などを受信する。そして，インバータ１８０４，昇圧コンバータ１８０８，およびリレー１８０９を制御するための信号を出力する。
　本実施例では，耐圧特性に優れる半導体装置により，低コストの電力変換装置を有する自動車を実現できる。なお，本実施例では，電気自動車について説明したが，エンジンも併用するハイブリッド自動車にも同様に実施例４の３相モータシステムを適用することができる。
　実施例４の３相モータシステムは，鉄道車両に用いることができる。実施例４の３相モータシステムを用いた鉄道車両を，図２０を用いて説明する。本実施例では，耐圧特性に優れる半導体装置により，低コストの電力変換装置を有する鉄道車両を実現できる。図２０は，本実施例の鉄道車両に備えられるコンバータおよびインバータの例を示す回路図である。
　図２０に示すように，本実施例の鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンダグラフＰＧを介して電力が供給される。トランス２００９を介して電圧が１．５ｋＶまで降圧され，コンバータ２００７で交流が直流に変換される。さらに，インバータ２００２が，キャパシタ２００８を介して入力された直流を交流に変換し，負荷２００１である３相モータで車輪ＷＨを駆動する。コンバータ２００７内のスイッチング素子２００４およびダイオード２００５の構成，およびインバータ２００２内のスイッチング素子２００４およびダイオード２００５の構成は，前述の実施例４において説明した構成である。なお，図２０では，前述の実施例４において説明した制御回路１７０１は省略している。また，図中，符号ＲＴは線路を示す。
　１０１：半導体チップ，１０２：ｎ＋型４Ｈ－ＳｉＣ基板，１０３：エピタキシャル層，１０４：ガードリング，１０５～１０７：ＦＬＲ，１０９：アノード電極，１１０：カソード電極。

Claims (15)

  1. 　結晶主面の（０００１）面から[１１－２０]方向にオフ角を有する４Ｈ－ＳｉＣ基板と、
    　ｎ型のドリフト層と、
    　第１ＦＬＲと、
    　前記第１ＦＬＲを囲む第２ＦＬＲとを有し、
    　前記基板の［１－１００］方向に略直交する方向における、[１１－２０]方向側の前記第１ＦＬＲの外周から前記第２ＦＬＲの内周までの距離が、[－１－１２０]方向側の前記第１ＦＬＲの外周から前記第２ＦＬＲの内周までの距離よりも短いことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記基板のオフ方向に略直交する方向における前記第１ＦＬＲの外周から前記第２ＦＬＲの内周までの距離が、前記[－１－１２０]方向側の前記第１ＦＬＲの外周から前記第２ＦＬＲの内周までの距離よりも短いことを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　ショットキー電極が設けられていることを特徴とする半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　ｐ型ボディ層が設けられていることを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置と入力電圧が印加される端子が接続されていることを特徴とするパワーモジュール。
  6. 　請求項１に記載の半導体装置に入力電圧が印加されることを特徴とする電力変換装置。
  7. 　請求項６に記載の電力変換装置で三相モータを駆動することを特徴とする三相モータシステム。
  8. 　請求項７に記載の三相モータシステムで車輪を駆動する自動車。
  9. 　請求項７に記載の三相モータシステムで車輪を駆動する鉄道車両。
  10. 　結晶主面の（０００１）面から[１１－２０]方向にオフ角を有する４Ｈ－ＳｉＣ基板と、
    　ｎ型のドリフト層と、
    　第１ＦＬＲと、
    　前記第１ＦＬＲを囲む第２ＦＬＲとを有し、
    　前記基板のオフ方向に略直交する方向における前記第１ＦＬＲの外周から前記第２ＦＬＲの内周までの距離が、前記基板の［１－１００］方向に略直交する方向における[－１－１２０]方向側の前記第１ＦＬＲの外周から前記第２ＦＬＲの内周までの距離よりも短いことを特徴とする半導体装置。
  11. 　請求項１０に記載の半導体装置と入力電圧が印加される端子が接続されていることを特徴とするパワーモジュール。
  12. 　請求項１０に記載の半導体装置に入力電圧が印加されることを特徴とする電力変換装置。
  13. 　請求項１２に記載の電力変換装置で三相モータを駆動することを特徴とする三相モータシステム。
  14. 　ｎ型のエピタキシャル層が設けられている、オフ角を有する４Ｈ－ＳｉＣ基板を準備し、
    　前記エピタキシャル層をマスク材料層で覆い、
    　第１ＦＬＲの外周から第２ＦＬＲの内周までに対応するマスクパターンのエッジ間の距離が非対称のホトマスクで前記マスク材料層を加工することを特徴とする半導体装置の製造方法。
  15. 　請求項１４に記載の半導体装置の製造方法において、
    　前記エッジ間の距離が、前記基板のオフ方向側の方が前記オフ方向とは反対方向側よりも短いホトマスクで前記マスク材料層を加工することを特徴とする半導体装置。
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