JP2002009083A - 繰り返しｐｎ接合の形成方法及びそれを用いた半導体装置 - Google Patents
繰り返しｐｎ接合の形成方法及びそれを用いた半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】低オン抵抗と高耐圧特性に優れた繰り返しｐｎ
接合の形成方法及びそれを用いた半導体装置を提供す
る。 【解決手段】ｐ形シリコン基板１０上にｐ形エピタキシ
ャルシヤル層１１を、ｎ形シリコン基板２０上にｎ形エ
ピタキシャルシヤル層２１を形成する。次いで、それぞ
れの基板表面にＲＩＥ技術を用いて、櫛歯１１ａ，２１
ａを形成する。その後、櫛歯１１ａと櫛歯２１ａを嵌合
させ所定の高温雰囲気（混合ガス）で反応させる。これ
により、嵌合時の間隙にｐ形膜或いはｎ形膜が成膜さ
れ、より強固な又電気的に安定した繰り返しｐｎ接合が
形成される。最後に、一方の基板側から研磨してスーパ
ージャンクションとする。エピタキシャル結晶成長技術
でｐ層、ｎ層を形成しているので高不純物濃度のｐｎ接
合が精度よく形成される。この方法を用いれば、高耐圧
でオン抵抗の小さい半導体装置が製造できる。
接合の形成方法及びそれを用いた半導体装置を提供す
る。 【解決手段】ｐ形シリコン基板１０上にｐ形エピタキシ
ャルシヤル層１１を、ｎ形シリコン基板２０上にｎ形エ
ピタキシャルシヤル層２１を形成する。次いで、それぞ
れの基板表面にＲＩＥ技術を用いて、櫛歯１１ａ，２１
ａを形成する。その後、櫛歯１１ａと櫛歯２１ａを嵌合
させ所定の高温雰囲気（混合ガス）で反応させる。これ
により、嵌合時の間隙にｐ形膜或いはｎ形膜が成膜さ
れ、より強固な又電気的に安定した繰り返しｐｎ接合が
形成される。最後に、一方の基板側から研磨してスーパ
ージャンクションとする。エピタキシャル結晶成長技術
でｐ層、ｎ層を形成しているので高不純物濃度のｐｎ接
合が精度よく形成される。この方法を用いれば、高耐圧
でオン抵抗の小さい半導体装置が製造できる。
Description
【０００１】
【発明の属する技術分野】本発明は、接合面が基板に垂
直に繰り返して形成される繰り返しｐｎ接合の形成方法
に関する。又、その方法を用いて形成される半導体装置
に関する。本発明は、高耐圧で低オン抵抗が要求される
半導体装置の製造方法に適用できる。
直に繰り返して形成される繰り返しｐｎ接合の形成方法
に関する。又、その方法を用いて形成される半導体装置
に関する。本発明は、高耐圧で低オン抵抗が要求される
半導体装置の製造方法に適用できる。
【０００２】
【従来の技術】繰り返しｐｎ接合は、近年提案されてい
る所謂スーパージャンクションである。スーパージャン
クションはｐｎ接合面を基板に垂直に複数形成して、ｐ
ｎ接合の高耐圧化と低オン抵抗化を図るものである。そ
して、そのスーパージャンクション構造を採用した半導
体装置をも高耐圧化及び低オン抵抗化するものである。
従来例として、特開平１０−２２３８９６号公報に開示
の高耐圧半導体装置及びその製造方法がある。その製造
方法を図８（ａ）に示す。図は断面図である。これは、
ｐ形シリコン基板１００にＲＩＥ(Reactive lon Etchin
g)技術等により複数のトレンチ、逆に言えば複数の櫛歯
１０１を形成して、この櫛歯１０１の側壁に斜め上方よ
りＡｓ（砒素）等５族不純物を打ち込む方法である。
る所謂スーパージャンクションである。スーパージャン
クションはｐｎ接合面を基板に垂直に複数形成して、ｐ
ｎ接合の高耐圧化と低オン抵抗化を図るものである。そ
して、そのスーパージャンクション構造を採用した半導
体装置をも高耐圧化及び低オン抵抗化するものである。
従来例として、特開平１０−２２３８９６号公報に開示
の高耐圧半導体装置及びその製造方法がある。その製造
方法を図８（ａ）に示す。図は断面図である。これは、
ｐ形シリコン基板１００にＲＩＥ(Reactive lon Etchin
g)技術等により複数のトレンチ、逆に言えば複数の櫛歯
１０１を形成して、この櫛歯１０１の側壁に斜め上方よ
りＡｓ（砒素）等５族不純物を打ち込む方法である。
【０００３】打ち込みは、斜めイオン注入法によって行
われる。これにより、櫛歯１０１側壁にはｎ形半導体領
域が形成される（斜線部）。この基板はｐ形半導体であ
るので、複数の櫛歯１０１にはｐｎ接合が形成されるこ
とになる。即ち、この方法は複数のトレンチ構造を有す
る基板に斜めイオン注入することで、櫛歯状のｐｎ接合
を得る方法である。尚、この方法はｎ形シリコン基板に
も適用できる。ｎ形シリコン基板の場合には、同様にト
レンチ構造を作製しボロン（Ｂ）等の３族不純物を斜め
イオン注入する。これにより、同様に櫛歯状のｐｎ接合
が形成される。
われる。これにより、櫛歯１０１側壁にはｎ形半導体領
域が形成される（斜線部）。この基板はｐ形半導体であ
るので、複数の櫛歯１０１にはｐｎ接合が形成されるこ
とになる。即ち、この方法は複数のトレンチ構造を有す
る基板に斜めイオン注入することで、櫛歯状のｐｎ接合
を得る方法である。尚、この方法はｎ形シリコン基板に
も適用できる。ｎ形シリコン基板の場合には、同様にト
レンチ構造を作製しボロン（Ｂ）等の３族不純物を斜め
イオン注入する。これにより、同様に櫛歯状のｐｎ接合
が形成される。
【０００４】又、他に特開平１１−１８９１４２に開示
の方法がある。その製造方法を図８（ｂ）に示す。図は
断面図である。これは、ｐ形シリコン基板１００に複数
のトレンチ１０２を形成し、その複数のトレンチ１０２
内に絶縁膜１０３とＰＳＧ１０４を成膜し、熱拡散によ
りＰＳＧ１０４からリンを拡散させて櫛歯状のｐｎ接合
を形成する方法である。
の方法がある。その製造方法を図８（ｂ）に示す。図は
断面図である。これは、ｐ形シリコン基板１００に複数
のトレンチ１０２を形成し、その複数のトレンチ１０２
内に絶縁膜１０３とＰＳＧ１０４を成膜し、熱拡散によ
りＰＳＧ１０４からリンを拡散させて櫛歯状のｐｎ接合
を形成する方法である。
【０００５】
【発明が解決しようとする課題】しかしながら前者は、
トレンチのアスペクト比（トレンチ深さ／開口幅）が大
きい場合には櫛歯１０１の側壁に不純物を打ち込むこと
は困難である。これは、アスペクト比が大きくなると打
ち込む側壁と向かい合う側壁の陰になってイオン打ち込
みができない領域が生じるためである。作製する半導体
装置を高耐圧装置とするためには深いトレンチ構造が必
要であるが、深いトレンチ構造には上記理由により十分
な打ち込みができない。即ち、深いｐｎ接合が形成され
ず、前者の方法で低オン抵抗で且つ高耐圧化された半導
体装置を製造することは困難であった。
トレンチのアスペクト比（トレンチ深さ／開口幅）が大
きい場合には櫛歯１０１の側壁に不純物を打ち込むこと
は困難である。これは、アスペクト比が大きくなると打
ち込む側壁と向かい合う側壁の陰になってイオン打ち込
みができない領域が生じるためである。作製する半導体
装置を高耐圧装置とするためには深いトレンチ構造が必
要であるが、深いトレンチ構造には上記理由により十分
な打ち込みができない。即ち、深いｐｎ接合が形成され
ず、前者の方法で低オン抵抗で且つ高耐圧化された半導
体装置を製造することは困難であった。
【０００６】又、後者の方法（不純物熱拡散による方
法）では、その不純物の濃度コントロールは必ずしも正
確になされるものではない。それは、トレンチ１０２の
内壁に生成される不純物濃度がＰＳＧ１０２の濃度、絶
縁膜１０３の厚さ、そして拡散温度によって大きく変化
するからである。又、熱拡散現象では不純物濃度は側壁
の表層で最も高く、内部に行くに従って低下するのが特
徴である。従って、ｎ形半導体領域を高濃度に均一に作
製することができなかった。以上の点から、後者の方法
でも所望特性の半導体装置を精度よく作製することは困
難であった。
法）では、その不純物の濃度コントロールは必ずしも正
確になされるものではない。それは、トレンチ１０２の
内壁に生成される不純物濃度がＰＳＧ１０２の濃度、絶
縁膜１０３の厚さ、そして拡散温度によって大きく変化
するからである。又、熱拡散現象では不純物濃度は側壁
の表層で最も高く、内部に行くに従って低下するのが特
徴である。従って、ｎ形半導体領域を高濃度に均一に作
製することができなかった。以上の点から、後者の方法
でも所望特性の半導体装置を精度よく作製することは困
難であった。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明の請求項１に記載の繰り返しｐｎ接合の形成
方法は、基板面上に接合面が基板に垂直になるように複
数のｐｎ接合を繰り返して形成する方法であって、ｐ形
半導体基板とｎ形半導体基板のそれぞれの基板表面に垂
直に櫛歯を形成する櫛歯形状形成工程と、櫛歯形状形成
工程により表面に櫛歯が形成されたｐ形半導体基板とｎ
形半導体基板を互いに、その櫛歯が嵌合するように張り
合わせる貼り合わせ工程と、何れか一方の基板を研磨す
る研磨工程とからなることを特徴とする。
に、本発明の請求項１に記載の繰り返しｐｎ接合の形成
方法は、基板面上に接合面が基板に垂直になるように複
数のｐｎ接合を繰り返して形成する方法であって、ｐ形
半導体基板とｎ形半導体基板のそれぞれの基板表面に垂
直に櫛歯を形成する櫛歯形状形成工程と、櫛歯形状形成
工程により表面に櫛歯が形成されたｐ形半導体基板とｎ
形半導体基板を互いに、その櫛歯が嵌合するように張り
合わせる貼り合わせ工程と、何れか一方の基板を研磨す
る研磨工程とからなることを特徴とする。
【０００８】又、請求項２に記載の繰り返しｐｎ接合の
形成方法によれば、貼り合わせ工程の後に、何れか一方
の基板を研磨する研磨工程を有することを特徴とする。
又、請求項２に記載の繰り返しｐｎ接合の形成方法によ
れば、ｐ形半導体基板とｎ形半導体基板はエピタキシャ
ル結晶成長技術によりその表層にそれぞれｐ形半導体層
とｎ形半導体層を有し、櫛歯はそのｐ形半導体層とｎ形
半導体層に形成されることを特徴とする。
形成方法によれば、貼り合わせ工程の後に、何れか一方
の基板を研磨する研磨工程を有することを特徴とする。
又、請求項２に記載の繰り返しｐｎ接合の形成方法によ
れば、ｐ形半導体基板とｎ形半導体基板はエピタキシャ
ル結晶成長技術によりその表層にそれぞれｐ形半導体層
とｎ形半導体層を有し、櫛歯はそのｐ形半導体層とｎ形
半導体層に形成されることを特徴とする。
【０００９】又、請求項３に記載の繰り返しｐｎ接合の
形成方法によれば、貼り合わせ工程は所定ガス中での反
応ガス工程を含み、その反応ガス工程によりｐ形半導体
基板とｎ形半導体基板の嵌合後ｐｎ接合部の間隙がｎ形
半導体膜又はｐ形半導体膜で充填されることを特徴とす
る。
形成方法によれば、貼り合わせ工程は所定ガス中での反
応ガス工程を含み、その反応ガス工程によりｐ形半導体
基板とｎ形半導体基板の嵌合後ｐｎ接合部の間隙がｎ形
半導体膜又はｐ形半導体膜で充填されることを特徴とす
る。
【００１０】又、請求項４に記載の半導体装置は、装置
内に請求項１乃至請求項３の何れか１項の形成方法で形
成された繰り返しｐｎ接合を有することを特徴とする。
又、請求項５に記載の半導体装置は、繰り返しｐｎ接合
の上端部にソース領域とゲート領域を備え、その繰り返
しｐｎ接合をドリフト領域、その繰り返しｐｎ接合の下
端部をドレイン領域とした縦形ＭＯＳＦＥＴであること
を特徴とする。
内に請求項１乃至請求項３の何れか１項の形成方法で形
成された繰り返しｐｎ接合を有することを特徴とする。
又、請求項５に記載の半導体装置は、繰り返しｐｎ接合
の上端部にソース領域とゲート領域を備え、その繰り返
しｐｎ接合をドリフト領域、その繰り返しｐｎ接合の下
端部をドレイン領域とした縦形ＭＯＳＦＥＴであること
を特徴とする。
【００１１】
【発明の作用及び効果】本発明の請求項１に記載の繰り
返しｐｎ接合の形成方法は、先ず櫛歯形状形成工程によ
りｐ形半導体基板とｎ形半導体基板のそれぞれの基板表
面に垂直に櫛歯を形成する。次いで貼り合わせ工程によ
り、表面に櫛歯が形成されたｐ形半導体基板とｎ形半導
体基板を互いにその櫛歯が嵌合するように張り合わせ
る。ｐ型半導体基板は、不純物濃度が正確に制御された
ものを用いるのが良い。
返しｐｎ接合の形成方法は、先ず櫛歯形状形成工程によ
りｐ形半導体基板とｎ形半導体基板のそれぞれの基板表
面に垂直に櫛歯を形成する。次いで貼り合わせ工程によ
り、表面に櫛歯が形成されたｐ形半導体基板とｎ形半導
体基板を互いにその櫛歯が嵌合するように張り合わせ
る。ｐ型半導体基板は、不純物濃度が正確に制御された
ものを用いるのが良い。
【００１２】上記櫛歯形状形成工程は、例えばＲＩＥ等
のエッチング技術で行わうことができる。この時、上記
ｐ形半導体基板とｎ形半導体基板は不純物濃度が均一に
制御された基板又はエピタキシャル基板とすることがで
きる。よって、形成される繰り返しｐｎ接合は、より高
性能でより安定した性能を示すｐｎ接合となる。又、そ
れらは上述のように容易に製造される。又、上記構造
は、幅が狭く、高不純物濃度のｐｎ接合とすることがで
きる。その結果として、電流遮断時の耐圧を高くしつ
つ、動作時の抵抗を小さくすることが可能となる。
のエッチング技術で行わうことができる。この時、上記
ｐ形半導体基板とｎ形半導体基板は不純物濃度が均一に
制御された基板又はエピタキシャル基板とすることがで
きる。よって、形成される繰り返しｐｎ接合は、より高
性能でより安定した性能を示すｐｎ接合となる。又、そ
れらは上述のように容易に製造される。又、上記構造
は、幅が狭く、高不純物濃度のｐｎ接合とすることがで
きる。その結果として、電流遮断時の耐圧を高くしつ
つ、動作時の抵抗を小さくすることが可能となる。
【００１３】請求項２の繰り返しｐｎ接合の形成方法
は、貼り合わせ工程の後に、何れか１方の基板を研磨す
る研磨工程を有している。これにより、研磨された側の
繰り返しｐｎ接合の端面に素子の一部の領域（例えば、
ソース、ゲート等）を形成することができる。又、請求
項３に記載の繰り返しｐｎ接合の形成方法は、エピタキ
シャル結晶成長技術によりｐ形半導体基板とｎ形半導体
基板の表層にそれぞれｐ形半導体層とｎ形半導体層を形
成し、そのｐ形半導体層とｎ形半導体層でそれぞれの櫛
歯が形成されている。エピタキシャル結晶成長技術は、
上記不純物濃度がより正確に制御できる。又、その分布
も均一化できる。よって、より正確で安定した動作を保
証する繰り返しｐｎ接合とすることができる。
は、貼り合わせ工程の後に、何れか１方の基板を研磨す
る研磨工程を有している。これにより、研磨された側の
繰り返しｐｎ接合の端面に素子の一部の領域（例えば、
ソース、ゲート等）を形成することができる。又、請求
項３に記載の繰り返しｐｎ接合の形成方法は、エピタキ
シャル結晶成長技術によりｐ形半導体基板とｎ形半導体
基板の表層にそれぞれｐ形半導体層とｎ形半導体層を形
成し、そのｐ形半導体層とｎ形半導体層でそれぞれの櫛
歯が形成されている。エピタキシャル結晶成長技術は、
上記不純物濃度がより正確に制御できる。又、その分布
も均一化できる。よって、より正確で安定した動作を保
証する繰り返しｐｎ接合とすることができる。
【００１４】請求項４に記載の繰り返しｐｎ接合の形成
方法によれば、貼り合わせ工程は所定ガス中での反応ガ
ス工程を含む。その反応ガス工程は、ｐ形半導体基板と
ｎ形半導体基板の嵌合後のｐｎ接合部の間隙をｎ形半導
体膜又はｐ形半導体膜で充填する。これにより、より強
固で電気的に安定したｐｎ接合が確実に形成される。よ
って、その動作もより安定して確実なものとなる。
方法によれば、貼り合わせ工程は所定ガス中での反応ガ
ス工程を含む。その反応ガス工程は、ｐ形半導体基板と
ｎ形半導体基板の嵌合後のｐｎ接合部の間隙をｎ形半導
体膜又はｐ形半導体膜で充填する。これにより、より強
固で電気的に安定したｐｎ接合が確実に形成される。よ
って、その動作もより安定して確実なものとなる。
【００１５】請求項５に記載の半導体装置は、その装置
内に請求項１乃至請求項４の何れか１項の形成方法で形
成された繰り返しｐｎ接合を有している。上記半導体装
置は、例えばダイオード、ｎｐｎ形トランジスタ、ｐｎ
ｐ形トランジスタ、電界効果型トランジスタである。ト
ランジスタでは、縦型の電力トランジスタに応用でき
る。上記方法で形成されたｐｎ接合を有する全ての半導
体装置を含む。上記ｐｎ接合は、安定した低オン抵抗と
高耐圧性能を示す。よって、安定した低オン抵抗と高耐
圧性能を有する優れた半導体装置となる。
内に請求項１乃至請求項４の何れか１項の形成方法で形
成された繰り返しｐｎ接合を有している。上記半導体装
置は、例えばダイオード、ｎｐｎ形トランジスタ、ｐｎ
ｐ形トランジスタ、電界効果型トランジスタである。ト
ランジスタでは、縦型の電力トランジスタに応用でき
る。上記方法で形成されたｐｎ接合を有する全ての半導
体装置を含む。上記ｐｎ接合は、安定した低オン抵抗と
高耐圧性能を示す。よって、安定した低オン抵抗と高耐
圧性能を有する優れた半導体装置となる。
【００１６】請求項６に記載の半導体装置は、繰り返し
ｐｎ接合の上端部にソース領域とゲート領域を備え、そ
の繰り返しｐｎ接合をドリフト領域、その繰り返しｐｎ
接合の下端部をドレイン領域とした縦形ＭＯＳＦＥＴで
ある。請求項１乃至請求項４の何れか１項の形成方法で
得られた繰り返しｐｎ接合を用いているので、容易に作
製されるＭＯＳＦＥＴとなる。又、安定した低オン抵抗
と高耐圧の両特性を有する縦形ＭＯＳＦＥＴとなる。
ｐｎ接合の上端部にソース領域とゲート領域を備え、そ
の繰り返しｐｎ接合をドリフト領域、その繰り返しｐｎ
接合の下端部をドレイン領域とした縦形ＭＯＳＦＥＴで
ある。請求項１乃至請求項４の何れか１項の形成方法で
得られた繰り返しｐｎ接合を用いているので、容易に作
製されるＭＯＳＦＥＴとなる。又、安定した低オン抵抗
と高耐圧の両特性を有する縦形ＭＯＳＦＥＴとなる。
【００１７】
【発明の実施の形態】以下、本発明を具体的な実施例に
基づいて説明する。尚、本発明は下記実施例に限定され
るものではない。 （第１実施例）図１に本発明の方法により形成された繰
り返しｐｎ接合の１例を示す。図は断面構成図である。
ここで繰り返しｐｎ接合とは、ｐｎ接合面が基板面に垂
直に形成された所謂スーパージャンクションである。以
降、繰り返しｐｎ接合をスーパージャンクションと呼
ぶ。このスーパージャンクションは、櫛歯状に形成され
た表面を有するｐ形シリコン層１１とｎ形シリコン基板
２０から構成され、それぞれの櫛歯１１ａ、２１aが嵌
合されている。即ち、複数のｐｎ接合面が基板に垂直に
形成された構造となっている。
基づいて説明する。尚、本発明は下記実施例に限定され
るものではない。 （第１実施例）図１に本発明の方法により形成された繰
り返しｐｎ接合の１例を示す。図は断面構成図である。
ここで繰り返しｐｎ接合とは、ｐｎ接合面が基板面に垂
直に形成された所謂スーパージャンクションである。以
降、繰り返しｐｎ接合をスーパージャンクションと呼
ぶ。このスーパージャンクションは、櫛歯状に形成され
た表面を有するｐ形シリコン層１１とｎ形シリコン基板
２０から構成され、それぞれの櫛歯１１ａ、２１aが嵌
合されている。即ち、複数のｐｎ接合面が基板に垂直に
形成された構造となっている。
【００１８】スーパージャンクションの特徴は、図示す
る様にｐｎ接合の間隔が小さく、ｐ，ｎ各領域の不純物
濃度が高くなることである。これによりｐｎ接合に逆電
圧が印加される場合は、全ｐｎ接合領域が空乏層化する
ため、通常の接合に比較して逆電圧の電界強度が小とな
る。即ち、通常のｐｎ接合より電流遮断時の耐圧を大き
くすることができる。又、不純物の添加濃度を大きくす
ることができるため、ｐｎ接合に順電圧が印加されて電
流が流れる場合の動作時の抵抗を小さくすることが可能
となる。
る様にｐｎ接合の間隔が小さく、ｐ，ｎ各領域の不純物
濃度が高くなることである。これによりｐｎ接合に逆電
圧が印加される場合は、全ｐｎ接合領域が空乏層化する
ため、通常の接合に比較して逆電圧の電界強度が小とな
る。即ち、通常のｐｎ接合より電流遮断時の耐圧を大き
くすることができる。又、不純物の添加濃度を大きくす
ることができるため、ｐｎ接合に順電圧が印加されて電
流が流れる場合の動作時の抵抗を小さくすることが可能
となる。
【００１９】このスーパージャンクションの製造方法を
図２を用いて説明する。先ず、ｐ形エピタキシャル層１
１を有するｐ形シリコン基板１０とｎ形エピタキシャル
層２１を有するｎ形シリコン基板２０を用意する。基板
として、エピタキシャル結晶成長させた基板を用いれ
ば、成膜される層の層厚、及び不純物濃度が正確に制御
される。この時エピタキシャル層の不純物濃度とその厚
さは、要求されるスーパージャンクションの形状（アス
ペクト比）に応じて設定される。
図２を用いて説明する。先ず、ｐ形エピタキシャル層１
１を有するｐ形シリコン基板１０とｎ形エピタキシャル
層２１を有するｎ形シリコン基板２０を用意する。基板
として、エピタキシャル結晶成長させた基板を用いれ
ば、成膜される層の層厚、及び不純物濃度が正確に制御
される。この時エピタキシャル層の不純物濃度とその厚
さは、要求されるスーパージャンクションの形状（アス
ペクト比）に応じて設定される。
【００２０】次いで、それぞれの基板表面をＲＩＥ等の
異方性エッチング技術を用いて、櫛歯状にエッチングす
る（櫛歯形状形成工程）。これにより、ｐ形エピタキシ
ャル層１１に櫛歯１１ａを有するｐ形シリコン基板１０
（図２（ａ））とｎ形エピタキシャル層２１に櫛歯２１
ａを有するｎ形シリコン基板２０（図２（ｂ））が得ら
れる。ＲＩＥにてエッチングすれば、１０μｍ以上の深
い櫛歯が形成可能である。現在のエッチング技術では、
この櫛形エッチングの加工精度は０．１μｍ以下の精度
で行うことが可能である。
異方性エッチング技術を用いて、櫛歯状にエッチングす
る（櫛歯形状形成工程）。これにより、ｐ形エピタキシ
ャル層１１に櫛歯１１ａを有するｐ形シリコン基板１０
（図２（ａ））とｎ形エピタキシャル層２１に櫛歯２１
ａを有するｎ形シリコン基板２０（図２（ｂ））が得ら
れる。ＲＩＥにてエッチングすれば、１０μｍ以上の深
い櫛歯が形成可能である。現在のエッチング技術では、
この櫛形エッチングの加工精度は０．１μｍ以下の精度
で行うことが可能である。
【００２１】次に、このエッチングしたｐ形シリコン基
板１０とｎ形シリコン基板２０を洗浄し、表面の自然酸
化膜を取り除いた後、櫛歯１１ａ（ｐ層）と櫛歯２１ａ
（ｎ層）が交互に嵌合するようにそれらを真空中で張り
合わせる（貼り合わせ工程）。この貼り合わせ工程で
は、張り合わせたｐｎ接合部に部分的に間隙が生じる可
能性がある。そこで次に、この貼り合わせた基板を反応
管に入れ所定の高温雰囲気中（例えば、SiＨ4 とＨ2 を
含んだガスとの混合ガス）で反応させる（反応工程）。
板１０とｎ形シリコン基板２０を洗浄し、表面の自然酸
化膜を取り除いた後、櫛歯１１ａ（ｐ層）と櫛歯２１ａ
（ｎ層）が交互に嵌合するようにそれらを真空中で張り
合わせる（貼り合わせ工程）。この貼り合わせ工程で
は、張り合わせたｐｎ接合部に部分的に間隙が生じる可
能性がある。そこで次に、この貼り合わせた基板を反応
管に入れ所定の高温雰囲気中（例えば、SiＨ4 とＨ2 を
含んだガスとの混合ガス）で反応させる（反応工程）。
【００２２】この時、そのガス中にはｐ形エピタキシャ
ル層１１又はｎ形のエピタキシャル層２１と同じ不純物
濃度の膜が形成されるように同等の不純物を添加して反
応させる。これにより反応後には、張り合わせたｐｎ接
合のすき間にｐ形又はｎ形のシリコン膜が形成される。
即ち、張り合わせた際にできるｐｎ接合の間隙がｐ形又
はｎ形のシリコン膜で充填される。最後に第４工程とし
て、一方の基板側から研磨する。これにより、図１に示
すスーパージャンクション構造が形成される（研磨工
程）。
ル層１１又はｎ形のエピタキシャル層２１と同じ不純物
濃度の膜が形成されるように同等の不純物を添加して反
応させる。これにより反応後には、張り合わせたｐｎ接
合のすき間にｐ形又はｎ形のシリコン膜が形成される。
即ち、張り合わせた際にできるｐｎ接合の間隙がｐ形又
はｎ形のシリコン膜で充填される。最後に第４工程とし
て、一方の基板側から研磨する。これにより、図１に示
すスーパージャンクション構造が形成される（研磨工
程）。
【００２３】次に、本手法で形成したスーパージャンク
ションの耐圧特性のシミュレーションを示す。それは、
上記反応工程でも形成されたｐｎ接合部に間隙が生じる
可能性があるからである。そこでｐｎ接合部に間隙があ
る場合と無い場合の耐圧特性をシミュレーションした。
シミュレーションは、図３に示す構造で行った。図３
（ａ）がｐｎ接合部に間隙がない場合であり、（ｂ）が
ｐｎ接合部の一部に間隙２２がある場合である。両構造
とも、櫛歯厚さを約０．５μｍ、櫛歯長さ（トレンチ深
さ）を約１４．５μｍとした。又、櫛歯１１ａ（ｐ領
域）と櫛歯２１ａ（ｎ領域）の不純物濃度は、１×１０
16ｃｍ-3とした。
ションの耐圧特性のシミュレーションを示す。それは、
上記反応工程でも形成されたｐｎ接合部に間隙が生じる
可能性があるからである。そこでｐｎ接合部に間隙があ
る場合と無い場合の耐圧特性をシミュレーションした。
シミュレーションは、図３に示す構造で行った。図３
（ａ）がｐｎ接合部に間隙がない場合であり、（ｂ）が
ｐｎ接合部の一部に間隙２２がある場合である。両構造
とも、櫛歯厚さを約０．５μｍ、櫛歯長さ（トレンチ深
さ）を約１４．５μｍとした。又、櫛歯１１ａ（ｐ領
域）と櫛歯２１ａ（ｎ領域）の不純物濃度は、１×１０
16ｃｍ-3とした。
【００２４】耐圧特性のシミュレーションは、ｐ領域を
接地しｎ領域に正電圧を印加して行った。シミュレーシ
ョン結果を図４に示す。横軸に印加電圧を、縦軸にｌｏ
ｇスケールの電流を取った。図４（ａ）が完全なスーパ
ージャンクションの耐圧特性であり、図（ｂ）が僅かに
間隙２２が生じた場合のそれである。両者ともブレーク
ダウン電圧は約２５０Ｖであり、特性には殆ど差がない
ことが分かる。これにより、形成されたｐｎ接合に万一
間隙がある場合でも、スーパージャンクションとして機
能することが分かる。
接地しｎ領域に正電圧を印加して行った。シミュレーシ
ョン結果を図４に示す。横軸に印加電圧を、縦軸にｌｏ
ｇスケールの電流を取った。図４（ａ）が完全なスーパ
ージャンクションの耐圧特性であり、図（ｂ）が僅かに
間隙２２が生じた場合のそれである。両者ともブレーク
ダウン電圧は約２５０Ｖであり、特性には殆ど差がない
ことが分かる。これにより、形成されたｐｎ接合に万一
間隙がある場合でも、スーパージャンクションとして機
能することが分かる。
【００２５】以上のように本実施例による繰り返しｐｎ
接合の形成方法では、ｐ形又はｎ形にエピタキシャル結
晶成長させた基板を櫛歯状にエッチングし、そしてその
櫛歯を互いに嵌合させて所定の混合ガス中で反応させる
ことにより、ほぼ完全なスーパージャンクションを得て
いる。この手法によれば，トレンチ深さが深く、且つ各
ｐ形領域とｎ形領域の不純物濃度が均一で又正確にコン
トロールされたスーパージャンクションを得ることがで
きる。即ち、従来のトレンチ側壁への斜めイオン注入や
不純物拡散によって形成されるｐｎ接合に比べ、本実施
例の方法は安定した低オン抵抗と高耐圧を可能するスー
パジャンクションとすることができる。
接合の形成方法では、ｐ形又はｎ形にエピタキシャル結
晶成長させた基板を櫛歯状にエッチングし、そしてその
櫛歯を互いに嵌合させて所定の混合ガス中で反応させる
ことにより、ほぼ完全なスーパージャンクションを得て
いる。この手法によれば，トレンチ深さが深く、且つ各
ｐ形領域とｎ形領域の不純物濃度が均一で又正確にコン
トロールされたスーパージャンクションを得ることがで
きる。即ち、従来のトレンチ側壁への斜めイオン注入や
不純物拡散によって形成されるｐｎ接合に比べ、本実施
例の方法は安定した低オン抵抗と高耐圧を可能するスー
パジャンクションとすることができる。
【００２６】（第２実施例）図５（ａ）に、第１実施例
の繰り返しｐｎ接合の形成方法を用いて作製した半導体
装置を示す。図は、斜視図である。本実施例の半導体装
置は、スーパージャンクションを有したトレンチスーパ
ージャンクションｎ−ＭＯＳＦＥＴである。これは第１
実施例にて作製されたスーパージャンクション上部にト
レンチ型の複数のゲート電極３２と複数のソース領域３
１を設けることで形成される。
の繰り返しｐｎ接合の形成方法を用いて作製した半導体
装置を示す。図は、斜視図である。本実施例の半導体装
置は、スーパージャンクションを有したトレンチスーパ
ージャンクションｎ−ＭＯＳＦＥＴである。これは第１
実施例にて作製されたスーパージャンクション上部にト
レンチ型の複数のゲート電極３２と複数のソース領域３
１を設けることで形成される。
【００２７】この構成は、従来のトレンチパワーｎ−Ｍ
ＯＳＦＥＴ（図５（ｂ））のｎ- ドリフト領域４０をス
ーパージャンクション３０（図５（ａ））としたものと
同一である。この構造は、T.Fujiwara( "Theory of Sem
iconductor SuperjunctionDevices2,Jpn.J.Appl.Phys.,
vol136,No.10,pp.6254-6262,Oct.,1997)に詳述されてい
る。従って、ここでは複数のＭＯＳＦＥＴの構成及び製
造方法には言及せずに、本発明の方法により得られたス
ーパジャンクションの有意性についてのみ述べる。尚、
図中ソース端子Ｓ、ゲート端子Ｇ、ドレイン端子Ｄに接
続された領域が、それぞれＭＯＳＦＥＴのソース領域３
１（ｎ+ ）、ゲート電極３２、ドレイン領域３３であ
る。
ＯＳＦＥＴ（図５（ｂ））のｎ- ドリフト領域４０をス
ーパージャンクション３０（図５（ａ））としたものと
同一である。この構造は、T.Fujiwara( "Theory of Sem
iconductor SuperjunctionDevices2,Jpn.J.Appl.Phys.,
vol136,No.10,pp.6254-6262,Oct.,1997)に詳述されてい
る。従って、ここでは複数のＭＯＳＦＥＴの構成及び製
造方法には言及せずに、本発明の方法により得られたス
ーパジャンクションの有意性についてのみ述べる。尚、
図中ソース端子Ｓ、ゲート端子Ｇ、ドレイン端子Ｄに接
続された領域が、それぞれＭＯＳＦＥＴのソース領域３
１（ｎ+ ）、ゲート電極３２、ドレイン領域３３であ
る。
【００２８】図６に１ゲート電極あたりのＭＯＳＦＥＴ
を示す。図６（ａ）が従来型のＭＯＳＦＥＴであり、図
６（ｂ）が本実施例のそれである。従来型において、ゲ
ート端子Ｇとドレイン端子Ｄに正電圧が印加されると、
ゲート電極３２の側面とチャンネル領域３５の境界に反
転層３６ａが形成される。そして、この反転層３６ａを
介して電子がソース領域３１、ドリフト領域４０、そし
てドレイン領域３３に流れる。オン抵抗は、ドリフト領
域４０の不純物濃度、幅、長さに負うところが大きい。
を示す。図６（ａ）が従来型のＭＯＳＦＥＴであり、図
６（ｂ）が本実施例のそれである。従来型において、ゲ
ート端子Ｇとドレイン端子Ｄに正電圧が印加されると、
ゲート電極３２の側面とチャンネル領域３５の境界に反
転層３６ａが形成される。そして、この反転層３６ａを
介して電子がソース領域３１、ドリフト領域４０、そし
てドレイン領域３３に流れる。オン抵抗は、ドリフト領
域４０の不純物濃度、幅、長さに負うところが大きい。
【００２９】一方、本実施例のトレンチスーパージャン
クションｎ−ＭＯＳＦＥＴの場合は、ゲート端子Ｇとド
レイン端子Ｄに正電圧が印加されると、電子は反転層３
６ａとスーパージャンクション３０の櫛歯２１ａ（ｎ形
エピタキシャル層）を介して、ドレインＤに流れる。従
来のドリフト領域４０の不純物濃度はｎ- であったが、
スーパージャンクション３０のｎ形領域はその不純物濃
度をｎ+ とすることができる。これにより、従来より大
電流を流すことができ、従来よりオン抵抗を小さいする
ことができる。
クションｎ−ＭＯＳＦＥＴの場合は、ゲート端子Ｇとド
レイン端子Ｄに正電圧が印加されると、電子は反転層３
６ａとスーパージャンクション３０の櫛歯２１ａ（ｎ形
エピタキシャル層）を介して、ドレインＤに流れる。従
来のドリフト領域４０の不純物濃度はｎ- であったが、
スーパージャンクション３０のｎ形領域はその不純物濃
度をｎ+ とすることができる。これにより、従来より大
電流を流すことができ、従来よりオン抵抗を小さいする
ことができる。
【００３０】又、ゲート電極３２に電圧が印加されない
場合は、ドレイン・ソース間は逆バイアスとなりｐｎ接
合部に空乏層が発生する。図６（ａ）の従来構造では、
ｎ-型のドリフト領域４０が空乏化することによって耐
圧が得られている。スーパージャンクション３０の場合
は、櫛歯１１ａ，２１ａ（ｐ，ｎ領域）が空乏化するこ
とによって耐圧を得ている。この櫛歯１１ａ，２１ａで
あるｐ，ｎ領域は、図６（ａ）の従来構造のｎ- 型のド
リフト領域４０よりキャリア濃度を高くすることができ
る。よって、この構造により、高耐圧と低オン抵抗の両
者を実現するｎ−ＭＯＳＦＥＴとなる。
場合は、ドレイン・ソース間は逆バイアスとなりｐｎ接
合部に空乏層が発生する。図６（ａ）の従来構造では、
ｎ-型のドリフト領域４０が空乏化することによって耐
圧が得られている。スーパージャンクション３０の場合
は、櫛歯１１ａ，２１ａ（ｐ，ｎ領域）が空乏化するこ
とによって耐圧を得ている。この櫛歯１１ａ，２１ａで
あるｐ，ｎ領域は、図６（ａ）の従来構造のｎ- 型のド
リフト領域４０よりキャリア濃度を高くすることができ
る。よって、この構造により、高耐圧と低オン抵抗の両
者を実現するｎ−ＭＯＳＦＥＴとなる。
【００３１】又、このスーパージャンクション３０にお
いては、櫛歯形状に形成されたｐ層ｎ層の不純物濃度、
及びその均一性、又その櫛歯形状がｎ−ＭＯＳＦＥＴの
性能に大きく影響を及ぼす。本実施例では、エピタキシ
ャル結晶成長技術とＲＩＥ技術を用いてそれらを正確に
制御している。従って、特にその低オン抵抗とその安定
性に優れたトレンチスーパージャンクションｎ−ＭＯＳ
ＦＥＴとなる。
いては、櫛歯形状に形成されたｐ層ｎ層の不純物濃度、
及びその均一性、又その櫛歯形状がｎ−ＭＯＳＦＥＴの
性能に大きく影響を及ぼす。本実施例では、エピタキシ
ャル結晶成長技術とＲＩＥ技術を用いてそれらを正確に
制御している。従って、特にその低オン抵抗とその安定
性に優れたトレンチスーパージャンクションｎ−ＭＯＳ
ＦＥＴとなる。
【００３２】（変形例）本発明はその他いろいろな変形
が可能である。例えば、第１実施例ではｐ形シリコン基
板とｎ形シリコン基板上にエピタキシャル結晶成長技術
により新たなｐ形シリコン層とｎ形シリコン層を形成し
たが、ｐ形シリコン基板及びｎ形シリコン基板の不純物
濃度が所望のスーパ−ジャンクションの不純物濃度であ
ればエピタキシャル結晶成長は省略することもできる。
が可能である。例えば、第１実施例ではｐ形シリコン基
板とｎ形シリコン基板上にエピタキシャル結晶成長技術
により新たなｐ形シリコン層とｎ形シリコン層を形成し
たが、ｐ形シリコン基板及びｎ形シリコン基板の不純物
濃度が所望のスーパ−ジャンクションの不純物濃度であ
ればエピタキシャル結晶成長は省略することもできる。
【００３３】又、第１実施例ではＲＩＥにてｐ形シリコ
ン基板及びｎ形シリコン基板の表面を櫛歯形状にエッチ
ングしてたが、この形状はそれには限定されない。他の
形状であってもよい。例えば、図７に示すように、櫛歯
１１ａと２１ａとを鋸歯状に形成して噛み合わせてスー
パージャンクションを形成しても良い。要は、噛み合う
ように櫛歯状に形成されていれば良い。この形状は，必
要とされるスーパージャンクションの形状によって決定
される。
ン基板及びｎ形シリコン基板の表面を櫛歯形状にエッチ
ングしてたが、この形状はそれには限定されない。他の
形状であってもよい。例えば、図７に示すように、櫛歯
１１ａと２１ａとを鋸歯状に形成して噛み合わせてスー
パージャンクションを形成しても良い。要は、噛み合う
ように櫛歯状に形成されていれば良い。この形状は，必
要とされるスーパージャンクションの形状によって決定
される。
【図１】本発明の第１実施例に係る繰り返しｐｎ接合の
構成断面図。
構成断面図。
【図２】本発明の第１実施例に係るｐ形シリコン基板構
成断面図（ａ）、ｎ形シリコン基板構成断面図（ｂ）。
成断面図（ａ）、ｎ形シリコン基板構成断面図（ｂ）。
【図３】本発明の第１実施例に係る耐圧特性シミュレー
ションに用いる繰り返しｐｎ接合断面図。
ションに用いる繰り返しｐｎ接合断面図。
【図４】本発明の第１実施例に係る繰り返しｐｎ接合の
シミュレーションによる耐圧特性図。
シミュレーションによる耐圧特性図。
【図５】本発明の第２実施例に係るＭＯＳＦＥＴの比較
鳥瞰図。
鳥瞰図。
【図６】本発明の第２実施例に係る単位ＭＯＳＦＥＴの
比較鳥瞰図。
比較鳥瞰図。
【図７】本発明の変形例にかかるスーパ−ジャンクショ
ンの構造を示した斜視図。
ンの構造を示した斜視図。
【図８】従来の繰り返しｐｎ接合の形成方法を説明する
断面図。
断面図。
１０ ｐ形シリコン基板 １１ ｐ形エピタキシャル層 １１ａ 櫛歯 ２０ ｎ形シリコン基板 ２１ ｎ形エピタキシャル層 ２１ａ 櫛歯 ３０ スーパージャンクション ３１ ソース領域 ３２ ゲート電極 ３３ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５３ Ｈ０１Ｌ 29/78 ６５８Ｋ 21/336 29/91 Ｄ 29/861
Claims (6)
- 【請求項１】基板面上に接合面が基板に垂直になるよう
に複数のｐｎ接合を繰り返して形成する繰り返しｐｎ接
合の形成方法において、 ｐ形半導体基板とｎ形半導体基板のそれぞれの基板表面
に垂直に櫛歯を形成する櫛歯形状形成工程と、 該櫛歯形状形成工程により表面に櫛歯が形成されたｐ形
半導体基板とｎ形半導体基板を互いに、該櫛歯が嵌合す
るように張り合わせる貼り合わせ工程とから成ることを
特徴とする繰り返しｐｎ接合の形成方法。 - 【請求項２】前記貼り合わせ工程の後に、何れか一方の
基板を研磨する研磨工程を有することを特徴とする請求
項１に記載の繰り返しｐｎ接合の形成方法。 - 【請求項３】前記ｐ形半導体基板とｎ形半導体基板は、
エピタキシャル結晶成長技術によりその表層にそれぞれ
ｐ形半導体層とｎ形半導体層を有し、 前記櫛歯は、該ｐ形半導体層とｎ形半導体層に形成され
ることを特徴とする請求項１又は請求項２に記載の繰り
返しｐｎ接合の形成方法。 - 【請求項４】前記貼り合わせ工程は所定のガス中での反
応ガス工程を含み、前記ｐ形半導体基板と前記ｎ形半導
体基板の嵌合後、該反応ガス工程によりｐｎ接合部の間
隙がｎ形半導体膜又はｐ形半導体膜で充填されることを
特徴とする請求項１乃至請求項３の何れか１項に記載の
繰り返しｐｎ接合の形成方法。 - 【請求項５】請求項１乃至請求項４の何れか１項に記載
の繰り返しｐｎ接合の形成方法で形成せられた前記繰り
返しｐｎ接合を装置内に有することを特徴とする半導体
装置。 - 【請求項６】前記半導体装置は、繰り返しｐｎ接合の上
端部にソース領域とゲート領域を備え、前記繰り返しｐ
ｎ接合をドリフト領域、前記繰り返しｐｎ接合の下端部
をドレイン領域とした縦形ＭＯＳＦＥＴであることを特
徴とする請求項５に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190876A JP2002009083A (ja) | 2000-06-26 | 2000-06-26 | 繰り返しｐｎ接合の形成方法及びそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009083A true JP2002009083A (ja) | 2002-01-11 |
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ID=18690274
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000190876A Pending JP2002009083A (ja) | 2000-06-26 | 2000-06-26 | 繰り返しｐｎ接合の形成方法及びそれを用いた半導体装置 |
Country Status (1)
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|---|---|
| JP (1) | JP2002009083A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012004174A (ja) * | 2010-06-14 | 2012-01-05 | Fuji Electric Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 |
| CN103413817A (zh) * | 2013-08-14 | 2013-11-27 | 昆山锐芯微电子有限公司 | Cmos图像传感器的像素结构及其形成方法 |
| CN103681321A (zh) * | 2012-09-17 | 2014-03-26 | 中国科学院微电子研究所 | 一种高压超结igbt的制作方法 |
| US9231056B2 (en) | 2011-10-14 | 2016-01-05 | Fujitsu Limited | Semiconductor device and fabrication method therefor, and power supply apparatus |
-
2000
- 2000-06-26 JP JP2000190876A patent/JP2002009083A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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