JP7198931B2 - パワー半導体デバイス及びその製造方法 - Google Patents

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Description

本開示は、半導体デバイスに関し、より詳細には、パワー半導体デバイス及びその製造方法に関する。
炭化ケイ素は、直近数十年に急速に開発されたワイドバンドギャップ半導体材料のうちの1つである。広く用いられる半導体材料であるシリコン、ゲルマニウム、及びガリウムヒ素と比較して、炭化ケイ素は、広いバンドギャップ、高い破壊電界、高いキャリア飽和ドリフトレート、高い熱伝導率、及び高いパワー密度等の多くの利点を有し、それで、高温、高パワー、及び高周波数デバイスを調製するのに理想的な材料である。現在のところ、米国、ヨーロッパ、日本等の先進国は、炭化ケイ素の単結晶成長及びホモエピタキシャル薄膜についての問題を基本的に解決しており、それで高パワー半導体デバイスの分野において主要な位置を占めている。
現在の工業用途において、従来の炭化ケイ素パワーデバイスは、操作上の必要条件のためにフリーホイールダイオードとともに用いられる。従来の炭化ケイ素デバイス内部の寄生ボディダイオードは、高い伝導電圧降下を有し、それで、それの外側に並列のダイオードを用いることがしばしば必要である。しかし、ダイオードが従来のパワーデバイスの外側にあるので、これは、より集積度が低く、より高価で、より効率的でない。
したがって、良好な順方向伝導性能を有するボディダイオードを有するパワー半導体デバイス及びその製造方法を提供することが必要である。
パワー半導体デバイスが、第1導電型の基板と、基板の第1表面の上に配設されたドレイン金属と、第1導電型の、基板の第2表面の上に配設されたドリフト領域であって、第2表面は、第1表面の反対側にある、ドリフト領域と、第2導電型の、ドリフト領域内に配設されたベース領域であって、第1導電型と第2導電型とは、反対の導電型である、ベース領域と、ドリフト領域の上にゲート誘電体層及びゲート誘電体層の上にゲートを含むゲート構造であって、ゲート構造は、ベース領域の上方に延在する、ゲート構造と、ゲート構造から離れた、ベース領域の1つの側面においてベース領域と接触する第1導電型ドーピング領域と、第1導電型のソース領域であって、ベース領域内で第1導電型ドーピング領域とゲート構造との間に配設されたソース領域と、第1導電型ドーピング領域の上に配設され、下方の第1導電型ドーピング領域と一緒に、整流特性を有するコンタクトバリヤを形成するコンタクト金属と、を含み、第1方向のコンタクト金属の寸法が、第1方向の第1導電型ドーピング領域の寸法よりも大きいことにより、コンタクト金属は、第1導電型ドーピング領域の隣のベース領域の上方の位置まで延在するがソース領域には到達せず、第1方向は、ゲートとコンタクト金属との間の配線方向であり、ソース金属は、コンタクト金属を包み、ソース領域と接触している。
パワー半導体デバイスを製造する方法が、ドリフト領域を備える基板を取得するステップであって、ドリフト領域は、基板の1つの表面上に形成され、基板及びドリフト領域は、第1導電型のものである、ステップと、ドリフト領域内に第2導電型のベース領域を形成するために第2導電型イオンをドーピングするステップであって、第1導電型と第2導電型とは、反対の導電型である、ステップと、ベース領域と接触しているドリフト領域内に第1導電型ドーピング領域を形成するために、第1導電型イオンをド-ピンングするステップと、ベース領域内に第1導電型のソース領域を形成するために第1導電型イオンをド-ピンングするステップと、第1導電型ドーピング領域の上にコンタクト金属を形成するステップであって、コンタクト金属は、下方の第1導電型ドーピング領域と一緒に、整流特性を有するコンタクトバリヤを形成し、コンタクト金属は、ソース領域に向かってベース領域の上方に延在するがソース領域には到達しない、ステップと、ドリフト領域の上にゲート構造を形成するステップであって、ゲート構造は、ドリフト領域の上にゲート誘電体層及びゲート誘電体層の上にゲートを含み、ゲート構造は、第1導電型ドーピング領域の反対側の、ベース領域の1つの側面の上方に延在する、ステップと、コンタクト金属を包むソース金属を形成するステップであって、ソース金属は、ソース領域と接触している、ステップと、を含む。
上記のパワー半導体デバイス及び製造方法によると、整流特性を有するコンタクトバリヤのコンタクト金属は、ソース金属の底部まで導入され、一方、第1導電型ドーピング領域は、コンタクト金属の下方に付加され、それは、フリーホイール機能を完成するために従来のパワーデバイス内の寄生ボディダイオードを置換する。フリーホイール伝導電圧降下が、明らかに低減され、デバイスの逆回復速度が、従来のパワーデバイスの寄生ボディダイオードのそれよりも高速である。その上、改善された構造の逆回復ピーク電流は、従来のパワーデバイスの寄生ボディダイオードのそれよりも低く、そして、それの信頼性は、より高い。
本明細書で開示されたそれらの用途についての実施形態及び/又は例をよりよく説明し例示するために、1つ又は複数の添付図面が参照されてもよい。添付図面を説明するために用いられる更なる詳細又は例が、開示された用途、目下説明されている実施形態及び/又は例、並びにこれらの用途についての目下理解されている最も良好なモードのうちのいずれかの範囲についての限定とみなされてはならない。
一実施形態におけるパワー半導体デバイスについての斜視図である。 別の実施形態におけるパワー半導体デバイスについての部分断面斜視図である。 図2に示すパワー半導体デバイスについての別の断面に沿った水平断面図である。 ゲートドレイン電圧が0であり、ソース端子電圧が徐々に増加するときの、本出願の実施形態におけるデバイスの電流対従来の炭化ケイ素パワー半導体デバイスの電流についてのグラフである。 本出願の実施形態におけるデバイスの降伏電圧対従来の炭化ケイ素パワー半導体デバイスの降伏電圧についてのグラフである。 一実施形態におけるパワー半導体デバイスの製造方法についてのフローチャートである。
本出願についての理解を容易にするために、本出願についてのより包括的な説明が、添付図面を参照して以下になされる。本出願についての好ましい実施形態が、添付図面に示されている。しかし、本出願は、多くの異なる形式で実装されてもよく、本明細書に記載された実施形態に限定されない。逆に、これらの実施形態は、本出願の開示内容をより完全で包括的に理解するために提供される。
別途規定されない限り、本明細書で用いられる全ての技術及び科学用語は、本出願が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。本出願の明細書内で用いられる用語は、特定の実施形態を説明することだけを目的とし、本出願を限定することを目的としない。本明細書で用いられる用語「及び/又は」は、関連する列挙された項目のうちの1つ又は複数のいずれか又は全ての組合せを含む。
理解すべきは、要素又は層が、別の要素又は層「の上にある」、それ「に隣接している」、それ「に接続されている」、又はそれ「に結合されている」とき、その要素又は層が、別の要素又は層の直接上にあってもよく、それに隣接していてもよく、それに接続されていてもよく、又はそれに結合されていてもよく、あるいは、中間要素又は層がその間に配設されてもよい。対照的に、要素が、別の要素又は層「の直接上にある」、それ「に直接隣接している」、それ「に直接接続されている」、又はそれ「に直接結合されている」ように示されているとき、中間要素又は層がその間に配設されていなくてもよい。理解すべきは、第1の、第2の、第3の等の用語が、様々な要素、構成要素、領域、層、及び/又は部分を記述するために用いられるけれども、これらの要素、構成要素、領域、層、及び/又は部分は、かかる用語に限定されなくてもよいことである。かかる用語が、単に、1つの要素、構成要素、領域、層、又は部分を別の要素、構成要素、領域、層、又は部分から識別するために用いられる。したがって、本開示の教示から逸脱することなく、第1の要素、構成要素、領域、層、又は部分が、第2の要素、構成要素、領域、層、又は部分と称されてもよい。
「の真下に」、「の下に」、「の下方に」、「の直接下に」、「の真上に」、及び「の上方に」等の空間関係用語が、図において示された1つの要素又は特徴と別の要素又は特徴との間の関係を記述するために例示目的で用いられてもよい。理解すべきは、図において示される向きに加えて、空間関係用語は、使用及び動作におけるデバイスの異なる向きを更に含むことが意図されている。例えば、図中のデバイスが反転させられた場合、別の要素又は特徴「の下方に」、それ「の下に」、又はそれ「の真下に」と記述された要素又は特徴は、別の要素又は特徴「の上に」あるように向いていてもよい。したがって、例示的な用語「の下方に」及び「の下に」は、の上方に及び下方に、の2つの向きを含んでいてもよい。それに加えて、デバイスは、追加の向き(例えば、90度の回転又は別の向き)を含んでもよく、それで、本明細書で用いられる空間記述子は、しかるべく解釈されてもよい。
本明細書で用いられる用語は、特定の実施形態を記述することだけを目的とし、本出願についての限定ではない。使用において、「a」、「one」、及び「the」という単数形は、また、別途文脈によって明示されない限り、複数形を含んでもよい。更に理解すべきは、用語「を含む/備える」及び/又は「を有する」とは、特徴、完全体、ステップ、動作、要素、及び/又は構成要素の存在を明示するけれども、別の特徴、完全体、ステップ、動作、要素、構成要素、及び/又は群のうちの1つ又は複数の存在又は追加を含まなくてもよいことである。同時に、明細書において、用語「及び/又は」は、関係する列挙された項目のうちのいずれか及びすべての組合せを含んでもよい。
本開示の実施形態が、本出願の理想的な実施形態(及び中間構造)についての概略図の断面図を参照して本明細書に記載されている。それに対応して、例えば、製造技術及び/又は公差によって生じさせられる示される形状偏差が予想されてもよい。それで、本出願の実施形態は、本明細書に示された領域の特定の形状に限定されなくてもよく、例えば、製造技術によって生じさせられた形状偏差を含んでもよい。例えば、長方形として示された注入領域は、典型的に、注入領域から非注入領域への2値変化よりむしろ、それの縁に丸みを帯びた若しくは湾曲した特徴及び/又は注入濃度の勾配を有する。同様に、注入によって形成された埋込み領域は、埋込み領域と、注入がそれを通って生じる表面との間の領域内になんらかの注入をもたらしてもよい。したがって、図に示された領域は、概して概略的であり、それらの形状は、デバイスの領域の実際の形状を表すことを意図しておらず、本出願の範囲を限定することを意図していない。
本明細書で用いられる半導体語彙は、当業者によって一般に用いられる術語である。例えば、P-型及びN-型不純物に関して、ド-ピング濃度を識別するために、P+型は、単に高ドーピング濃度を有するP型を表し、P型は、中ドーピング濃度を有するP型を表し、P-型は、低ドーピング濃度を有するP型を表す。N+型は、高ドーピング濃度を有するN型を表し、N型は、中ドーピング濃度を有するN型を表し、N-型は、低ドーピング濃度を有するN型を表す。
図1は、一実施形態におけるパワー半導体デバイスの構造斜視図である。パワー半導体デバイスは、基板1と、ドレイン金属10と、ドリフト領域2と、ベース領域3と、第1導電型ドーピング領域13と、ソース領域4と、コンタクト金属11と、ソース金属6と、ゲート構造(ゲート8及びゲート誘電体層7を含む)と、を含む。本実施形態において、パワー半導体デバイスは、炭化ケイ素パワー半導体デバイスであるけれども、本出願のパワー半導体デバイスは、また、別の基板材料でできたパワー半導体デバイスに適用可能である。
基板1は、第1導電型の基板である。ドレイン金属10は、基板1の背面(すなわち、図1の下向き表面)上に配設されている。ドリフト領域2は、第2導電型のドリフト領域であり、基板1の前面(すなわち、図1の上向き表面)上に配設されている。図1に示す実施形態では、第1導電型はN-型であり、第2導電型はP-型であり、基板1はN-型基板であり、ドリフト領域2はN-型ドリフト領域である。別の一実施形態では、第1導電型はP-型であってもよく、第2導電型はN-型であってもよい。
ベース領域3は、ドリフト領域2内に配設されている。図1に示す実施形態では、ベース領域3は、P-型ベース領域である。ゲート誘電体層7は、ドリフト領域2の上に配設され、ゲート8は、ゲート誘電体層7の上に配設されている。ソース領域4は、図1に示す実施形態においてN+型ソース領域であり、そして、ベース領域3内に、及び第1導電型ドーピング領域13とゲート構造との間に配設されている。ゲート構造は、ベース領域3の上方に延在する。図1に示す実施形態では、ゲート構造の両側は、それぞれ、ベース領域3及びソース領域4を備え、そして、2つのベース領域3(及び2つのソース領域4)は、左右対称に配列されている。図1に示す実施形態では、第1導電型ドーピング領域13は、N-型ドーピング領域であり、そして、ゲート構造から離れた、ベース領域3の1つの側面でベース領域3と接触している。
コンタクト金属11は、第1導電型ドーピング領域13の上に配設され、そして、下方の第1導電型ドーピング領域13と一緒に、整流特性を有するコンタクトバリヤを形成し、それは、例えば、ショットキーバリヤであってもよい。一実施形態では、コンタクト金属11は、金、チタン、ニッケル等の金属でできていてもよく、それらは、半導体と接触した後に整流特性を有するバリヤを形成する。
図1において、Y軸方向のコンタクト金属11の寸法は、Y軸方向の第1導電型ドーピング領域13の寸法よりも大きく、それにより、コンタクト金属11は、第1導電型ドーピング領域13を完全に覆い、ベース領域3上方に延在する。図1のY軸方向は、また、ゲート8とコンタクト金属11との間の配線方向である。図1に示す実施形態では、コンタクト金属11は、第1導電型ドーピング領域13よりもほんのわずか「より広い」ことにより、ソース領域4の上方には延在しない。ソース金属6は、コンタクト金属11を包み、ソース領域4と接触している。
上記のパワー半導体デバイスによると、整流特性を有するコンタクトバリヤのコンタクト金属11は、ソース金属6の底部まで導入され、一方、第1導電型ドーピング領域13は、コンタクト金属11の下方に添加され、それは、従来のパワーデバイスにおける寄生ボディダイオードを置換してフリーホイール機能を完成させる。フリーホイール伝導電圧降下が、明らかに低減されており、デバイスの逆回復速度が、従来のパワーデバイスの寄生ボディダイオードのそれよりも高速である。その上、改善された構造の逆回復ピーク電流は、従来のパワーデバイスの寄生ボディダイオードのそれよりも低く、それの信頼性はより高い。
図1に示す実施形態では、パワー半導体デバイスは、第2導電型のボディコンタクト領域5を更に含む。ボディコンタクト領域5は、ベース領域3内でソース領域4と第1導電型ドーピング領域13との間に配設されており、コンタクト金属11は、ボディコンタクト領域5と接触している。図1に示す実施形態では、ボディコンタクト領域5は、P+コンタクト領域であり、コンタクト金属11は、ボディコンタクト領域5の上方にY軸方向に沿って延在し、ソース金属6は、また、ボディコンタクト領域5と接触している。図1に示す実施形態では、ゲート構造の両側は、それぞれ、1つのボディコンタクト領域5を備えており、2つのボディコンタクト領域5は、左右対称に配列されている。第1導電型ドーピング領域13は、また、それの両側に相互に対称形のボディコンタクト領域5を備えている。
図1に示す実施形態では、パワー半導体デバイスは、不活性化層9を更に含む。不活性化層9は、ゲート構造を覆い、ゲート構造の両側を包んでいる。
一実施形態では、ゲート誘電体層7は、約4から約20まで(真空中で測定)の誘電率を有する酸化ケイ素、窒化物、及び窒素酸化物等の従来の誘電材料を含んでもよい。その代替として、ゲート誘電体層7は、約20から少なくとも約100までの範囲に及ぶ概してより高い誘電率を有する誘電材料を含んでもよい。より高い誘電率を有するかかる誘電材料が、酸化ハフニウム、ハフニウムケイ酸塩、酸化チタン、バリウムチタン酸ストロンチウム(BST)、及びジルコン酸チタン酸鉛(PZT)を含んでもよいが、これに限定されない。
一実施形態では、ゲート8は、ポリシリコン材料でできている。別の実施形態では、ゲート8は、金属、金属窒化物、金属ケイ化物、又は類似の化合物でできていてもよい。
図1に示す実施形態では、パワー半導体デバイスは、ドリフト領域2内に配設された第2導電型ドーピング領域12を更に含む。本実施態様では、第2導電型ドーピング領域12は、P+ドーピング領域である。第2導電型ドーピング領域12は、ベース領域3及び第1導電型ドーピング領域13の下方に配設されており(すなわち、第2導電型ドーピング領域12の部分が、ベース領域3の下方に配設され、それの部分が、第1導電型ドーピング領域13の下方に配設され)、そして、ベース領域3及び第1導電型ドーピング領域13と接触している。
図1を参照すると、一実施形態では、ベース領域3の下方に配設された第2導電型ドーピング領域12の部分の、第1導電型ドーピング領域13の下方に配設された部分に対するY軸方向の寸法比は、0.2~0.4:1、すなわち、c:d=0.2~0.4:1である。留意すべきは、図1のc及びdの寸法は、第2導電型ドーピング領域12の実際の寸法/比率を表していないことである。
第1導電型ドーピング領域13は、ベース領域3の下方に導入され、第2導電型ドーピング領域12は、第1導電型ドーピング領域13の下方に延在し、それにより、パワー半導体デバイスが逆耐圧を受けるときに、第2導電型ドーピング領域12と第1導電型ドーピング領域13との間の空乏層、並びにドリフト領域2が、ピンチオフされてもよく、それで、第1導電型ドーピング領域13外側の大きい電界を制限する。そのため、デバイスは、高い逆耐圧値を維持してもよい。
図2と図3とを一緒に参照すると、第2導電型ドーピング領域12は、X軸方向に間隔を置いて分布させられている複数のP+サブドーピング領域からなる。理解すべきは、X軸とY軸とは、水平面(2つの交差する直線を通る唯一の平面)を形成することである。本実施形態では、P+サブドーピング領域は、パワー半導体デバイス内でゲート幅方向(すなわち、図2及び図3のX軸方向)に沿ってベース領域3の下方に間隔を置いて分布させられている。逆耐圧を受けるとき、2つの隣接したP+サブドーピング領域の間の空乏層は、ピンチオフされ、それは、完全領域のデバイス構造である第2導電型ドーピング領域12のように逆耐圧を達成してもよい。ボディダイオードが順方向に伝導するとき、ボディダイオードの順方向伝導領域は、それぞれのゲート幅方向の2つの隣接したP+サブドーピング領域の間の領域の存在のために増加させられ、それによって、フリーホイール伝導性能を更に向上させる。
図3を参照すると、本実施形態では、P+サブドーピング領域は、等しいサイズのものであり、X軸方向に等しい間隔に分布させられている。
図3を参照すると、一実施形態では、X軸方向のP+サブドーピング領域同士の間の間隔の寸法aの、X軸方向のP+サブドーピング領域の寸法bに対する寸法比は、0.2~0.6:1である。留意すべきは、図3のa及びbの寸法は、P+サブドーピング領域の実際の寸法/比率を表していないことである。
図1に示す実施形態では、第1導電型ドーピング領域13のドーピング濃度は、ドリフト領域2のドーピング濃度よりも大きいけれども、ソース領域4のドーピング濃度よりも小さい。一実施形態では、第1導電型ドーピング領域13は、N-型ドーピング領域であり、それのド-ピング濃度は、N+ソース領域のド-ピング濃度よりもずっと小さい。領域の濃度は、デバイスパラメータ要件に応じて具体的に調節されてもよい。
一実施形態では、第2導電型ドーピング領域12内にドーピングされるイオンは、アルミニウムイオンであり、ベース領域3内にドーピングされるイオンは、アルミニウムイオンであり、第1導電型ドーピング領域13内にドーピングされるイオンは、窒素イオンであり、ボディコンタクト領域5内にドーピングされるイオンは、アルミニウムイオンであり、ソース領域4内にドーピングされるイオンは、窒素イオンである。
炭化ケイ素パワーデバイスが、通常、フリーホイールダイオードとともに用いられるので、上記のパワー半導体デバイスの構造は、炭化ケイ素パワーデバイスに特に適している。しかし、当業者が理解すべきは、この構造が、また、別の基板材料からできたパワーデバイス、例えば、シリコン基板、ゲルマニウム基板、ガリウムヒ素基板等を有するパワーデバイスに適していることである。
図4は、ゲート-ドレイン電圧が0であり、ソース端子電圧が徐々に増加するときの、本出願の実施形態におけるデバイスの電流対従来の炭化ケイ素パワー半導体デバイスの電流についてのグラフである。本出願におけるデバイスのボディダイオードの伝導電圧は、明らかに従来のデバイスの伝導電圧よりも低いことがわかる。図5は、本出願の実施形態におけるデバイスの降伏電圧対従来の炭化ケイ素パワー半導体デバイスの降伏電圧についてのグラフである。本出願におけるデバイスの降伏電圧は、高い値で維持することがわかる。
本開示は、パワー半導体デバイスを製造する方法を更に提供し、該方法は、上記の実施形態のうちのいずれか1つにおけるパワー半導体デバイスを製造するために用いられてもよい。図6は、一実施形態におけるパワー半導体デバイスの製造方法についてのフローチャートであり、該方法は、以下のステップを含む。
S610において、ドリフト領域を備える基板が取得される。
ドリフト領域は、基板の1つの表面上に形成され、基板とドリフト領域の両方は、第1導電型のものである。本実施形態において、第1導電型はN-型であり、第2導電型はP-型である。別の一実施形態では、第1導電型はP-型であり、第2導電型はN-型である。
一実施形態では、N-型エピタキシャル層が、N-型基板の表面上に延在させられて、ドリフト領域として機能してもよい。
S620において、第2導電型イオンがドーピングされて、ドリフト領域内に第2導電型のベース領域が形成される。
一実施形態では、フォトリソグラフィの後に、P-型ベース領域が、マスクとしてフォトレジストを用いることによるアルミニウムイオン注入によって、ドリフト領域内に形成されてもよい。
S630において、第1導電型イオンがドーピングされて、ベース領域と接触しているドリフト領域内に第1導電型ドーピング領域が形成される。
一実施形態では、ステップS620におけるフォトレジストが除去された後に、フォトリソグラフィが再び実行されてもよく、次いで、ベース領域と接触している第1導電型ドーピング領域が、窒素イオン注入によってドリフト領域内に形成される。
S640において、第1導電型イオンがドーピングされて、ベース領域内に第1導電型のソース領域が形成される。
一実施形態では、ステップS630におけるフォトレジストが除去された後に、フォトリソグラフィがもう一度実行されてもよく、次いで、第1導電型のソース領域が、窒素イオン注入によってベース領域内に形成される。
S650において、コンタクト金属が、第1導電型ドーピング領域の上に形成される。
一実施形態では、ステップS640におけるフォトレジストが除去された後に、コンタクト金属が堆積されてもよく、次いで、フォトリソグラフィ及びエッチングが、コンタクト金属の上で実行される。エッチングされたコンタクト金属は、コンタクト金属が第1導電型ドーピング領域から延在してベース領域の上方に到達するのに十分な幅を保持しなければならないけれども、ソース領域の上方に到達できないほど広くあってはならない。
コンタクト金属は、下方の第1導電型ドーピング領域と一緒に、整流特性を有するコンタクトバリヤを形成し、該コンタクトバリヤは、例えば、ショットキーバリヤであってもよい。コンタクト金属は、金、チタン、及びニッケル等の金属でできていてもよく、該金属は、半導体と接触した後に整流特性を有するバリヤを形成する。
S660において、ゲート構造がドリフト領域の上に形成されている。
一実施形態では、ゲート酸化膜層が、ステップS650におけるフォトレジストが除去された後に成長させられてもよく、次いで、ポリシリコンが堆積させられて、フォトリソグラフィ及びエッチングによってポリシリコンゲートを形成する。
S670において、コンタクト金属を包むソース金属が形成され、ソース金属は、ソース領域と接触している。
本実施形態では、金属は、電極コンタクト領域がエッチングされた後に堆積させられ、次いで、金属は、引出電極にエッチングされて、最終的に不活性化処理が実行される。本実施形態において、不活性化処理は、ゲート構造を覆う不活性化層を形成することを含む。不活性化層は、ゲート構造の2つの側面を包んでいる。
一実施形態では、ドリフト領域内に第2導電型ドーピング領域を形成するステップが、ステップS610とS620との間に更に含まれてもよい。具体的には、フォトリソグラフィの後に、間隔を置いて分布させられた第2導電型ドーピング領域は、マスクとしてフォトレジストを用いることによるアルミニウムイオン注入によって、ドリフト領域内に形成されてもよい。第2導電型ドーピング領域は、ベース領域及び第1導電型ドーピング領域の下方に形成され、そして、ベース領域及び第1導電型ドーピング領域と接触している。
一実施形態では、ベース領域内にボディコンタクト領域を形成するステップが、ステップS620とS650との間に更に含まれてもよい。具体的には、フォトレジストが除去された後に、フォトリソグラフィが再び実行され、P+型ボディコンタクト領域が、アルミニウムイオン注入によってベース領域内に形成されてもよい。ボディコンタクト領域は、ソース領域と第1導電型ドーピング領域との間に形成される。一実施形態では、ボディコンタクト領域を形成するステップは、ステップS630とS640との間にある。
上記の実施形態は、本出願のいくつかの実装を記述するにすぎず、それらは、具体的に及び詳細に記述されており、そのため、本出願の発明範囲についての限定として解釈されてはならない。指摘すべきは、当業者は、本出願の趣旨から逸脱することなく、様々な変更及び改善を行ってもよく、それらのすべてが、本出願の保護範囲内にあるものとする。そのため、本出願の発明保護範囲が、添付クレームの対象になるべきである。

Claims (12)

  1. 第1導電型の基板と、
    前記基板の第1表面の上に配設されたドレイン金属と、
    前記基板の第2表面の上に配設された前記第1導電型のドリフト領域であって、前記第2表面は、前記第1表面の反対側にある、ドリフト領域と、
    前記ドリフト領域内に配設された第2導電型のベース領域であって、前記第1導電型と前記第2導電型とは、反対の導電型である、ベース領域と、
    前記ドリフト領域の上にゲート誘電体層を及び前記ゲート誘電体層の上にゲートを備えるゲート構造であって、前記ゲート構造は、前記ベース領域の上方に延在する、ゲート構造と、
    前記ゲート構造から離れた、前記ベース領域の1つの側面において前記ベース領域と接触している第1導電型ドーピング領域と、
    前記ベース領域内で前記第1導電型ドーピング領域と前記ゲート構造との間に配設された前記第1導電型のソース領域と、
    前記第1導電型ドーピング領域の上に配設され、下方の前記第1導電型ドーピング領域と一緒に、整流特性を有するコンタクトバリヤを形成するコンタクト金属であって、第1方向の前記コンタクト金属の寸法が、前記第1方向の前記第1導電型ドーピング領域の寸法よりも大きく、それにより、前記コンタクト金属は、前記第1導電型ドーピング領域の隣の前記ベース領域の上方の位置まで延在するが前記ソース領域には到達せず、前記第1方向は、前記ゲートと前記コンタクト金属との間の配線方向である、コンタクト金属と、
    前記コンタクト金属を包み、前記ソース領域と接触しているソース金属と、
    前記ドリフト領域内に配設された第2導電型ドーピング領域と、
    を備え
    前記第2導電型ドーピング領域は、前記ベース領域及び前記第1導電型ドーピング領域の下方に配設され、前記ベース領域及び前記第1導電型ドーピング領域と接触し、第2方向に間隔を置いて分布させられた複数のサブドーピング領域からなり、前記第2方向は、前記第1方向に垂直であり、前記第2方向と前記第1方向とによって形成された平面が、水平平面であるパワー半導体デバイス。
  2. 前記ベース領域内で前記ソース領域と前記第1導電型ドーピング領域との間に配設された前記第2導電型のボディコンタクト領域を更に備え、前記コンタクト金属は、前記ボディコンタクト領域と接触している、請求項1に記載のパワー半導体デバイス。
  3. 前記複数のサブドーピング領域は、等しいサイズのものであり、前記第2方向に等しい間隔に分布させられており、前記第2方向の前記間隔の寸法の、前記第2方向の前記サブドーピング領域の寸法に対する比が、0.2~0.6:1である、請求項に記載のパワー半導体デバイス。
  4. 前記ベース領域の下方の前記第2導電型ドーピング領域の部分の、前記第1方向の前記第1導電型ドーピング領域の下方の前記第2導電型ドーピング領域の部分に対する寸法比が、0.2~0.4:1である、請求項に記載のパワー半導体デバイス。
  5. 前記第1導電型ドーピング領域のドーピング濃度は、前記ドリフト領域のドーピング濃度よりも大きく、前記ソース領域のドーピング濃度よりも小さい、請求項1に記載のパワー半導体デバイス。
  6. 前記コンタクト金属は、金、チタン、及びニッケルからなる群から選ばれた少なくとも1つのものでできている、請求項1に記載のパワー半導体デバイス。
  7. 整流特性を有する前記コンタクトバリヤは、ショットキーバリヤである、請求項1に記載のパワー半導体デバイス。
  8. 前記第1導電型はN-型であり、前記第2導電型はP-型である、請求項1に記載のパワー半導体デバイス。
  9. 前記パワー半導体デバイスは、炭化ケイ素パワー半導体デバイスである、請求項1~のうちのいずれか1項に記載のパワー半導体デバイス。
  10. パワー半導体デバイスを製造する方法であって、
    ドリフト領域を備えた基板を取得するステップであって、前記ドリフト領域は、前記基板の1つの表面の上に形成され、前記基板及び前記ドリフト領域は、第1導電型のものである、ステップと、
    前記ドリフト領域内に第2導電型ドーピング領域を形成するステップと、
    前記ドリフト領域内に第2導電型のベース領域を形成するために第2導電型イオンをドーピングするステップであって、前記第1導電型と前記第2導電型とは、反対の導電型である、ステップと、
    前記ベース領域と接触している前記ドリフト領域内に第1導電型ドーピング領域を形成するために第1導電型イオンをドーピングするステップと、
    前記ベース領域内に前記第1導電型のソース領域を形成するために前記第1導電型イオンをドーピングするステップと、
    前記第1導電型ドーピング領域の上にコンタクト金属を形成するステップであって、前記コンタクト金属は、下方の前記第1導電型ドーピング領域と一緒に、整流特性を有するコンタクトバリヤを形成し、前記コンタクト金属は、前記ソース領域に向かって前記ベース領域の上方に延在するが前記ソース領域には到達しない、ステップと、
    前記ドリフト領域の上にゲート構造を形成するステップであって、前記ゲート構造は、前記ドリフト領域の上にゲート誘電体層を及び前記ゲート誘電体層の上にゲートを備え、前記ゲート構造は、前記第1導電型ドーピング領域の反対側の、前記ベース領域の1つの側面の上方に延在する、ステップと、
    前記コンタクト金属を包むソース金属を形成するステップであって、前記ソース金属は、前記ソース領域と接触している、ステップと、
    を含み、
    前記第2導電型ドーピング領域は、前記ベース領域及び前記第1導電型ドーピング領域の下方に形成され、前記ベース領域及び前記第1導電型ドーピング領域と接触している方法。
  11. 前記ドリフト領域内に前記第2導電型の前記ベース領域を形成するために第2導電型イオンをドーピングする前記ステップの後で、及び前記第1導電型ドーピング領域の上に前記コンタクト金属を形成する前記ステップの前に、前記方法は、前記ベース領域内にボディコンタクト領域を形成するステップを更に含み、前記ボディコンタクト領域は、前記ソース領域と前記第1導電型ドーピング領域との間に形成される、請求項10に記載の方法。
  12. 前記ドリフト領域内に前記第2導電型ドーピング領域を形成する前記ステップは、フォトリソグラフィの後に、マスクとしてフォトレジストを用いることによるアルミニウムイオン注入によって、前記ドリフト領域内に間隔を置いて分布させられた前記第2導電型ドーピング領域を形成するステップを含む、請求項10に記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023046067A (ja) 2021-09-22 2023-04-03 株式会社東芝 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014038110A1 (ja) 2012-09-06 2014-03-13 三菱電機株式会社 半導体装置
WO2014162969A1 (ja) 2013-04-03 2014-10-09 三菱電機株式会社 半導体装置
JP2015056542A (ja) 2013-09-12 2015-03-23 住友電気工業株式会社 炭化珪素半導体装置
JP2015185616A (ja) 2014-03-20 2015-10-22 株式会社東芝 半導体装置およびその製造方法
WO2016052261A1 (ja) 2014-10-01 2016-04-07 三菱電機株式会社 半導体装置
WO2018037701A1 (ja) 2016-08-25 2018-03-01 三菱電機株式会社 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017701A (ja) * 2001-07-04 2003-01-17 Denso Corp 半導体装置
JP4860102B2 (ja) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置
US8704295B1 (en) * 2008-02-14 2014-04-22 Maxpower Semiconductor, Inc. Schottky and MOSFET+Schottky structures, devices, and methods
US7863685B2 (en) * 2008-05-28 2011-01-04 Force-Mos Technology Corp. Trench MOSFET with embedded junction barrier Schottky diode
US20110156810A1 (en) * 2009-12-30 2011-06-30 Intersil Americas Inc. Integrated dmos and schottky
CN101853852B (zh) * 2010-04-29 2011-08-17 苏州硅能半导体科技股份有限公司 单胞中集成肖特基二极管的沟槽mos器件及制造方法
CN101950759A (zh) * 2010-08-27 2011-01-19 电子科技大学 一种Super Junction VDMOS器件
US8431470B2 (en) * 2011-04-04 2013-04-30 Alpha And Omega Semiconductor Incorporated Approach to integrate Schottky in MOSFET
JP2014157896A (ja) * 2013-02-15 2014-08-28 Toyota Central R&D Labs Inc 半導体装置とその製造方法
US9214572B2 (en) * 2013-09-20 2015-12-15 Monolith Semiconductor Inc. High voltage MOSFET devices and methods of making the devices
US9583482B2 (en) * 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
US10475920B2 (en) * 2015-04-22 2019-11-12 Mitsubishi Electric Corporation Semiconductor device and semiconductor device manufacturing method
US10256294B2 (en) * 2015-05-18 2019-04-09 Qorvo Us, Inc. Vertical gallium nitride power field-effect transistor with a field plate structure
CN105810722B (zh) * 2016-03-16 2019-04-30 中国科学院半导体研究所 一种碳化硅mosfet器件及其制备方法
CN105762176B (zh) * 2016-04-28 2018-11-09 电子科技大学 碳化硅mosfet器件及其制作方法
US20180019309A1 (en) * 2016-07-15 2018-01-18 Global Power Technologies Group, Inc. Semiconductor device based on wideband gap semiconductor materials
CN108257856B (zh) * 2017-12-21 2019-05-24 秦皇岛京河科学技术研究院有限公司 耐高温低功耗的SiC MOSFET功率器件的制备方法及其结构
CN108899369B (zh) * 2018-06-27 2020-11-03 东南大学 一种石墨烯沟道碳化硅功率半导体晶体管
CN108807505B (zh) * 2018-08-28 2021-01-08 电子科技大学 一种碳化硅mosfet器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014038110A1 (ja) 2012-09-06 2014-03-13 三菱電機株式会社 半導体装置
WO2014162969A1 (ja) 2013-04-03 2014-10-09 三菱電機株式会社 半導体装置
JP2015056542A (ja) 2013-09-12 2015-03-23 住友電気工業株式会社 炭化珪素半導体装置
JP2015185616A (ja) 2014-03-20 2015-10-22 株式会社東芝 半導体装置およびその製造方法
WO2016052261A1 (ja) 2014-10-01 2016-04-07 三菱電機株式会社 半導体装置
WO2018037701A1 (ja) 2016-08-25 2018-03-01 三菱電機株式会社 半導体装置

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