CN106328519B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供半导体衬底；形成位于半导体衬底内的沟槽；形成位于所述沟槽内的填充层，填充层的材料为半导体材料，且所述填充层的晶格常数大于半导体衬底的晶格常数；形成覆盖填充层表面但暴露出半导体衬底表面的掩膜层；形成掩膜层后，以暴露出的半导体衬底表面为基底形成第一半导体层；形成与第一半导体层邻接且覆盖其表面的第二半导体层，所述第二半导体层与第一半导体层构成异质结构；形成位于所述第二半导体层表面的栅极结构、源极和漏极，其中源极和漏极分别位于栅极结构两侧。半导体衬底的选择可多样化，有利于降低成本，且形成的第一、第二半导体层的质量仍然较好，扩大了形成的高电子迁移率晶体管的应用范围。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度的方向发展。为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了一种高电子迁移率晶体管(HEMT)，其基本结构由一个调制掺杂异质结及其源漏结构组成，其中，所述异质结又由未被掺杂的量子阱层和位于量子阱层表面的势垒层组成。由于所述量子阱层未被掺杂，所以所述二维电子气(2-DEG)不受电离杂质的散射影响，迁移率非常高，可以有效提高器件的性能，抑制短沟道效应，降低阈值电压。
GaN基材料作为第三代半导体材料，具有禁带宽度大、电子饱和漂移速度大、化学稳定性好、抗辐射、耐高温、易形成异质结等优势，成为制造高温、高频、大功率、抗辐射高电子迁移率结构的首选材料。GaN基异质结构具有很高的载流子浓度和电子迁移率，其导通电阻小，并且宽禁带的优势使得其能够承受很高的工作电压。因此，GaN基高电子迁移率晶体管非常适合用于高温高频大功率器件、低损耗功率开关器件等应用领域。
然而，现有技术形成GaN基高电子迁移率晶体管时，通常以蓝宝石或SiC为衬底生长GaN，衬底价格昂贵，限制了GaN基高电子迁移率晶体管的应用。现有技术亟需一种高质量、且成本较低的生长GaN的方法，形成高电子迁移率晶体管。
发明内容
本发明解决的问题是提供一种新的半导体器件的形成方法，以形成高电子迁移率晶体管。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底；形成位于所述半导体衬底内的沟槽；形成位于所述沟槽内的填充层，所述填充层的材料为半导体材料，且所述填充层的晶格常数大于半导体衬底的晶格常数；形成覆盖所述填充层表面的掩膜层，所述掩膜层暴露出半导体衬底表面；形成掩膜层后，以暴露出的所述半导体衬底表面为基底形成第一半导体层；形成与第一半导体层邻接且覆盖其表面的第二半导体层，所述第二半导体层与第一半导体层构成异质结构；形成位于所述第二半导体层表面的栅极结构、源极和漏极，其中源极和漏极分别位于栅极结构两侧。
可选地，所述半导体衬底的材料为硅，所述填充层的材料为SiGe、SiGeC、Ge、GaAs或InGaAs。
可选地，当所述填充层的材料为SiGe或SiGeC时，其中Ge的原子百分比为10％-90％。
可选地，所述填充层的形成工艺为选择性外延沉积工艺。
可选地，所述填充层表面与半导体衬底表面齐平，或者高于半导体衬底表面。
可选地，形成位于所述半导体衬底内的沟槽的形成步骤包括：形成覆盖所述半导体衬底表面的沟槽图形层，所述沟槽图形层具有多个沟槽图形，用于沟槽的形状、位置和大小；以所述沟槽图形层为掩膜，刻蚀所述半导体衬底形成沟槽。
可选地，所述沟槽图形层的材料为SiO2、SiN、SiON中的一种或多种组合。
可选地，所述掩膜层的材料为SiO2、SiN、SiON中的一种或多种组合。
可选地，在形成掩膜层后，形成第一半导体层之前，还包括：形成覆盖所述半导体衬底表面的种子层，所述种子层的晶格常数小于半导体衬底的晶格常数，但大于等于第一半导体层的晶格常数。
可选地，所述种子层的材料为AlN、AlGaN、SiC、Al2O3中的一种或多种组合。
可选地，所述种子层的形成工艺为选择性外延沉积工艺。
可选地，所述种子层的表面等于或低于掩膜层表面。
可选地，在形成掩膜层后，形成第一半导体层之前，还包括：形成覆盖所述种子层的缓冲层，所述缓冲层的晶格常数小于等于种子层的晶格常数，但大于等于第一半导体层的晶格常数。
可选地，所述缓冲层的厚度为0.5微米-1.5微米，所述缓冲层的材料为GaN、InN、GaAs、InGaN或AlGaN。
可选地，在形成掩膜层后，形成第一半导体层之前，还包括：形成覆盖所述缓冲层的过渡层，所述过渡层的晶格常数小于等于缓冲层的晶格常数，但大于等于第一半导体层的晶格常数。
可选地，所述过渡层的厚度为1微米-3微米，所述过渡层的材料为GaN、InN、GaAs、InGaN或AlGaN。
可选地，所述第二半导体层的厚度为10纳米-50纳米，所述第一半导体层的材料为AlGaN、AlInN、AlN、AlGaInN或AlGaAS。
可选地，所述第二半导体层的厚度为1纳米-5纳米。
可选地，所述第二半导体层的材料为GaN、InN、GaAs、InGaN或AlGaN。
与现有技术相比，本发明的技术方案具有以下优点：
由于在形成第一半导体层、第二半导体层之前，在半导体衬底的沟槽内填充了晶格常数较大的填充层，使相邻沟槽间的半导体衬底的晶格常数变小，在此基础上再形成第一半导体层、第二半导体层，所述第一半导体层、第二半导体层的质量较好，形成的高电子迁移率晶体管的性能优越。本发明的技术方案中半导体衬底不再局限于蓝宝石或SiC，还可以采用价格相对低廉的硅衬底，大大降低了制造高电子迁移率晶体管的成本，扩大了其应用范围。
进一步的，还包括：在形成掩膜层后，形成第一半导体层之前，还包括：形成覆盖所述半导体衬底表面的种子层，所述种子层的晶格常数小于半导体衬底的晶格常数，但大于等于第一半导体层的晶格常数。所述种子层位于半导体衬底和第一半导体层之间，可减小晶格失配问题引起的缺陷，提高后续形成的第一半导体层的质量，进一步提高形成的高电子迁移率晶体管的性能。
更进一步的，还包括：形成覆盖所述种子层的缓冲层，所述缓冲层的晶格常数小于等于种子层的晶格常数，但大于等于第一半导体层的晶格常数。所述缓冲层可进一步减小晶格失配对后续形成的第一半导体层的影响，更进一步提高形成的高电子迁移率晶体管的性能。
更进一步的，还包括：形成覆盖所述缓冲层的过渡层，所述过渡层的晶格常数小于等于缓冲层的晶格常数，但大于等于第一半导体层的晶格常数。有助于进一步减小晶格失配对后续形成的第一半导体层的影响，利于形成完美晶格结构的第一半导体层和第二半导体层，提高形成的高电子迁移率晶体管的性能。
更进一步的，所述第二半导体层的厚度1纳米-5纳米，后续对晶体管的栅极施加电压时，该厚度下更容易形成二维电子气，提高了高电子迁移率晶体管的载流子迁移率。
附图说明
图1-图5是本发明一实施例的在硅衬底上外延生长GaN的形成过程的剖面结构示意图；
图6-图16是本发明又一实施例的半导体器件的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术形成高电子迁移率晶体管时，通常以价格昂贵的蓝宝石或SiC为衬底生长GaN，形成的高电子迁移率晶体管的成本高，限制了其应用范围。
经研究发现，现有技术中之所以采用价格昂贵的蓝宝石或SiC为衬底生长GaN，而不采用价格相对较低的硅衬底作为衬底生长GaN，是因为硅的晶格常数与GaN的晶格常数相差较大，采用常规方法在硅衬底上外延生长GaN，难以得到高质量的GaN材料。
经过进一步研究，本发明的一个实施例提供了一种在硅衬底上外延生长GaN的方法，包括：
请参考图1，提供硅衬底100，形成覆盖所述硅衬底100的掩膜薄膜105，所述掩膜薄膜105的材料为氮化硅或氧化硅；
请参考图2，刻蚀所述掩膜薄膜105(如图1所示)形成掩膜层110，所述掩膜层110具有贯穿其厚度的开口107，所述开口107暴露出硅衬底100；
请参考图3，在开口107(如图2所示)暴露出的硅衬底100表面外延生长成GaN核115；
请参考图4，在GaN核115(如图3所示)的基础上继续纵向和横向外延生长，形成覆盖掩膜层110和硅衬底100的GaN薄膜120；
请参考图5，平坦化所述GaN薄膜120(如图4所示)形成GaN层130，所述GaN层130覆盖掩膜层110和硅衬底100表面。
然而，由于硅衬底100与GaN核115的晶格常数相差较大，在硅衬底100上外延生长形成GaN核115时，存在晶格失配的问题，从而产生缺陷，导致后续形成的GaN层130的质量不好。
进一步的，在本发明的另一实施例中，提供了一种新的在硅衬底上外延生长GaN的方法，包括：在硅衬底内形成沟槽；然后向沟槽内填充晶格常数大于硅的半导体材料，该半导体材料对硅衬底产生压应力，使得相邻沟槽间的硅晶格发生畸变，水平方向上的晶格常数变小，接近于GaN的晶格常数；之后在发生畸变的硅衬底表面外延生长GaN层。由于发生畸变后硅衬底的晶格常数接近GaN的晶格常数，因此后续外延生长GaN层时晶格失配现象得到有效缓解，形成的GaN层的质量更好。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图6，提供半导体衬底200；形成位于所述半导体衬底200内的沟槽203。
所述半导体衬底200用于为后续工艺提供平台，例如作为后续外延生长第一半导体层、第二半导体层的基础。所述半导体衬底200的材料为蓝宝石、SiC或硅，所述半导体衬底200表面的晶面为(111)，以利于后续外延生长工艺。本发明的实施例中，主要以晶格常数与GaN相差较大的硅为例进行示范性说明，即所述半导体衬底200为硅片，其表面的晶面为(111)。
所述沟槽203用于后续填充晶格常数大于半导体衬底200的材料，以在水平方向(即平行于半导体衬底200表面的方向)对半导体衬底200造成压应力，使相邻沟槽203间的半导体衬底200发生晶格畸变。所述沟槽203的形成步骤包括：形成覆盖所述半导体衬底200表面的沟槽图形层201，所述沟槽图形层201具有多个沟槽图形202，用于沟槽203的形状、位置和大小；以所述沟槽图形层201为掩膜，刻蚀所述半导体衬底200形成沟槽203。
所述沟槽203的形成工艺为刻蚀工艺，例如干法刻蚀工艺或湿法刻蚀工艺中的一种或组合，形成的沟槽203截面形状(图6所示的垂直于半导体衬底200方向的截面)为sigma形、梯形、U形或碗形。本发明的实施例中，所述沟槽203采用干法刻蚀工艺形成，其截面形状为上宽下窄的梯形。
为使后续填充层在水平方向对半导体衬底200造成足够的压应力使其发生晶格畸变，所述半导体衬底200内形成有多个沟槽203，且相邻所述沟槽203之间的距离为0.01微米-1微米，所述沟槽203的深度至少为0.01微米。
所述沟槽图形层201用于作为刻蚀半导体衬底200形成沟槽203时的掩膜。所述沟槽图形层201选择为与半导体衬底200相比，刻蚀选择比小于1的材料，例如氮化硅(SiN)、氮化钛(TiN)、氧化硅(SiO2)、氮氧化硅(SiON)等。本发明的实施例中，所述沟槽图形层201除了上述作用外，还用于在后续外延生长形成填充层时充当掩膜，使外延生长的填充层仅生长在暴露的半导体衬底200表面(即沟槽203的底部和侧壁)，而不形成在沟槽图形层201表面，以节省工艺步骤。因此，在本发明的一个较佳实例中，选择所述沟槽图形层201的材料时，还需满足以下要求：外延生长形成填充层时，所述填充层不会形成在沟槽图形层201表面。例如选择SiO2、SiN、SiON中的一种或多种组合作为沟槽图形层201的材料。
请参考图7，形成位于所述沟槽203(如图6所示)内的填充层205，所述填充层205的材料为半导体材料，且所述填充层205的晶格常数大于半导体衬底200的晶格常数。
所述填充层205用于使相邻沟槽203间的半导体衬底200发生晶格畸变，使该部分半导体衬底200的晶格常数变小，接近于后续外延生长的第一半导体层。当所述半导体衬底200为硅片时，所述填充层205的材料为SiGe、SiGeC、Ge、GaAs或InGaAs。本发明的实施例中，所述填充层205的材料为SiGe或SiGeC，其中，Ge的原子百分比为10％-90％，外延生长的填充层205的质量较好，并能为半导体衬底200提供较大的水平压应力。
所述填充层205表面略低于、略高于半导体衬底200表面，或者与半导体衬底200表面齐平均可。例如，当所述填充层205表面与半导体衬底200表面齐平，或者高于半导体衬底200表面时，可以更好的为半导体衬底200提供水平压应力。本发明的实施例中，所述填充层205表面与沟槽图形层201表面齐平。
所述填充层205的形成工艺为沉积工艺。例如，当采用普通沉积工艺形成填充层205时，其工艺步骤包括：向所述沟槽203内沉积填充材料，形成覆盖所述沟槽203和半导体衬底200的填充薄膜；平坦化所述填充薄膜直至暴露出半导体衬底200表面(或者暴露出沟槽图形层201表面)。本发明的实施例中，采用选择性外延沉积工艺形成填充层205，形成填充层205时，以沟槽203底部的半导体衬底200为基底，外延生长填充材料，所述填充材料并不会在沟槽图形层201表面生长，因而可有效节省工艺步骤。
需要说明的是，本发明的实施例中，所述半导体材料为具有半导体性能的材料，即导电能力介于导体与绝缘体之间，电阻率约在1mΩ·cm～1GΩ·cm范围内)、可用来制作半导体器件和集成电路的电子材料。
请参考图8-9，形成覆盖所述填充层205表面的掩膜层210，所述掩膜层210具有暴露出半导体衬底200表面的窗口(未标示)。
所述掩膜层210用于在后续工艺中防止填充层205表面成为形成第一半导体层的基底。所述掩膜层210的材料为SiO2、SiN、SiON中的一种或多种组合。所述掩膜层210的形成步骤包括：形成覆盖所述沟槽图形层201和填充层205的掩膜薄膜207(图8所示)；刻蚀所述掩膜薄膜207形成仅覆盖填充层205表面的掩膜层210。
本发明的实施例中，为暴露出半导体衬底200，在刻蚀形成掩膜层210后，还包括继续向下刻蚀沟槽掩膜层201的步骤，直至暴露出半导体衬底200。需要说明的是，经刻蚀后，所述填充层205侧壁仍然覆盖有部分沟槽图形层201，因此后续外延生长并不会以填充层205为基底。
请参考图10，以暴露出所述半导体衬底200表面为基底形成种子层215，所述种子层215的晶格常数小于半导体衬底200的晶格常数，但大于等于第一半导体层的晶格常数。
所述种子层215用于后续作为半导体衬底200和第一半导体层之间的过渡层，以减小晶格失配问题引起的缺陷，提高后续形成的第一半导体层的质量。因此，所述种子层215的晶格常数介于畸变后的半导体衬底200和第一半导体层之间，所述种子层的材料为AlN、AlGaN、SiC、Al2O3中的一种或多种组合。所述种子层215的形成工艺为选择性外延沉积工艺，形成的种子层215的高度高于、等于或低于掩膜层210表面均可。在本发明的实施例中，考虑到种子层215与半导体衬底200之间不可避免存在晶格失配的现象，而晶体横向(平行于半导体衬底方向)生长时晶格失配所引起的缺陷要少于纵向(垂直于半导体衬底方向)生长时晶格失配所引起的缺陷。为避免种子层215的缺陷对后续工艺造成影响，所述种子层215表面优选为低于掩膜层210表面。
需要说明的是，对于形成种子层215的部分半导体衬底200，其位于相邻沟槽之间，受沟槽内填充层205的挤压(横向压应力)，发生晶格畸变，该部分半导体衬底200的晶格常数变小，与种子层215的晶格常数接近。因而，相对于直接在半导体衬底200外延生长的种子层215的方案而言，晶格失配现象大大缓解，缺陷明显减少，形成的种子层215的质量也较好。
请参考图11，形成覆盖所述种子层215的缓冲层220，所述缓冲层220的晶格常数小于等于种子层215的晶格常数，但大于等于第一半导体层的晶格常数。
所述缓冲层220用于进一步减小晶格失配对后续形成的第一半导体层的影响。所述缓冲层220的材料为GaN、InN、GaAs、InGaN或AlGaN，厚度为0.5微米-1.5微米，其形成工艺为选择性外延沉积工艺。本发明的实施例中，所述缓冲层220的材料为GaN，所述缓冲层220表面与掩膜层210表面齐平，其厚度为1微米，以避免缓冲层220内因晶格失配现象形成的缺陷进一步向上传递，影响后续形成的第一半导体层。
请参考图12，形成缓冲层220后，形成覆盖所述缓冲层220和掩膜层210的过渡薄膜225，所述过渡薄膜225的晶格常数小于等于缓冲层220的晶格常数，但大于等于第一半导体层的晶格常数。
所述过渡薄膜225用于形成过渡层，为后续形成完美晶格的第一半导体层作准备。所述过渡薄膜225的材料为GaN、InN、GaAs、InGaN或AlGaN，其形成工艺为选择性外延沉积工艺，其具体过程包括：以缓冲层220为基底生长，除纵向上厚度逐渐增加外，在横向上相邻窗口的两片区域也逐渐靠拢，最终将掩膜层210完全覆盖。
需要说明的是，本发明的实施例中，缓冲层220与过渡薄膜225间的晶格失配问题进一步减小，窗口对应区域的过渡薄膜225的质量也较好，并且掩膜层210上的部分第一半导体薄膜225不存在晶格失配的问题，其质量也较好。另外，由于各处外延生长的速度存在差异，因而形成的过渡薄膜225的表面略有起伏。
请参考图13，平坦化所述过渡薄膜225(如图12所示)，形成表面平整的过渡层230，所述过渡层230的晶格常数小于等于缓冲层220的晶格常数，但大于等于第一半导体层的晶格常数。
平坦化所述过渡薄膜225，形成表面平整的过渡层230，以利于工艺的进行。所述过渡层230的厚度为1微米-3微米，所述过渡层230的材料与前述过渡薄膜225的材料相同，为GaN、InN、GaAs、InGaN或AlGaN。本发明的实施例中，所述平坦化工艺为化学机械抛光工艺，形成的过渡层230的厚度为2微米，其材料为GaN。
需要说明的是，在本发明的其他实施例中，所述种子层215、缓冲层220、过渡层230均为可选的，即也可以仅形成种子层215、缓冲层220、过渡层230中的一种或多种，然后形成第一半导体层；或者不形成种子层215、缓冲层220、过渡层230，而直接在半导体衬底200上形成第一半导体层。
请参考图14，形成覆盖所述过渡层230表面的第一半导体层240。
所述第一半导体层240用于后续和第二半导体层245一起构成异质结构，
在两者的界面处形成二维电子气，提高载流子迁移率。所述第一半导体层240的形成工艺为选择性外延沉积工艺，其材料为AlGaN、AlInN、AlN、AlGaInN或AlGaAS，厚度为10纳米-50纳米。本发明的实施例中，所述第一半导体层240的材料为AlGaN，其厚度为30纳米。
请参考图15，形成与第一半导体层240邻接且覆盖其表面的第二半导体层245，所述第二半导体层245与第一半导体层240构成异质结构。
所述第二半导体层245用于和第一半导体层240共同构成异质结构，所述第二半导体层245的材料为GaN、InN、GaAs、InGaN或AlGaN。所述第二半导体层245的工艺为选择性外延沉积工艺，其厚度为1纳米-5纳米，后续对栅极施加电压时，更容易形成二维电子气。本发明的实施例中，所述第二半导体层245的厚度为2纳米。
请参考图16，形成位于第二半导体层245表面的栅极结构250、源极260和漏极270，其中源极260和漏极270分别位于栅极结构250两侧。
所述栅极结构250包括位于第二半导体层245表面的栅介质层和位于所述栅介质层表面的栅电极层，其中，所述栅介质层为氧化硅或高K介质，所述栅电极层为金属、金属合金、导电金属氧化物或导电金属氮化物，也可为单层或多层结构。
所述源极260和漏极270也可以由金属、金属合金、导电金属氧化物或导电金属氮化物形成，也可为单层或多层结构，在此不再赘述。
上述步骤完成后，本发明实施例的半导体器件的制作完成。由于在形成第一半导体层、第二半导体层之前，在半导体衬底的沟槽内填充了晶格常数较大的填充层，使相邻沟槽间的半导体衬底的晶格常数变小，在此基础上再外延生长形成第一半导体层、第二半导体层，所述第一半导体层、第二半导体层的质量较好，形成的高电子迁移率晶体管的性能优越。本发明的技术方案中半导体衬底不再局限于蓝宝石或SiC，还可以采用价格相对低廉的硅衬底，大大降低了制造高电子迁移率晶体管的成本，扩大了其应用范围。
进一步的，还包括：在形成掩膜层后，形成第一半导体层之前，还包括：形成覆盖所述半导体衬底表面的种子层，所述种子层的晶格常数小于半导体衬底的晶格常数，但大于等于第一半导体层的晶格常数。所述种子层位于半导体衬底和第一半导体层之间，可减小晶格失配问题引起的缺陷，提高后续形成的第一半导体层的质量，进一步提高形成的高电子迁移率晶体管的性能。
更进一步的，还包括：形成覆盖所述种子层的缓冲层，所述缓冲层的晶格常数小于等于种子层的晶格常数，但大于等于第一半导体层的晶格常数。所述缓冲层可进一步减小晶格失配对后续形成的第一半导体层的影响，更进一步提高形成的高电子迁移率晶体管的性能。
更进一步的，还包括：形成覆盖所述缓冲层的过渡层，所述过渡层的晶格常数小于等于缓冲层的晶格常数，但大于等于第一半导体层的晶格常数。有助于进一步减小晶格失配对后续形成的第一半导体层的影响，利于形成完美晶格结构的第一半导体层和第二半导体层，提高形成的高电子迁移率晶体管的性能。
更进一步的，所述第二半导体层的厚度1纳米-5纳米，后续对晶体管的栅极施加电压时，该厚度下更容易形成二维电子气，提高了高电子迁移率晶体管的载流子迁移率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
形成位于所述半导体衬底内的沟槽；
形成位于所述沟槽内的填充层，所述填充层的材料为半导体材料，且所述填充层的晶格常数大于半导体衬底的晶格常数；
形成覆盖所述填充层表面的掩膜层，所述掩膜层暴露出半导体衬底表面；
形成掩膜层后，以暴露出的所述半导体衬底表面为基底形成第一半导体层；
形成与第一半导体层邻接且覆盖其表面的第二半导体层，所述第二半导体层与第一半导体层构成异质结构；
形成位于所述第二半导体层表面的栅极结构、源极和漏极，其中源极和漏极分别位于栅极结构两侧。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底的材料为硅，所述填充层的材料为SiGe、SiGeC、Ge、GaAs或InGaAs。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，当所述填充层的材料为SiGe或SiGeC时，其中Ge的原子百分比为10％-90％。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述填充层的形成工艺为选择性外延沉积工艺。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述填充层表面与半导体衬底表面齐平，或者高于半导体衬底表面。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，形成位于所述半导体衬底内的沟槽的形成步骤包括：形成覆盖所述半导体衬底表面的沟槽图形层，所述沟槽图形层具有沟槽图形，用于定义沟槽的形状、位置和大小；以所述沟槽图形层为掩膜，刻蚀所述半导体衬底形成沟槽。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述沟槽图形层的材料为SiO2、SiN、SiON中的一种或多种组合。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述掩膜层的材料为SiO2、SiN、SiON中的一种或多种组合。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成掩膜层后，形成第一半导体层之前，还包括：形成覆盖所述半导体衬底表面的种子层，所述种子层的晶格常数小于半导体衬底的晶格常数，但大于等于第一半导体层的晶格常数。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述种子层的材料为AlN、AlGaN、SiC、Al2O3中的一种或多种组合。
11.如权利要求9所述的半导体器件的形成方法，其特征在于，所述种子层的形成工艺为选择性外延沉积工艺。
12.如权利要求9所述的半导体器件的形成方法，其特征在于，所述种子层的表面等于或低于掩膜层表面。
13.如权利要求9所述的半导体器件的形成方法，其特征在于，在形成掩膜层后，形成第一半导体层之前，还包括：形成覆盖所述种子层的缓冲层，所述缓冲层的晶格常数小于等于种子层的晶格常数，但大于等于第一半导体层的晶格常数。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，所述缓冲层的厚度为0.5微米-1.5微米，所述缓冲层的材料为GaN、InN、GaAs、InGaN或AlGaN。
15.如权利要求13所述的半导体器件的形成方法，其特征在于，在形成掩膜层后，形成第一半导体层之前，还包括：形成覆盖所述缓冲层的过渡层，所述过渡层的晶格常数小于等于缓冲层的晶格常数，但大于等于第一半导体层的晶格常数。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，所述过渡层的厚度为1微米-3微米，所述过渡层的材料为GaN、InN、GaAs、InGaN或AlGaN。
17.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一半导体层的厚度为10纳米-50纳米，所述第一半导体层的材料为AlGaN、AlInN、AlN、AlGaInN或AlGaAs。
18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二半导体层的厚度为1纳米-5纳米。
19.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二半导体层的材料为GaN、InN、GaAs、InGaN或AlGaN。
20.如权利要求1所述的半导体器件的形成方法，其特征在于，所述沟槽具有多个，其深度至少为0.01微米，且相邻所述沟槽之间的距离为0.01微米-1微米。
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