TW202005081A

TW202005081A - 半導體裝置及其製造方法

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Publication number: TW202005081A
Application number: TW107118277A
Authority: TW
Inventors: 陳志諺; 林鑫成; 林信志
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2018-05-29
Filing date: 2018-05-29
Publication date: 2020-01-16
Also published as: TWI673868B

Abstract

一種半導體裝置，包含設置於基底之上的通道層、設置於通道層之上的阻障層、設置於阻障層之上的閘極電極、以及設置閘極電極兩側的一對源極/汲極電極。這對源極/汲極電極至少延伸穿過部分的阻障層。此半導體裝置還包含順應性地設置於這對源極/汲極電極的底部上的襯層。

Description

半導體裝置及其製造方法

本發明是有關於半導體裝置，且特別是有關於高電子遷移率電晶體及其製造方法。

氮化鎵系(GaN-based)半導體材料具有許多優秀的材料特性，例如高抗熱性、寬能隙(band-gap)、高電子飽和速率。因此，氮化鎵系半導體材料適合應用於高速與高溫的操作環境。近年來，氮化鎵系半導體材料已廣泛地應用於發光二極體(light emitting diode，LED)元件、高頻率元件，例如具有異質界面結構的高電子遷移率電晶體(high electron mobility transistor，HEMT)。

導通電阻(R_on)為影響半導體裝置之耗電量的重要因素，其電阻值正比於半導體裝置的耗電量。導通電阻(R_on)包含源極/汲極接觸電阻(R_contact)以及通道電阻(R_channel)。高電子遷移率電晶體(HEMT)具有高電子遷移率和高載子密度的二維電子氣(two-dimensional electron gas，2DEG)形成於異質界面上，使得高電子遷移率電晶體(HEMT)具有低通道電阻(R_channel)。因此，高電子遷移率電晶體(HEMT)的導通電阻(R_on)通常取決於源極/汲極接觸電阻(R_contact)的大小。

隨著氮化鎵系半導體材料的發展，這些使用氮化鎵系半導體材料的半導體裝置應用於更嚴苛工作環境中，例如更高頻、更高溫或更高電壓。因此，具有氮化鎵系半導體材料的半導體裝置之製程條件也面臨許多新的挑戰。

本發明的一些實施例提供半導體裝置，此半導體裝置包含設置於基底之上的通道層、設置於通道層之上的阻障層、設置於阻障層之上的閘極電極、以及設置閘極電極兩側的一對源極/汲極電極。這對源極/汲極電極至少延伸穿過部分的阻障層。此半導體裝置還包含順應性地設置於這對源極/汲極電極的底部上的襯層。

本發明的一些實施例提供半導體裝置的製造方法，此方法包含在基底之上形成通道層、在通道層之上形成阻障層、以及凹蝕阻障層以形成至少穿過部份的阻障層的一對凹陷。此方法還包含在這對凹陷中順應性地形成襯層、在這對凹陷的各自剩餘部分中形成一對源極/汲極電極、以及在阻障層之上形成閘極電極。這對源極/汲極電極位於閘極電極兩側。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出一些實施例，並配合所附圖式，作詳細說明如下。

100、200、300、400‧‧‧半導體裝置

102‧‧‧基底

104‧‧‧緩衝層

106‧‧‧通道層

108‧‧‧阻障層

110‧‧‧摻雜的化合物半導體區塊

112、112’‧‧‧保護層

114‧‧‧閘極電極

116‧‧‧凹陷

118‧‧‧襯層

120‧‧‧源極/汲極電極

D1‧‧‧第一尺寸

D2‧‧‧第二尺寸

藉由以下詳細描述和範例配合所附圖式，可以更加理解本發明實施例。為了使圖式清楚顯示，圖式中各個不同的元件可能未依照比例繪製，其中：第1A-1F圖是根據本發明的一些實施例，說明形成半導體裝置在各個不同製程階段的剖面示意圖。

第2圖是根據本發明的另一些實施例之半導體裝置的剖面示意圖。

第3A-3E圖是根據本發明的一些實施例，說明形成半導體裝置在各個不同製程階段的剖面示意圖。

第4圖是根據本發明的另一些實施例之半導體裝置的剖面示意圖。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。

本發明實施例提供了半導體裝置及其製造方法，特別適用於高電子遷移率電晶體(HEMT)。通道層與阻障層之間的異質界面可提供高電子遷移率電晶體二維電子氣(2DEG)以作為導電載子。然而，當源極/汲極電極凹陷穿過阻障層且更延伸至通道層中，使得阻障層與通道層之間的異質界面不存在於此區域中，而減少或消滅了所形成之源極/汲極電極下方的二維電子氣(2DEG)。在本發明實施例中，藉由設置於源極/汲極電極之底部上的襯層可回復或提升源極/汲極電極下方的二維電子氣(2DEG)。因而降低半導體裝置的導通電阻(R_on)。

第1A-1F圖是根據本發明的一些實施例，說明形成第1F圖所示之半導體裝置100在各個不同製程階段的剖面示意圖。

請參考第1A圖，提供基底102。在一些實施例中，基底102可以是摻雜的(例如以p型或n型摻雜物進行摻雜)或未摻雜的半導體基底，例如矽基底、矽鍺基底、砷化鎵基底、或類似半導體基底。在一些實施例中，基底102可以是半導體位於絕緣體之上的基底，例如絕緣層上的矽(silicon on insulator，SOI)基底。在一些實施例中，基底102可以是玻璃基底或陶瓷基底，例如碳化矽(SiC)基底、氮化鋁(AlN)基底、或藍寶石(Sapphire)基底。

在基底102之上形成緩衝層104，在緩衝層104之上形成通道層106，並且在通道層106之上形成阻障層108。在一些實施例中，在基底102與緩衝層104之間可形成晶種層(未顯示)。

在一些實施例中，晶種層的材料可包含或者是氮化鋁(AlN)、氧化鋁(Al₂O₃)、氮化鋁鎵(AlGaN)、碳化矽(SiC)、鋁(Al)、前述之組合、或類似材料。晶種層可以是單層或多層結構。在一些實施例中，晶種層可由磊晶成長製程形成，例如金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、分子束磊晶法(molecular beam epitaxy，MBE)、前述之組合、或類似方法。

緩衝層104可減緩後續形成於緩衝層104上方的通道層106的應變(strain)，以防止缺陷形成於上方的通道層106中，應變是由通道層106與基底102之間的不匹配造成。在一些實施例中，緩衝層104的材料可包含或者是AlN、GaN、AlGaN、前述之組合、或類似材料。緩衝層104可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合、或類似方法。儘管在第1A圖所示的實施例中，緩衝層104為單層結構，然而緩衝層104也可以是多層結構。此外，在一些實施例中，緩衝層104的材料是由晶種層的材料和磊晶製程時通入的氣體所決定。

在一些實施例中，通道層106的材料包含二元(binary)III-V族化合物半導體材料，例如，III族氮化物。在一些實施例中，通道層106的材料是GaN。在一些實施例中，通道層106的厚度可在約0.01微米(μm)至約10微米的範圍內。在一些實施例中，通道層106可具有摻雜物，例如n型摻雜物或p型摻雜物。通道層106可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合、或類似方法。

在一些實施例中，阻障層108的材料包含三元 (ternary)III-V族化合物半導體，例如，III族氮化物。在一些實施例中，阻障層108的材料可以是AlGaN、AlInN、或前述之組合。在一些實施例中，阻障層108的厚度可在約1奈米至約80奈米的範圍內。在一些實施例中，阻障層108可具有摻雜物，例如n型摻雜物或p型摻雜物。阻障層108可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合、或類似方法。

透過通道層106與阻障層108之間不同能帶所引發之自發性極化及壓電極化效應，形成二維電子氣(two-dimensional electron gas，2DEG)(未顯示)於通道層106與阻障層108之間的異質界面上。如第1F圖所示之半導體裝置100是利用二維電子氣(2DEG)作為導電載子的高電子遷移率電晶體(HEMT)。

繼續參考第1A圖，在阻障層108之上形成摻雜的化合物半導體區塊110。閘極電極114(顯示於第1C圖)後續將形成於摻雜的化合物半導體區塊110之上。摻雜的化合物半導體區塊110可抑制閘極電極114下方的二維電子氣(2DEG)的產生，以達成半導體裝置的常關(normally-off)狀態。

在一些實施例中，摻雜的化合物半導體區塊110的材料可以是以p型摻雜或n型摻雜的GaN。在一些實施例中，摻雜的化合物半導體區塊110的厚度可在約5奈米至約150奈米的範圍內。形成摻雜的化合物半導體區塊110的步驟可包含透過磊晶成長製程在阻障層108上沉積摻雜的化合物半導體層(未顯示)，在摻雜的化合物半導體層上形成圖案化遮罩層，對摻雜的化合物半導體層執行蝕刻製程，以移除摻雜的化合物半導體層未被圖案化遮罩層覆蓋的部分，並且形成摻雜的化合物半導體區塊110，其對應於預定形成閘極電極114的位置。在一些實施例中，摻雜的化合物半導體層可與晶種層、緩衝層104、通道層106和阻障層108於相同的沉積腔室中原位(in-situ)沉積。此外，摻雜的化合物半導體區塊110可以是如圖所示的長方形剖面，也可以是其他形狀，例如梯形剖面。再者，摻雜的化合物半導體區塊110的上表面也可以不是平坦的。

請參考第1B圖，在摻雜的化合物半導體區塊110的側壁和上表面上、以及阻障層108的上表面上順應性地(conformally)形成保護層112。由於摻雜的化合物半導體區塊110的側壁可能會因前述蝕刻製程而產生晶格缺陷，所以形成於摻雜的化合物半導體區塊110的側壁上的保護層112可修復摻雜的化合物半導體區塊110之側壁上的晶格缺陷，以降低所形成之半導體裝置的閘極漏電流。再者，形成於阻障層108的上表面上的保護層112可用以防止阻障層108的表面氧化，以提升所形成之半導體裝置的效能。在一些實施例中，保護層112的厚度可在約0.5奈米至約500奈米的範圍內。

在一些實施例中，保護層112的材料可包含或者是絕緣材料或介電材料，例如氧化矽(SiO₂)、氮化矽(SiN)、氮氧化矽(SiON)、氧化鋁(Al₂O₃)、氮化鋁(AlN)、氧化鎂(MgO)、氮化鎂(Mg₃N₂)，氧化鋅(ZnO)、氧化鈦(TiO₂)、前述之組合、或類似材料。在一些實施例中，保護層112的材料為氮化物，例如，氮化矽或氮化鋁，其可較佳地修復摻雜的化合物半導體區塊110的側壁的晶格缺陷。在一些實施例中，可透過化學氣相沉積(chemical vapor deposition，CVD)，例如電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)，例如濺鍍(sputtering)、或類似方法在基底102之上全面地形成保護層112。

接著，對保護層112執行圖案化製程。

請參考第1C圖，圖案化製程移除保護層112位於摻雜的化合物半導體區塊110之上表面上的部分，以暴露出一部分的摻雜的化合物半導體區塊110的上表面，並且移除保護層112位於阻障層108之上表面上的部分，以暴露出部分的阻障層108的上表面。在對保護層112執行圖案化製程之後，保護層112的剩餘部分112’(後續稱為保護層112’)留在摻雜的化合物半導體區塊110之側壁上未被移除，並且留在摻雜的化合物半導體區塊110之兩側的阻障層108的上表面上未被移除。在一些實施例中，保護層112’亦可留在摻雜的化合物半導體區塊110之端部的上表面上，如第1C圖所示。在其他實施例中，可完全移除在摻雜的化合物半導體區塊110之上表面上的保護層112(未顯示)。

在一些實施例中，對保護層112執行的圖案化製程包含在阻障層108上方形成圖案化遮罩層(未顯示)以覆蓋摻雜的化合物半導體區塊110和阻障層108之預定形成保護層112’的區域，對保護層112執行蝕刻製程，移除保護層112未被圖案化遮罩層覆蓋的部分，以形成保護層112’，之後移除圖案化遮罩層，例如透過灰化(ashing)製程或剝除製程。

繼續參考第1C圖，在摻雜的化合物半導體區塊110之暴露出的部分之上形成閘極電極114，以接觸摻雜的化合物半導體區塊110。在一些實施例中，閘極電極114的材料可包含或者是導電材料，例如金屬、金屬矽化物、半導體材料、或前述之組合。金屬可以是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之組合、前述之合金、或前述之多層。半導體材料可以是多晶矽或多晶鍺。形成閘極電極114的步驟可包含在基底102之上全面地沉積用於閘極電極114的導電材料層(未顯示)，以及對導電材料層執行圖案化製程，以形成閘極電極114於摻雜的化合物半導體區塊110之上。形成導電材料的沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)，例如濺鍍、前述之組合、或類似製程。

接著，對阻障層108和通道層106執行圖案化製程。

請參考第1D圖，圖案化製程凹蝕阻障層108和通道層106，以形成穿過阻障層108且更延伸至通道層106中的一對凹陷116。在一些實施例中，凹陷116延伸至通道層106中至第一尺寸D1，例如在約100埃(Å)至約1000埃的範圍內。

在一些實施例中，對阻障層108和通道層106執行的圖案化製程包含在阻障層108之上形成圖案化遮罩層(未顯示)，其中圖案化遮罩層具有開口暴露出阻障層108之部分上表面，通過圖案化遮罩層的開口對阻障層108和通道層106執行蝕刻製程，移除阻障層108和通道層106未被圖案化遮罩層覆蓋的部分，以形成凹陷116，之後移除圖案化遮罩層，例如透過灰化(ashing)製程或剝除製程。在一些實施例中，蝕刻製程可以是乾式蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、電子迴旋共振式(electron cyclotron resonance，ERC)蝕刻、感應耦合式電漿(inductively-coupled plasma，ICP)蝕刻、中子束蝕刻(neutral beam etch，NBE)、類似乾式蝕刻製程或前述之組合。

一般而言，蝕刻製程將凹陷106延伸至通道層106中以產生較深的蝕刻深度，使得基底102之不同區域的凹陷106之間可具有較佳的蝕刻深度均勻度。較佳的蝕刻深度均勻度可降低半導體裝置在基底102之不同區域之間的效能差異，進而提升半導體裝置的製造良率。儘管第1A-1F圖的實施例顯示凹陷116延伸至通道層106中，但本發明實施例並不以此為限。在另一些實施例中，凹陷116可僅穿過阻障層108的一部分，但未延伸至通道層106中(顯示於第2和4圖)。

請參考第1E圖，在這對凹陷116中和阻障層108的上表面上順應性地形成襯層118。襯層118順應性地形成於凹陷116的底面和側壁上，並且部分填充凹陷116。襯層118順應性地形成於阻障層108的上表面上，以與保護層112’相接。在一些實施例中，襯層118的厚度可在約0.5至約4奈米(nm)的範圍內，例如2奈米。

在一些實施例中，襯層118的材料可包含或者是六方晶系(hexagonal crystal)的二元(binary)化合物半導體，例如，氮化鋁(AlN)、氧化鋅(ZnO)、氮化銦(InN)、前述之組合、或類似材料，並且可透過原子層沉積(ALD)或磊晶成長製程，例如金屬有機化學氣相沉積(MOCVD)，在基底102之上形成襯層118。在一實施例中，其中襯層118由金屬有機化學氣相沉積(MOCVD)形成，由於金屬有機化學氣相沉積(MOCVD)為選區成長(selective area growth，SAG)製程，所以襯層118形成於阻障層108之上表面未被保護層112’覆蓋的區域上，以與保護層112’相接，而不會形成於保護層112’上，如第1E圖所示。在另一實施例中，由原子層沉積(ALD)所形成的襯層118不僅形成於阻障層108之上表面未被保護層112’覆蓋的區域上，還延伸至保護層112’上(未繪示)。此外，在另一些實施例中，襯層118的材料還可包含或者是具有六方晶系的石墨烯(graphene)，並且可透過化學氣相沉積(CVD)、原子層沉積(ALD)形成襯層118。

在一些實施例中，襯層118的材料可與保護層112’的材料相同，例如，氮化鋁(AlN)。在另一些實施例中，襯層118的材料可不同於保護層112’的材料，例如，襯層118為氮化鋁(AlN)，保護層112’為矽化鋁(SiN)。

請參考第1F圖，在形成襯層118之後，在閘極電極114兩側且在這對凹陷116的各自剩餘部分中形成一對源極/汲極電極120。源極/汲極電極120具有位於阻障層108之上表面上方的上部，以及位於凹陷116中的下部。

在一些實施例中，源極/汲極電極120的材料可包含或者是導電材料，例如金屬、金屬矽化物、半導體材料、或前述之組合。金屬可以是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之組合、前述之合金、或前述之多層。半導體材料可以是多晶矽或多晶鍺。形成源極/汲極電極120的步驟可包含全面地沉積用於源極/汲極電極120的導電材料(未顯示)於基底102之上且填入凹陷116的剩餘部分中，以及對導電材料執行圖案化製程，以形成源極/汲極電極120於凹陷116中且位於阻障層108之上表面上方。形成導電材料的沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)，例如濺鍍、前述之組合、或類似製程。

在形成源極/汲極電極120之後，形成了半導體裝置100。

在第1A-1F圖所示的實施例中，半導體裝置100包含基底102、設置於基底102之上的通道層106、以及設置於通道層106之上的阻障層108。半導體裝置100還包含設置於阻障層108之上的閘極電極114、以及設置於閘極電極114兩側的一對源極/汲極電極120。這對源極/汲極電極120穿過阻障層108且更延伸至106中。半導體裝置100還包含順應性地設置於這對源極/汲極電極120之底部上的襯層118。襯層118更順應性地設置於這對源極/汲極電極120的底部與通道層106之間、以及這對源極/汲極電極120的底部與阻障層108之間。

在第1A-1F圖所示的實施例中，用於形成源極/汲極電極120的凹陷116穿過阻障層108且更延伸至通道層106中，使得阻障層108與通道層106之間的異質界面不存在於此區域中，而減少或消滅了所形成之源極/汲極電極120下方的二維電子氣(2DEG)。值得注意的是，由於襯層118包含六方晶系二元化合物半導體或具有六方晶系的石墨烯(graphene)，並且襯層118形成於源極/汲極電極120之底部與通道層106之間，故襯層118與通道層106之間可引發自發性極化及壓電極化效應，以回復因前述異質界面消失所減少的二維電子氣(2DEG)。因此，襯層118可作為二維電子氣回復(2DEG recovery)層，以降低源極/汲極電極120與通道層106之間的接觸電阻(R_contact)，進而降低半導體裝置100的導通電阻(R_contact)。

此外，相較於與三元(ternery)化合物半導體的阻障層108(例如，AlGaN)，二元化合物半導體的襯層118與通道層106之間可造成較強的自發性極化及壓電極化效應。因此，襯層118有助於產生更多的二維電子氣(2DEG)於源極/汲極電極120下方的異質界面上，以進一步降低源極/汲極電極120與通道層106之間的接觸電阻(R_contact)。

第1A-1F圖所示之實施例為一範例，本發明之實施例並不以此為限。除上述第1A-1F圖所示之實施例以外，本發明實施例的方法亦可應用於其他半導體裝置。

第2圖是根據本發明的另一些實施例之半導體裝置200的剖面示意圖，其中相同於前述第1A-1F圖的實施例的部件係使用相同的標號並省略其說明。第2圖所示之實施例與前述第1F圖之實施例的差別在於，第2圖的凹陷116穿過阻障層108的一部分，但未延伸至通道層106中。

請參考第2圖，透過與前述第1D圖相似的圖案化製程，凹蝕阻障層108以形成穿過部分的阻障層108的一對凹陷 116。在圖案化製程之後，凹陷116的底面停止於阻障層108中，並且阻障層108在凹陷116下方的部分具有第二尺寸D2，例如在約50埃至約200埃的範圍內。

在第2圖所示的實施例中，由於襯層118順應性地設置於這對源極/汲極電極120的底部與阻障層108之間，可增強阻障層108與通道層106之間的自發性極化及壓電極化效應。因此，襯層118有助於產生更多的二維電子氣(2DEG)於源極/汲極電極120的異質界面上，以降低源極/汲極電極120與通道層106之間的接觸電阻(R_contact)，進而降低半導體裝置200的導通電阻(R_contact)。

第3A-3E圖是根據本發明的一些實施例，說明形成第3E圖所示之半導體裝置300在各個不同製程階段的剖面示意圖，其中相同於前述第1A-1F圖的實施例的部件係使用相同的標號並省略其說明。第3A-3E圖所示之實施例與前述第1A-1F圖之實施例的差別在於，第3A-3E圖之實施例的半導體裝置300未包含如第1F圖所示的保護層112’。此外，襯層118取代第1F圖的保護層112’形成於摻雜的化合物半導體區塊110的側壁上。

請參考第3A圖，提供基底102。在基底102之上依序形成緩衝層104、通道層106、以及阻障層108。在一些實施例中，在基底102與緩衝層104之間可形成晶種層(未顯示)。接著，在阻障層108之上形成摻雜的化合物半導體區塊110。在一些實施例中，緩衝層104、通道層106、阻障層108、以及摻雜的化合物半導體區塊110的材料與形成方法相同或相似於第1A 圖所述之緩衝層104、通道層106、阻障層108、以及摻雜的化合物半導體區塊110的材料與形成方法。

接著，對阻障層108和通道層106執行圖案化製程。

請參考第3B圖，圖案化製程凹蝕阻障層108和通道層106，以形成穿過阻障層108且更延伸至通道層106中的一對凹陷116。在一些實施例中，凹陷116延伸至通道層106中至第一尺寸D1，例如在約100埃(Å)至約1000埃的範圍內。在一些實施例中，圖案化製程相同或相似於與前述第1D圖所述的圖案化製程。

在3A-3E圖的實施例中，在形成凹陷116之前，並未形成如第1B圖所示的保護層110於摻雜的化合物半導體區塊110的側壁和上表面上、以及阻障層108的上表面上。

請參考第3C圖，在這對凹陷116中、阻障層108的上表面上、以及化合物半導體區塊110的側壁和上表面上順應性地形成襯層118。襯層118順應性地形成於凹陷116的底面和側壁上，並且部分填充凹陷116。在一些實施例中，襯層118的厚度可在約0.5至約4奈米(nm)的範圍內，例如2奈米。形成於摻雜的化合物半導體區塊110的側壁上的襯層118可修復摻雜的化合物半導體區塊110之側壁上的晶格缺陷，以降低所形成之半導體裝置的閘極漏電流。再者，形成於阻障層108的上表面上的襯層118可用以防止阻障層108的表面氧化，以提升所形成之半導體裝置的效能。

在一些實施例中，襯層118的材料可包含或者是六方晶系(hexagonal crystal)的二元(binary)化合物半導體，例如，氮化鋁(AlN)、氧化鋅(ZnO)、氮化銦(InN)、前述之組合、或類似材料，並且可透過原子層沉積(ALD)或磊晶成長製程，例如金屬有機化學氣相沉積(MOCVD)，在基底102之上形成襯層118。值得注意的是，由於襯層118形成於化合物半導體區塊110的側壁和上表面上，為了避免影響半導體裝置的閘極漏電流，在此實施例中，襯層118的材料未包含導電性極佳的石墨烯(graphene)。

請參考第3D圖，在形成襯層118之後，在這對凹陷116的各自剩餘部分中形成一對源極/汲極電極120。源極/汲極電極120具有位於阻障層108之上表面上方的上部，以及位於凹陷116中的下部。在一些實施例中，源極/汲極電極120的材料與形成方法相同或相似於第1F圖所述之源極/汲極電極120的材料與形成方法。

接著，對襯層118執行圖案化製程。

請參考第3E圖，圖案化製程移除襯層118位於摻雜的化合物半導體區塊110之上表面上的部分，以暴露出一部分的摻雜的化合物半導體區塊110的上表面。在一些實施例中，襯層118亦可留在摻雜的化合物半導體區塊110之端部的上表面上，如第3E圖所示。在其他實施例中，可完全移除在摻雜的化合物半導體區塊110之上表面上的襯層118(未顯示)。在一些實施例中，圖案化製程相同或相似於與前述第1C圖所述的圖案化製程。

繼續參考第3E圖，在摻雜的化合物半導體區塊110之暴露出的部分之上形成閘極電極114，以接觸摻雜的化合物半導體區塊110。閘極電極114的材料與形成方法相同或相似於第1C圖所述之閘極電極114的材料與形成方法。

在形成源極/汲極電極120之後，形成了半導體裝置300。

在第3A-3E圖所示的實施例中，半導體裝置300包含順應性地設置於一對源極/汲極電極120之底部上的襯層118。襯層118順應性地設置於這對源極/汲極電極120的底部與通道層106之間、以及這對源極/汲極電極120的底部與阻障層108之間。襯層118更順應性地設置阻障層108的上表面上、以及摻雜的化合物半導體區塊110的側壁上。

在第3A-3E圖所示的實施例中，順應性地設置於源極/汲極電極120之底部上的襯層118不僅可作為二維電子回復(recovery)層，以降低源極/汲極電極120與通道層106之間的接觸電阻(R_contact)。此外，順應性地設置於摻雜的化合物半導體區塊110的側壁上的襯層118還可作為晶格修復層，以降低半導體裝置的閘極漏電流。因此，提升半導體裝置的效能。

此外，第3A-3E圖所示的實施例利用襯層118取代保護層112形成於化合物半導體區塊110的側壁上。因此，可減少一道沉積製程，這可提升半導體裝置的生產效率。

第4圖是根據本發明的另一些實施例之半導體裝置200的剖面示意圖，其中相同於前述第1A-1F圖的實施例的部件係使用相同的標號並省略其說明。第4圖所示之實施例與前述第3E圖之實施例的差別在於，第4圖的凹陷116穿過阻障層108的一部分，但未延伸至通道層106中。

請參考第4圖，透過與前述第1D圖相似的的圖案化製程，凹蝕阻障層108以形成穿過部分的阻障層108的一對凹陷116。在圖案化製程之後，凹陷116的底面停止於阻障層108中，並且阻障層108在凹陷116下方的部分具有第二尺寸D2，例如在約50埃至約200埃的範圍內。

在第4圖所示的實施例中，由於襯層118順應性地設置於這對源極/汲極電極120的底部與阻障層108之間，可增強阻障層108與通道層106之間的自發性極化及壓電極化效應。因此，襯層118有助於產生更多的二維電子氣(2DEG)於源極/汲極電極120下方的異質界面上，以降低源極/汲極電極120與通道層106之間的接觸電阻(R_contact)，進而降低半導體裝置400的導通電阻(R_contact)。

綜上所述，在本發明實施例中，半導體裝置包含設置於源極/汲極電極之底部上的襯層，其可回復或提升源極/汲極電極下方的二維電子氣(2DEG)。因此，降低半導體裝置的導通電阻(R_on)。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

300‧‧‧半導體裝置