JP2013191828A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】チャネル層14の上部に設けられた上部障壁層において、チャネル層14側の界面層を構成する層であって、チャネル層14よりもバンドギャップの大きい化合物半導体で構成された第1障壁層15を有する。上部障壁層の表面層に設けられた層であって、第1障壁層15よりもバンドギャップの大きい化合物半導体で構成された第2障壁層16を有する。さらに、第2障壁層16における少なくとも表面層に設けられ、キャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域16g、低抵抗領域16gを挟んだ位置において第2障壁層16に接続されたソース電極23sおよびドレイン電極23d、低抵抗領域16g上にゲート絶縁膜25を介して設けられたゲート電極27を備えている。
【選択図】図1
Description
1.第1実施形態(第1障壁層の表面層にキャリア供給領域を設けた例)
2.第2実施形態(第1障壁層の中央にキャリア供給領域を設けた例)
3.第3実施形態(キャリア供給領域と低抵抗領域とを接合させた例)
4.第4実施形態(低抵抗領域を囲む第2障壁層を低抵抗とした例)
5.第5実施形態(第2障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例)
6.第6実施形態(第2障壁層の全面をゲート絶縁膜で覆った例)
7.第7実施形態(低抵抗領域をゲート電極で覆った例)
8.第8実施形態(第2障壁層の表面層を低抵抗領域としてパターニングした例)
9.第9実施形態(第1障壁層上の第2障壁層を低抵抗領域としてパターニングした例)
10.第10実施形態(低抵抗領域とは逆導電型のソース領域およびドレイン領域を設けた例)
11.第11実施形態(低抵抗領域を覆うゲート電極をセルフアラインで設けた第1例)
12.第12実施形態(低抵抗領域を覆うゲート電極をセルフアラインで設けた第2例)
13.第13実施形態(低抵抗領域を覆うゲート電極をセルフアラインで設けた第3例)
14.第14実施形態(低抵抗領域を覆うゲート電極をセルフアラインで設けた第4例)
15.変形例−1
16.変形例−2
17.適用例(無線通信装置)
尚、各実施形態において共通の構成要素には同一の符号を付し、重複する説明は省略する。
(第1障壁層の表面層にキャリア供給領域を設けた例)
本第1実施形態においては、各図に基づいて、本技術を適用した第1実施形態の半導体装置の構成、第1実施形態の半導体装置の動作、第1実施形態の半導体装置の製造方法、および第1実施形態の半導体装置の作用効果の順に説明を行う。
図1は、本技術を適用した第1実施形態の半導体装置の要部構成を示す断面図である。また図2は第1実施形態の半導体装置のオフ動作時におけるエネルギーバンド構成図であり、図3は第1実施形態の半導体装置のオン動作時におけるエネルギーバンド構成図である。以下、これらの図に基づいて第1実施形態の半導体装置の詳細な構成を説明する。
基板11は、半絶縁性の化合物半導体材料で構成されている。このような基板11は、例えばIII−V族化合物半導体材料で構成され、例えば半絶縁性の単結晶GaAs基板や、InP基板が用いられる。
バッファ層12は、例えば基板11上にエピタキシャル成長させた化合物半導体層で構成され、基板11および下部障壁層13に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板11が単結晶GaAs基板からなる場合、このようなバッファ層12の一例として、不純物を添加しないu−GaAs(u−は不純物を添加していないことを表す;以下同様)のエピタキシャル成長層が用いられる。
下部障壁層13は、バッファ層12および上部のチャネル層14に対して良好に格子整合している。このような下部障壁層13の一例として、AlGaAs混晶のエピタキシャル成長層が用いられる。ここでは一例として、III族元素におけるアルミニウム(Al)の組成比が0.2である、Al0.2Ga0.8As混晶により下部障壁層13が構成されていることとする。
チャネル層14は、ソース電極23sとドレイン電極23dとの間の電流通路であって、下部障壁層13のキャリア供給領域13a、および後述する第1障壁層15のキャリア供給領域15aから供給されたキャリアが蓄積される層である。このようなチャネル層14は、下部障壁層13に対してヘテロ接合する化合物半導体で構成され、下部障壁層13に対して良好に格子整合している。またチャネル層14は、下部障壁層13とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層13の界面領域を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されていることとする。また言い換えれば、チャネル層14は、下部障壁層13とのヘテロ接合部における多数キャリア走行側のエネルギー帯が、下部障壁層13の界面領域を構成する化合物半導体材料における多数キャリア走行側のエネルギー帯よりも、少数キャリア走行側のエネルギー帯に近い化合物半導体を用いて構成されていることとする。尚、図2に示すように、チャネル層内真性フェルミ準位Ef14は、チャネル層14のコンダクションバンドの最低エネルギー(以下、コンダクションバンドエネルギーEcと記す)と、バレンスバンドの最高エネルギー(以下、バレンスバンドエネルギーEvと記す)との中間に位置している。
第1障壁層15は、チャネル層14の上部に設けた上部障壁層の一部を構成する層であって、チャネル層14に接する界面層を構成し、チャネル層14に対して良好に格子整合している。このような第1障壁層15は、チャネル層14との接合部において、チャネル層14を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位Ef14から遠い化合物半導体を用いて構成されている。つまり第1障壁層15は、チャネル層14との接合部において、チャネル層14を構成する化合物半導体材料よりも、多数キャリア走行側のエネルギー帯が、少数キャリア走行側のエネルギー帯から遠い化合物半導体を用いて構成されていることとする。キャリアが電子である場合、第1障壁層15は、チャネル層14を構成する化合物半導体材料よりも、コンダクションバンドエネルギーEcが高いIII−V族化合物半導体材料を用いて構成される。このような第1障壁層15は、チャネル層14との接合部におけるチャネル層14との間のコンダクションバンドエネルギーEcの差が大きいほど良い。
第2障壁層16は、チャネル層14の上部に設けた上部障壁層の一部を構成する層であって、上部障壁層の表面層を構成している。このような第2障壁層16は、第1障壁層15に対して良好に格子整合すると共に、第1障壁層15に対してヘテロ接合している。また特に、この第2障壁層16は、第1障壁層15との接合部においてのキャリア走行側と逆側のエネルギー帯が、第1障壁層15よりも第1障壁層内真性フェルミ準位から遠い化合物半導体を用いて構成される。つまり、第2障壁層16は、第1障壁層15との接合部における少数キャリア走行側のエネルギー帯が、第1障壁層15よりも多数キャリア走行側のエネルギー帯から遠い化合物半導体を用いて構成されていることとする。尚、図2に示すように、第1障壁層内真性フェルミ準位Ef15は、第1障壁層15のコンダクションバンドエネルギーEcと、バレンスバンドエネルギーEvとの中間に位置している。キャリアが電子である場合、第1障壁層15との接合部における第2障壁層16のバレンスバンドエネルギーEvが、チャネル層14との接合部における第1障壁層15のバレンスバンドエネルギーEvよりも低くなるような化合物半導体を用いて第2障壁層16が構成されている。このような第2障壁層16は、第1障壁層15との接合部における第1障壁層15との間のバレンスバンドエネルギーEvの差が大きいほど良い。
低抵抗領域16gは、第2障壁層16内であって、少なくともチャネル層14とは反対側の表面層に、キャリア供給領域15aに対して間隔を有して設けられている。この低抵抗領域16gは、キャリアとは逆導電型の不純物を含有し、周囲よりも低抵抗に保たれている。したがって、キャリアが電子の場合、低抵抗領域16gにはp型不純物が拡散されていることとなる。
絶縁膜21は、第2障壁層16の全面を覆う状態で設けられている。この絶縁膜21は、第2障壁層16を構成する化合物半導体に対して絶縁性を有し、かつ、イオンなどの不純物より下地(ここでは第2障壁層16)の表面を保護する機能を持つ材料が用いられ、例えば厚さが200nmの窒化シリコン(Si3N4)により構成されている。
ソース電極23sおよびドレイン電極23dは、低抵抗領域16gを挟む位置において、それぞれがソース開口21sおよびドレイン開口21dを介して第2障壁層16にオーミック接合されている。このようなソース電極23sおよびドレイン電極23dは、第2障壁層16側から順に、金−ゲルマニウム(AuGe)、ニッケル(Ni)、および金(Au)を順次積層して合金化したものにより構成されている。ソース電極23sおよびドレイン電極23dの各膜厚は、例えばそれぞれ1000nmである。
ゲート絶縁膜25は、絶縁膜21に形成されたゲート開口21gの底部に設けられ、ゲート開口21gを完全に塞ぐ状態で設けられていて良く、端縁が絶縁膜21上に積層されている。このようなゲート絶縁膜25は、酸化物または窒化物を用いて構成され、例えば厚さが10nmの酸化アルミニウム(Al2O3)により構成されている。
ゲート電極27は、ゲート絶縁膜25を介して低抵抗領域16gの上部に設けられている。ここでは、ゲート電極27は、ゲート開口21gを埋め込む状態で設けられ、ゲート開口21gの底部における全域において低抵抗領域16g上に設けられていることとする。このようなゲート電極27は、基板11側からニッケル(Ni)、および金(Au)を順次積層した構成となっている。
図2は、上記構成の半導体装置1-1のゲート電極27下方におけるエネルギーバンド構成図であり、ゲート電圧Vg=0V程度を印加したオフ動作時のものである。尚、このエネルギーバンド構成図は、下部障壁層13をAl0.2-Ga0.8As混晶により、チャネル層14をIn0.2Ga0.8As混晶により、第1障壁層15をAl0.2-Ga0.8As混晶により、第2障壁層16をGa0.5In0.5P混晶により構成した場合について表している。
次に、図1を用いて説明した上記構成の半導体装置1-1の動作を、先の図2と共に、図3のエネルギーバンド構成図、および図4の半導体装置1-1の断面図を用いて説明する。尚、図3はゲート電圧Vg=3V程度を印加したオン動作時のものであって、図2と同様に各層が構成されている場合について表している。
次に、上述した構成の半導体装置1-1の製造方法の一例を、図5および図6の断面工程図に基づいて説明する。
先ず図5Aに示すように、例えばGaAsよりなる基板11上に、例えば不純物を添加しないu−GaAs層をエピタキシャル成長させてバッファ層12を形成する。その後、バッファ層12上に、例えばAlGaAs(Al0.2Ga0.8As混晶)層をエピタキシャル成長させて下部障壁層13を形成する。この際、例えば不純物を添加しないu−AlGaAs層からなる高抵抗領域13b、シリコン(Si)を添加したn型AlGaAs層からなるキャリア供給領域13a、および不純物を添加しないu−AlGaAs層からなる高抵抗領域13b’を順次エピタキシャル成長させる。これにより、膜厚方向の中央にn型のキャリア供給領域13aを備えた下部障壁層13を得る。
次いで図5Bに示すように、第2障壁層16上に、例えばCVD(Chemical Vapor Deposition)法により、窒化シリコン(Si3N4)よりなる絶縁膜21を成膜する。その後、絶縁膜21をパターンエッチングすることにより、第2障壁層16の表面を露出させるゲート開口21gを絶縁膜21に形成する。この状態で、ゲート開口21gの底部に露出する第2障壁層16の表面層からのp型不純物の導入により、第2障壁層16内にp型の低抵抗領域16gを形成する。ここでは、キャリア供給領域15aに達することのない位置、すなわち第2障壁層16内の表面層のみに、p型不純物である亜鉛(Zn)を拡散させて低抵抗領域16gを形成する。亜鉛(Zn)の拡散は、例えば600℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口21gの底部にセルフアラインで低抵抗領域16gを形成する。
次に図6Aに示すように、低抵抗領域16gおよびゲート開口21gの内壁を覆う状態で、絶縁膜21上にゲート絶縁膜25を成膜する。ここでは例えば原子層蒸着法(Atomic Layer Deposition:ALD)法により、膜厚10nm程度の酸化アルミニウム(Al2O3)よりなるゲート絶縁膜25を高精度に成膜する。
次に図6Bに示すように、ゲート絶縁膜25および絶縁膜21をパターンエッチングすることにより、低抵抗領域16gを挟む位置において、第2障壁層16の高抵抗領域16bを露出させたソース開口21sおよびドレイン開口21dを形成する。
その後は図1に示したように、ソース開口21sおよびドレイン開口21dを介して第2障壁層16の高抵抗領域16bにオーミック接合されたソース電極23sおよびドレイン電極23dを形成する。この際、金−ゲルマニウム(AuGe)、ニッケル(Ni)、および金(Au)を順次蒸着してパターンニングし、さらに例えば400℃程度の加熱処理により金系合金形成をしてソース電極23s/ドレイン電極23dを形成し、半導体装置1-1を完成させる。
以上説明した半導体装置1-1は、不純物を含有しないかまたは低濃度のn型の高抵抗領域16b中にp型の低抵抗領域16gを設けた構成において、この上部にゲート絶縁膜25を介してゲート電極27を設けている。このため、ゲート電極27に対して、順方向電圧(ここでは正電圧)を印加した場合であっても、ゲート電極27とソース電極23s/ドレイン電極23dとの間にゲートリーク電流が流れることが防止される。これにより、ゲート絶縁膜25を設けていない従来構成の半導体装置(JPHEMT)と比較して、ゲート電極27に対してより高い正のゲート電圧Vgを印加することが可能になる。この結果、チャネル層14のオン抵抗Ronをより低く引き下げることができ、最大ドレイン電流Idmaxの向上を図ることができる。またこれにより、素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
(第1障壁層の中央にキャリア供給領域を設けた例)
図9は第2実施形態の半導体装置の要部構成を示す断面図であり、図10は第2実施形態の半導体装置の動作を説明するエネルギーバンド図である。以下、これらの各図に基づいて、本技術を適用した第2実施形態の半導体装置の構成、第2実施形態の半導体装置の動作、第2実施形態の半導体装置の作用効果の順に説明を行う。
図9に示すように、本第2実施形態の半導体装置1-2が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第1障壁層15に設けたキャリア供給領域15aを、膜厚方向の中央部としたところにあり、他の構成は同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
すなわち第1障壁層15は、第1実施形態の第1障壁層と同様のものであり、チャネル層14に対して良好に格子整合すると共に、チャネル層14を構成する化合物半導体材料よりもコンダクションバンドエネルギーEcが高いIII−V族化合物半導体材料で構成され、チャネル層14に対してヘテロ接合している。
以上のように、第1障壁層15の中央にキャリア供給領域15aを設けた構成であっても、この第1障壁層15上部の第2障壁層16は、第1実施形態と同様の構成が適用される。すなわち、第2障壁層16は、第1障壁層15に対して良好に格子整合すると共に、第1障壁層15に対してヘテロ接合している。また特に、この第2障壁層16は、第1障壁層15を構成する化合物半導体材料よりもバレンスバンドエネルギーEvが低いIII−V族化合物半導体材料で構成されているところが特徴的である。このような第2障壁層16は、第1障壁層15に対してバレンスバンドエネルギーEvの差が大きいほど良い。
また低抵抗領域16gは、第1実施形態と同様の構成が適用され、キャリア供給領域15aに対して間隔を有して設けられている。このため本第2実施形態において低抵抗領域16gは、第2障壁層16から第1障壁層15の高抵抗領域15b’にまでまたがる深さで配置されていても良く、第1障壁層15のキャリア供給領域15aにまで達していても良い。
図10は、上記構成の半導体装置1-2のエネルギーバンド構成図であり、ゲート電圧Vg=0V程度を印加したオフ動作時のものである。尚、このエネルギーバンド構成図は、下部障壁層13および第1障壁層15をAl0.2-Ga0.8As混晶によりそれぞれ構成し、第2上部障壁層をGa0.5In0.5P混晶によって構成し、チャネル層14をIn0.2Ga0.8As混晶により構成した場合について表している。
このような構成を有する半導体装置1-2は、第1実施形態の半導体装置と同様に動作する。
このような構成を有する半導体装置1-2の製造は、第1実施形態の半導体装置の製造手順において第1障壁層15を形成する際、高抵抗領域15b、キャリア供給領域15a、高抵抗領域15b’を順にエピタキシャル成長させる工程のみ異なる。また低抵抗領域16gの形成は、例えばGaInP混晶からなる第2障壁層16に対して、p型不純物である亜鉛(Zn)を拡散させることによって行われるが、さらにAlGaAs混晶からなる第1障壁層15のキャリア供給領域15aにまで達するようにp型不純物を拡散させても良い。
以上説明した半導体装置1-2は、第1実施形態の構成と同様に、チャネル層14上に、第1障壁層15を介して当該第1障壁層15よりもバレンスバンドエネルギーEvの低い第2障壁層16を設け、この表面層に設けたp型の低抵抗領域16gの上部にゲート絶縁膜25を介してゲート電極27を設けた構成である。このため、第1実施形態と同様の効果を得ることができる。
(キャリア供給領域と低抵抗領域とを接合させた例)
図11は第3実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第3実施形態の半導体装置の構成を説明する。
図11に示す本第3実施形態の半導体装置1-3が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第2障壁層16に設けられたp型の低抵抗領域16gが、第1障壁層15のキャリア供給領域15aに接して配置されているところにある。他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置1-3は、第1実施形態の半導体装置と同様に動作する。またこの半導体装置1-3の製造は、第1実施形態の半導体装置の製造手順において第2障壁層16を成膜する際、後に形成するp型の低抵抗領域16gの深さに合わせた膜厚で成膜すれば良い。またp型の低抵抗領域16gを形成する際には、第1障壁層15のキャリア供給領域15aに達するように、第2障壁層16にp型の不純物を導入する。
以上説明した半導体装置1-3は、第1実施形態の構成と同様に、チャネル層14上に、第1障壁層15を介して当該第1障壁層15よりもバレンスバンドエネルギーEvの低い第2障壁層16を設け、この表面層に設けたp型の低抵抗領域16gの上部にゲート絶縁膜25を介してゲート電極27を設けた構成である。このため、第1実施形態と同様の効果を得ることができる。
(低抵抗領域を囲む第2障壁層を低抵抗とした例)
図12は第4実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第4実施形態の半導体装置の構成を説明する。
図12に示す本第4実施形態の半導体装置1-4が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第2障壁層16においてp型の低抵抗領域16gを囲む部分を、高抵抗領域に換えて低抵抗領域16aとした構成したところにあり、他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置1-4は、第1実施形態の半導体装置と同様に動作する。またこの半導体装置1-4の製造は、第1実施形態の半導体装置の製造手順において第2障壁層16としてn型不純物を含有する低抵抗領域16aをエピタキシャル成長させ、この表面層にp型不純物を導入して低抵抗領域16gを形成すれば良い。
以上説明した半導体装置1-4は、第1実施形態の構成と同様に、チャネル層14上に、第1障壁層15を介して当該第1障壁層15よりもバレンスバンドエネルギーEvの低い第2障壁層16を設け、この表面層に設けたp型の低抵抗領域16gの上部にゲート絶縁膜25を介してゲート電極27を設けた構成である。このため、第1実施形態と同様の効果を得ることができる。
(第2障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例)
図13は第5実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第5実施形態の半導体装置の構成を説明する。
図13に示す本第5実施形態の半導体装置1-5が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第2障壁層16とソース電極23s/ドレイン電極23d間に、キャップ層31を設けたところにある。キャップ層31は、低抵抗領域16gとは逆導電型の不純物を含有する層として設けられている。他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置1-5は、第1実施形態の半導体装置と同様に動作する。またこの半導体装置1-5の製造は、第1実施形態の半導体装置の製造手順において、第2障壁層16の成膜に続けてキャップ層31となるn型GaAs層をエピタキシャル成長させる工程を行う。また、ボロンのイオン注入によって高抵抗化された非活性領域を素子分離として形成した後に、n型GaAs層をパターンエッチングしてキャップ層31を形成し、次に絶縁膜21の成膜と、これ以降の工程を行えば良い。
以上説明した構成の半導体装置1-5は、第1実施形態の構成と同様に、チャネル層14上に、第1障壁層15を介して当該第1障壁層15よりもバレンスバンドエネルギーEvの低い第2障壁層16を設け、この表面層に設けたp型の低抵抗領域16gの上部にゲート絶縁膜25を介してゲート電極27を設けた構成である。このため、第1実施形態と同様の効果を得ることができる。
(第2障壁層の全面をゲート絶縁膜で覆った例)
図14は第6実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第6実施形態の半導体装置の構成を説明する。
図14に示す本第6実施形態の半導体装置1-6が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第2障壁層16の表面全体をゲート絶縁膜25で覆い、下層の絶縁膜(21)を除去したところにあり、他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
このような構成を有する半導体装置1-6は、第1実施形態の半導体装置と同様に動作する。
次に、上述した構成の半導体装置1-7の製造方法の一例を、図15および図16の断面工程図に基づいて説明する。
先ず図15Aに示すように、第1実施形態において図5Aを用いて説明したと同様の手順で、基板11上に、バッファ層12、下部障壁層13、チャネル層14、第1障壁層15および第2障壁層16からなる上部障壁層をこの順にエピタキシャル成長させる。次いで、ここでの図示を省略した素子分離を行う。
次いで図15Bに示すように、キャップ層33上に絶縁膜35を成膜し、この絶縁膜35をパターンエッチングすることにより、キャップ層33の表面を露出するゲート開口35gを絶縁膜35に形成する。
次に図16Aに示すように、ゲート開口35gの底部に露出するキャップ層33の表面からのp型不純物の導入により、キャップ層33から第2障壁層16の高抵抗領域16bの表面層に達する低抵抗領域16gを形成する。ここでは、第1障壁層15内のキャリア供給領域15aに達することのない位置、すなわち第2障壁層16内の表面層のみに、p型不純物である亜鉛(Zn)を拡散させて低抵抗領域16gを形成する。亜鉛(Zn)の拡散は、例えば600℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。
その後、図16Bに示すように、絶縁膜35とキャップ層33とをエッチング除去し、p型不純物を導入した低抵抗領域16gが形成された第2障壁層16を残す。
以上説明した構成の半導体装置1-6は、第1実施形態の構成と同様に、チャネル層14上に、第1障壁層15を介して当該第1障壁層15よりもバレンスバンドエネルギーEvの低い第2障壁層16を設け、この表面層に設けたp型の低抵抗領域16gの上部にゲート絶縁膜25を介してゲート電極27を設けた構成である。このため、第1実施形態と同様の効果を得ることができる。
(低抵抗領域をゲート電極で覆った例)
図19は第7実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第7実施形態の半導体装置の構成を説明する。
図19に示す本第7実施形態の半導体装置1-7が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第2障壁層16の表面全体をゲート絶縁膜25で覆い、下層の絶縁膜(21)を除去したところ、およびゲート電極27のゲート長Lgにある。他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
このような構成を有する半導体装置1-7は、第1実施形態の半導体装置と同様に動作する。
次に、上述した構成の半導体装置1-7の製造方法は、第6実施形態において図15および図16の断面工程図を用いて説明した手順と同様に行われ、ゲート電極27の形状(ゲート長Lg)のみが異なる。
以上説明した構成の半導体装置1-7は、第1実施形態の構成と同様に、チャネル層14上に、第1障壁層15を介して当該第1障壁層15よりもバレンスバンドエネルギーEvの低い第2障壁層16を設け、この表面層に設けたp型の低抵抗領域16gの上部にゲート絶縁膜25を介してゲート電極27を設けた構成である。このため、第1実施形態と同様の効果を得ることができる。
(第2障壁層の表面層を低抵抗領域としてパターニングした例)
図20は第8実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第8実施形態の半導体装置の構成を説明する。
図20に示す本第8実施形態の半導体装置1-8が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第2障壁層16の表面層がp型の低抵抗領域16gとしてパターニングされているところにある。また、パターニングされた低抵抗領域16gを表面層に設けた第2障壁層16上の表面全面をゲート絶縁膜25で覆い、下層の絶縁膜(21)を除去したところにあり、他の構成は同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
第1障壁層15および第2障壁層16は、第1実施形態と同様に構成されたものであり、第2障壁層16における表面層が低抵抗領域16gとしてパターニングされているところが異なる。第2障壁層16において、パターニングされた低抵抗領域16g以外の部分は、不純物を含有しないかまたはn型の不純物を含有する高抵抗領域16bとして構成されていることとする。尚、第2障壁層16における低抵抗領域16g以外の部分は、全領域がn型の低抵抗領域として構成されていて、第1障壁層15におけるn型のキャリア供給領域15aと連続していても良い。
低抵抗領域16gは、第2障壁層16の表面層をパターニングした部分であり、パターニングされた全ての領域がp型不純物を含有するp型の低抵抗領域16gとして構成されている。
このような構成を有する半導体装置1-8は、第1実施形態の半導体装置と同様に動作する。
次に、上述した構成の半導体装置1-8の製造方法の一例を、図21の断面工程図に基づいて説明する。
先ず図21Aに示すように、基板11上に、バッファ層12、下部障壁層13、チャネル層14、および第1障壁層15をこの順にエピタキシャル成長させ、さらに不純物を添加しないu−GaInP(Ga0.5In0.5P混晶)層からなる高抵抗の第2障壁層16を形成する。ここまでの工程は、第1実施形態において図5Aを用いて説明したと同様の手順で行う。
次に図21Bに示すように、第2障壁層16上においてp型の低抵抗領域となる予定領域上に、リソグラフィー法を適用してレジストパターン39を形成する。次いで、このレジストパターン39をマスクした異方性エッチングにより、第2障壁層16の低抵抗領域16gをパターニングする。パターニング終了後にはレジストパターン39を除去する。
以上説明した構成の半導体装置1-8であっても、第1実施形態の構成と同様に、チャネル層14上に、第1障壁層15を介して当該第1障壁層15よりもバレンスバンドエネルギーEvの低い第2障壁層16を設け、この表面層に設けたp型の低抵抗領域16gの上部にゲート絶縁膜25を介してゲート電極27を設けた構成である。このため、第1実施形態と同様の効果を得ることができる。
(第1障壁層上の第2障壁層を低抵抗領域としてパターニングした例)
図22は第9実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第9実施形態の半導体装置の構成を説明する。
図22に示す本第9実施形態の半導体装置1-9が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第1障壁層15上に、低抵抗領域16gとしてパターニングされた第2障壁層16が設けられているところにある。また、第1障壁層15の膜厚方向の中央部にキャリア供給領域15aを設けているところ、さらに低抵抗領域16gとなる第2障壁層16が形成された第1障壁層15上の全面をゲート絶縁膜25で覆い、下層の絶縁膜(21)を除去したところにあり、他の構成は同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
すなわち第1障壁層15は、第1実施形態の第1障壁層と同様のものであり、チャネル層14に対して良好に格子整合すると共に、チャネル層14を構成する化合物半導体材料よりもコンダクションバンドEcが高いIII−V族化合物半導体材料で構成され、チャネル層14に対してヘテロ接合している。このような第1障壁層15は、チャネル層14に対してバンドギャップの差(コンダクションバンドEcの差)が大きいほど良い。
第2障壁層16は、第1障壁層15を介してチャネル層14の上部にパターン形成された層であり、全ての領域がp型不純物を含有する低抵抗領域16gとして構成されている。
このような構成を有する半導体装置1-9は、第1実施形態の半導体装置と同様に動作する。
次に、上述した構成の半導体装置1-9の製造方法は、基板11上に、バッファ層12、下部障壁層13、チャネル層14、および3層構造の第1障壁層15をこの順にエピタキシャル成長させる。その後、p型不純物として添加したGaInP(Ga0.5In0.5P混晶)層を、第2障壁層16の低抵抗領域16gとしてエピタキシャル成長させて第2障壁層16を形成する。次いで、ボロンのイオン注入を行って高抵抗化された非活性領域を形成し、ここでの図示を省略した素子分離とする。
以上説明した構成の半導体装置1-9であってもチャネル層14上に、第1障壁層15を介して当該第1障壁層15よりもバレンスバンドエネルギーEvの低い第2障壁層16を設け、これをp型の低抵抗領域16gとしてこの上部にゲート絶縁膜25を介してゲート電極27を設けた構成である。このため、第1実施形態と同様の効果を得ることができる。
(低抵抗領域とは逆導電型のソース領域およびドレイン領域を設けた例)
図23は第10実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第10実施形態の半導体装置の構成を説明する。
図23に示す本第10実施形態の半導体装置1-10が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第2障壁層16にn型のソース領域16s/ドレイン領域16dが設けられているところにある。また第2障壁層16の表面全体をゲート絶縁膜25で覆い、下層の絶縁膜(21)を除去したところにあり、他の構成は同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
このような構成を有する半導体装置1-10は、第1実施形態の半導体装置と同様に動作する。
次に、上述した構成の半導体装置1-10の製造方法の一例を、図24の断面工程図に基づいて説明する。
先ず図24Aに示すように、基板11上に、バッファ層12、下部障壁層13、チャネル層14、および第1障壁層15をこの順にエピタキシャル成長させ、さらに不純物を添加しないu−GaInP(Ga0.5In0.5P混晶)層からなる高抵抗の第2障壁層16を形成する。ここまでの工程は、第1実施形態において図5Aを用いて説明したと同様の手順で行う。
次に図24Bに示すように、第2障壁層16上においてp型の低抵抗領域16gを残す領域上に、リソグラフィー法を適用してレジストパターン41を形成する。次いで、このレジストパターン41をマスクした不純物拡散により、第2障壁層16にn型の不純物を導入する。これにより、p型の低抵抗領域16gの両脇に、n型のキャリア供給領域15aに達する深さで、n型のソース領域16s/ドレイン領域16dを形成する。この不純物拡散は例えばイオン注入によって行う。不純物拡散後には、レジストパターン41を除去する。
以上説明した構成の半導体装置1-10であっても、第1実施形態の半導体装置と同様に、チャネル層14上に、第1障壁層15を介して当該第1障壁層15よりもバレンスバンドエネルギーEvの低い第2障壁層16を設け、この表面層をp型の低抵抗領域16gとしてこの上部にゲート絶縁膜25を介してゲート電極27を設けた構成である。このため、第1実施形態と同様の効果を得ることができる。
(低抵抗領域を覆うゲート電極をセルフアラインで設けた第1例)
図25には、第11実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第11実施形態の半導体装置の構成を説明する。
図25に示す本第11実施形態の半導体装置1-11が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、ゲート電極27が低抵抗領域16gを覆っているところ、およびこのゲート電極27が低抵抗領域16gに対してセルフアラインで形成されているところにある。他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
このような構成を有する半導体装置1-11は、第1実施形態の半導体装置と同様に動作する。
次に、上述した構成の半導体装置1-11の製造方法の一例を、図26〜図28の断面工程図に基づいて説明する。
先ず、図26Aに示すように、基板11上に、バッファ層12、3層構造の下部障壁層13、チャネル層14、2層構造の第1障壁層15、および第2障壁層16(高抵抗領域16b)をこの順に成膜する。この際、各層の成膜は、各実施形態で説明したと同様の手順で成膜すれば良く、さらに各層の成膜後には素子分離を形成する。
次に、図26Bに示すように、第2障壁層16上にゲート開口21gを設けた絶縁膜21を形成し、さらにゲート開口21gからの不純物の拡散によって低抵抗領域16gを形成する。この工程は、第1実施形態において図5Bを用いて説明したと同様の手順で行えば良い。
その後、図27Aに示す工程が、本第11実施形態の製造方法として特徴的な工程となる。
次に図27Bに示すように、ゲート開口21gから露出する第2障壁層16、および拡幅されたゲート開口21gの内壁を覆う状態で、絶縁膜21上にゲート絶縁膜25を成膜する。ここでは例えば原子層蒸着法(Atomic Layer Deposition:ALD)法により、膜厚10nm程度の酸化アルミニウム(Al2O3)よりなるゲート絶縁膜25を高精度に成膜する。尚、この状態において、ゲート絶縁膜25で内壁が覆われたゲート開口21gの開口幅が、次に形成するゲート電極の実効的なゲート長Lgとなる。このゲート長Lgは、低抵抗領域16gの幅よりも大きく、低抵抗領域16gの全周に均一な間隔Ldを介して、ゲート絶縁膜25で覆われたゲート開口21gの側壁が位置する構成となる。
次いで図28Aに示すように、ゲート絶縁膜25を介してゲート開口21gの底部を完全に覆う状態で、ゲート電極27を形成する。この際、ゲート絶縁膜25上に、ニッケル(Ni)、および金(Au)を順次マスク蒸着してゲート電極27をパターン形成する。これにより、低抵抗領域16gの上部を完全に覆う形状のゲート電極27を得る。
以上の後には図28Bに示すように、ゲート絶縁膜25および絶縁膜21をパターンエッチングすることにより、低抵抗領域16gを挟む位置において、第2障壁層16の高抵抗領域16bを露出させたソース開口21sおよびドレイン開口21dを形成する。
その後は図25に示したように、ソース開口21sおよびドレイン開口21dを介して第2障壁層16の高抵抗領域16bにオーミック接合されたソース電極23sおよびドレイン電極23dを形成する。この際、金−ゲルマニウム(AuGe)、ニッケル(Ni)、および金(Au)を順次蒸着してパターンニングし、さらに例えば400℃程度の加熱処理により金系合金形成をしてソース電極23s/ドレイン電極23dを形成し、半導体装置1-11を完成させる。
以上説明した半導体装置1-11は、ゲート電極27が低抵抗領域16gの上部を完全に覆う形状を有している。このため、ゲート電極27にゲート電圧(正電圧)を印加する際に、p型の低抵抗領域16gを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層14内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ronを小さくする事ができ、さらに最大ドレイン電流Idmaxを高くする効果を期待できる。
(低抵抗領域を覆うゲート電極をセルフアラインで設けた第2例)
図29には、第12実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第12実施形態の半導体装置の構成を説明する。
図29に示す本第12実施形態の半導体装置1-12が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、先の第11実施形態(図25参照)での相違点に加えて、第2障壁層16がエッチングストップ層16eを備えているところにある。よってここでは、第11実施形態との相違点を中心に第12実施形態の構成を説明する。
このような構成を有する半導体装置1-12は、第1実施形態の半導体装置と同様に動作する。
次に、上述した構成の半導体装置1-12の製造方法の一例を、図30〜図33の断面工程図に基づいて説明する。
先ず図30Aに示すように、基板11上に、バッファ層12、3層構造の下部障壁層13、チャネル層14、2層構造の第1障壁層15、第2障壁層16の高抵抗領域16b、第2障壁層16のエッチングストップ層16e、および第2障壁層16の高抵抗領域16bを、この順に成膜する。各層の成膜は、エッチングストップ層16eも含めて、各実施形態で説明したと同様に下層側から順次エピタキシャル成長させれば良く、各層の成膜後には素子分離を形成する。尚、エッチングストップ層16eを形成する位置により、以降に形成するゲート電極とチャネル層14との距離を任意に設定することが可能である。
その後図30Bに示すように、第2障壁層16上に、ゲート開口21gを設けた絶縁膜21を形成する。この際、第11実施形態と同様に、例えばCVD(Chemical Vapor Deposition)法により、窒化シリコン(Si3N4)よりなる絶縁膜21を成膜し、その後、絶縁膜21をパターンエッチングすることにより、第2障壁層16の表面を露出させるゲート開口21gを絶縁膜21に形成する。
次に図31Aに示すように、絶縁膜21の等方的なエッチングを行うことにより、絶縁膜21を横方向に後退させてゲート開口21gを拡幅する。等方的なエッチングとしては、例えばフッ酸(HF)系の薬液またはリン酸系の薬液を用いたウェットエッチング、またはドライエッチングであればプラズマエッチングを行う。
以上の後、図31Bに示すように、ウェットエッチング法によって、エッチングストップ層16eの上部の高抵抗領域16bを除去し、さらにエッチングストップ層16eを除去する。ここでは、エッチングストップ層16eのエッチングを高精度に制御できるように、先ず、GaAsで構成されたエッチングストップ層16eに対するエッチング速度が遅い薬液を用いて高抵抗領域16bのウェットエッチングを行う。このような薬液としては、例えば塩酸系またはリン酸系の薬液を用いる。その後GaAsで構成されたエッチングストップ層16eの除去においては、クエン酸系の薬液を用いたウェットエッチングを行う。
次の図32A以降の工程は、第11実施形態において図27B以降の図を用いて説明した工程と同様の工程を行えば良い。
次いで図32Bに示すように、ゲート絶縁膜25を介してゲート開口21gの底部を完全に覆う状態で、ゲート電極27を形成する。
以上の後には図33に示すように、ゲート絶縁膜25および絶縁膜21をパターンエッチングすることにより、低抵抗領域16gを挟む位置において、第2障壁層16の高抵抗領域16bを露出させたソース開口21sおよびドレイン開口21dを形成する。
その後は図29に示したように、ソース開口21sおよびドレイン開口21dを介して第2障壁層16の高抵抗領域16bにオーミック接合されたソース電極23sおよびドレイン電極23dを形成し、半導体装置1-12を完成させる。
以上説明した半導体装置1-12は、ゲート電極27が低抵抗領域16gの上部を完全に覆う形状を有している。このため第11実施形態と同様に、ゲート電極27にゲート電圧(正電圧)を印加する際に、p型の低抵抗領域16gを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層14内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ronを小さくする事ができ、さらに最大ドレイン電流Idmaxを高くする効果を期待できる。
(低抵抗領域を覆うゲート電極をセルフアラインで設けた第3例)
図34には、第13実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第13実施形態の半導体装置の構成を説明する。
図34に示す本第13実施形態の半導体装置1-13が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、先の第11実施形態(図25参照)での相違点に加えて、第2障壁層16とソース電極23s/ドレイン電極23d間にキャップ層31を設けたところにある。つまり、本第13実施形態は、第11実施形態と第5実施形態(図13参照)とを組み合わせた構成である。
このような構成を有する半導体装置1-13は、第1実施形態の半導体装置と同様に動作する。
次に、上述した構成の半導体装置1-13の製造方法の一例を、図35〜図38の断面工程図に基づいて説明する。
先ず図35Aに示すように、基板11上に、バッファ層12、3層構造の下部障壁層13、チャネル層14、2層構造の第1障壁層15、第2障壁層16(低抵抗領域16b)、さらにはキャップ層31となるn型GaAs層を、この順に成膜する。各層の成膜は、各実施形態で説明したと同様に下層側から順次エピタキシャル成長させれば良く、各層の成膜後には素子分離を形成する。その後、n型GaAs層をパターンエッチングしてキャップ層31を形成する。
次いで図35Bに示すように、キャップ層31を覆う状態で絶縁膜21を形成し、この絶縁膜21にゲート開口21gを形成する。この工程は、第1実施形態において図5Bを用いて説明したと同様の手順で行えば良い。すなわちここでは、キャップ層31を覆う状態で、第2障壁層16上に、例えばCVD(Chemical Vapor Deposition)法によって窒化シリコン(Si3N4)よりなる絶縁膜21を成膜する。その後、絶縁膜21をパターンエッチングすることにより、第2障壁層16の表面を露出させるゲート開口21gを絶縁膜21に形成する。ゲート開口21gは、キャップ層31を露出することのない位置に形成する。
次に図36Aに示すように、ゲート開口21gの底部に露出する第2障壁層16の表面層からのp型不純物の導入により、第2障壁層16内にp型の低抵抗領域16gを形成する。ここでは図示したように、キャリア供給領域15aに達することのない位置、すなわち第2障壁層16内の表面層のみに、p型不純物である亜鉛(Zn)を拡散させて低抵抗領域16gを形成する。亜鉛(Zn)の拡散は、例えば600℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口21gの底部にセルフアラインで低抵抗領域16gを形成する。
その後図36B以降の工程は、第11実施形態において図27A以降の図を用いて説明した工程と同様の工程を行えば良い。
次に図37Aに示すように、ゲート開口21gから露出する第2障壁層16、および拡幅されたゲート開口21gの内壁を覆う状態で、絶縁膜21上にゲート絶縁膜25を成膜する。
次いで図37Bに示すように、ゲート絶縁膜25を介してゲート開口21gの底部を完全に覆う状態で、ゲート電極27を形成する。
以上の後には図38に示すように、ゲート絶縁膜25および絶縁膜21をパターンエッチングすることにより、低抵抗領域16gを挟む位置において、キャップ層31を露出させたソース開口21sおよびドレイン開口21dを形成する。
その後は図34に示したように、ソース開口21sおよびドレイン開口21dを介してキャップ層31にオーミック接合されたソース電極23sおよびドレイン電極23dを形成し、半導体装置1-13を完成させる。
以上説明した半導体装置1-13は、ゲート電極27が低抵抗領域16gの上部を完全に覆う形状を有している。このため第11実施形態と同様に、ゲート電極27にゲート電圧(正電圧)を印加する際に、p型の低抵抗領域16gを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層14内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ronを小さくする事ができ、さらに最大ドレイン電流Idmaxを高くする効果を期待できる。
(低抵抗領域を覆うゲート電極をセルフアラインで設けた第4例)
図39には、第14実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第14実施形態の半導体装置の構成を説明する。
図39に示す本第14実施形態の半導体装置1-14が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、ゲート電極27が低抵抗領域16gを覆っているところ、およびこのゲート電極27が低抵抗領域16gに対してセルフアラインで形成されているところにある。他の構成は第1実施形態と同様である。よってここでは、第11実施形態との相違点を中心に第14実施形態の構成を説明する。
このような構成を有する半導体装置1-14は、第1実施形態の半導体装置と同様に動作する。
次に、上述した構成の半導体装置1-14の製造方法の一例を、図40〜図42の断面工程図に基づいて説明する。
先ず図40Aに示すように、基板11上に、バッファ層12、3層構造の下部障壁層13、チャネル層14、2層構造の第1障壁層15、および第2障壁層16(低抵抗領域16b)を、この順に成膜する。各層の成膜は、各実施形態で説明したと同様に下層側から順次エピタキシャル成長させれば良く、各層の成膜後には素子分離を形成する。
その後図40Bに示すように、第2障壁層16上に、ゲート開口21gを設けた絶縁膜21を形成する。この際、第11実施形態と同様に、例えばCVD(Chemical Vapor Deposition)法により、窒化シリコン(Si3N4)よりなる絶縁膜21を成膜し、その後、絶縁膜21をパターンエッチングすることにより、第2障壁層16の表面を露出させるゲート開口21gを絶縁膜21に形成する。
次いで図41Aに示すように、サイドウォール45で狭められたゲート開口21gの底部からのp型不純物の導入により、第2障壁層16内にp型の低抵抗領域16gを形成する。ここでは図示したように、キャリア供給領域15aに達することのない位置、すなわち第2障壁層16内の表面層のみに、p型不純物である亜鉛(Zn)を拡散させて低抵抗領域16gを形成する。亜鉛(Zn)の拡散は、例えば600℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口21gの底部にセルフアラインで低抵抗領域16gを形成する。
その後図41Bに示すように、窒化シリコン(Si3N4)で構成されたサイドウォール45を、窒化シリコン(Si3N4)で構成された絶縁膜21、およびGaInP混晶で構成された第2障壁層16に対して選択的にエッチングすることによって除去する。このようなエッチングは、例えばフッ酸(HF)系の薬液を用いたウェットエッチング、またはドライエッチングであればプラズマエッチングを行う。これにより、ゲート開口21gの開口幅を広げる。
その後図42A以降の工程は、第11実施形態において図27B以降の図を用いて説明した工程と同様の工程を行えば良い。
以上の後には図42Bに示すように、ゲート絶縁膜25および絶縁膜21をパターンエッチングすることにより、低抵抗領域16gを挟む位置において、第2障壁層16の高抵抗領域16bを露出させたソース開口21sおよびドレイン開口21dを形成する。
その後は図39に示したように、ソース開口21sおよびドレイン開口21dを介して第2障壁層16の高抵抗領域16bにオーミック接合されたソース電極23sおよびドレイン電極23dを形成し、半導体装置1-14を完成させる。
以上説明した半導体装置1-14は、ゲート電極27が低抵抗領域16gの上部を完全に覆う形状を有している。このため第11実施形態と同様に、ゲート電極27にゲート電圧(正電圧)を印加する際に、p型の低抵抗領域16gを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層14内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ronを小さくする事ができ、さらに最大ドレイン電流Idmaxを高くする効果を期待できる。
以上説明した第1実施形態〜第14実施形態においては、基板11の上部に形成される化合物半導体を用いた各層は、各層間において格子整合しているとした。しかしながら、本技術は、このような構成に限定されることはなく、基板11の上部に形成される化合物半導体を用いた各層は、シュードモルフィック技術により成長させた化合物半導体層や、メタモルフィック技術により成長させた格子定数の異なる化合物半導体層を用いても良い。例えば、GaAsからなる基板上に、GaAsとは格子定数が異なる化合物半導体からなる各層を成長させても良い。
基板11およびバッファ層12…GaAs
下部障壁層13…InAlAs(In0.52Al0.48As)
チャネル層14…InGaAs(In0.53Ga0.47As)
第1障壁層15…InAlAs(In0.52Al0.48As)
第2障壁層16…InAlPまたはInAlAsまたはAlGaAsSb
ただし、第2障壁層16としてInAlPまたはInAlAsを用いる場合、Alの組成比を高くすることで第1障壁層に対しての格子整合を図る。
また以上説明した第1実施形態〜第14実施形態においては、第1障壁層15と第2障壁層16とで、チャネル層14の上方の上部障壁層を構成するとした。しかしながら、上部障壁層は、これらの2層構造に限定されることはなく、第1障壁層15と第2障壁層16との間に、さらに異なる化合物半導体材料からなる追加の障壁層を設けても良い。このような場合であっても、第1障壁層15と第2障壁層16とを直接接合させた状態において、当該接合部においての第2障壁層16のキャリア走行側とは逆側のエネルギー帯が、当該接合部においての第1障壁層15のキャリア走行側とは逆側のエネルギー帯よりも第1障壁層内真性フェルミ準位から遠い関係が保たれれば良い。また追加の障壁層は、第1障壁層15と第2障壁層16に対して格子整合する半導体材料を用いて構成されれば良く、この追加の障壁層にキャリア供給領域を設けても良く、また第2障壁層16の表面層から低抵抗領域16gが延設されて設けられても良い。
(無線通信装置)
以上のような各実施形態で説明した半導体装置は、例えば、移動体通信システムなどにおける無線通信装置に用いられ、特にそのアンテナスイッチとして用いられる。このような無線通信装置としては、通信周波数がUHF(ultra high frequency)帯以上のもので効果が特に発揮される。
化合物半導体で構成されたチャネル層と、
化合物半導体で構成され前記チャネル層上に設けられた上部障壁層と、
前記上部障壁層において前記チャネル層側の界面層を構成する層であって、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層と、
前記上部障壁層の表面層に設けられた層であって、前記第1障壁層と接合させた状態において、当該接合部におけるバンドギャップを挟んで前記キャリア走行側と逆側のエネルギー帯が、当該第1障壁層よりも当該第1障壁層内真性フェルミ準位から遠い化合物半導体で構成された第2障壁層と、
前記第2障壁層における少なくとも表面層に設けられ、キャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域と、
前記低抵抗領域を挟んだ位置において前記第2障壁層に接続されたソース電極およびドレイン電極と、
前記低抵抗領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記低抵抗領域上に設けられたゲート電極とを備えた
半導体装置。
前記低抵抗領域は、前記第2障壁層の表面層から前記第1障壁層に達するまでの深さを有する
(1)記載の半導体装置。
前記上部障壁層との間に前記チャネル層を挟む位置に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された下部障壁層を有する
(1)または(2)記載の半導体装置。
前記上部障壁層とソース電極およびドレイン電極との間に、キャリアとなる不純物を含有する層が設けられている
(1)〜(3)の何れかに記載の半導体装置。
前記第2障壁層は、前記第1障壁層の上方において前記低抵抗領域としてパターン形成されている
(1)〜(4)の何れかに記載の半導体装置。
前記ゲート電極は、前記低抵抗領域の上部を完全に覆う形状を有する
(1)〜(5)の何れかに記載の半導体装置。
前記第1障壁層における伝導帯の最低エネルギーは、前記チャネル層における伝導帯の最低エネルギーよりも高く、
前記第2障壁層における価電子帯の最大エネルギーは、前記第1障壁層における価電子帯の最大エネルギーよりも低い
(1)〜(6)の何れかに記載の半導体装置。
前記チャネル層は、III−V族化合物半導体であるInGaAs混晶で構成され、
前記第1障壁層は、III−V族化合物半導体であるAlGaAs混晶で構成され、
前記第2障壁層は、III−V族化合物半導体であるGaInP混晶で構成された
(1)〜(7)の何れかに記載の半導体装置。
前記チャネル層は、III−V族化合物半導体であるInGaAs混晶で構成され、
前記第1障壁層または第2障壁層は、III−V族化合物半導体であるIn(AlGa)AsP混晶で構成された
(1)〜(8)の何れかに記載の半導体装置。
前記チャネル層は、GaAsで構成された基板上に設けられた
(1)〜(9)の何れかに記載の半導体装置。
前記チャネル層は、前記基板上にGaAsとは格子定数の異なる化合物半導体をメタモルフィック成長させてなる
(10)記載の半導体装置。
化合物半導体で構成されたチャネル層上に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層を形成することと、
前記第1障壁層の上方に、前記第1障壁層と接合させた状態において、当該接合部におけるバンドギャップを挟んでキャリア走行側と逆側のエネルギー帯が、当該第1障壁層よりも当該第1障壁層内真性フェルミ準位から遠い化合物半導体で構成されると共に、少なくとも表面層にキャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域を備えた第2障壁層を形成することと、
前記第1障壁層によって前記チャネル層側の界面層が構成されると共に、前記第2障壁層が表面層に設けられた上部障壁層に対して、前記低抵抗領域を挟む各位置で接続されたソース電極およびドレイン電極を形成することと、
前記低抵抗領域の上部にゲート絶縁膜を形成することと、
前記ゲート絶縁膜を介して前記低抵抗領域の上部にゲート電極を形成することとを行う
半導体装置の製造方法。
前記ゲート絶縁膜を形成する際には、原子層蒸着法によって当該ゲート絶縁膜を成膜する
(12)記載の半導体装置の製造方法。
前記第2障壁層を形成する際には、化合物半導体で構成された当該第2障壁層を成膜した後、当該第2障壁層に不純物を拡散させることによって前記低抵抗領域を形成する
(12)または(13)記載の半導体装置の製造方法。
前記不純物として亜鉛を拡散させる
(14)記載の半導体装置の製造方法。
前記低抵抗領域を形成する際には、前記第2障壁層上に開口を有する絶縁膜を形成し、当該絶縁膜の開口から当該第2障壁層に不純物を拡散させ、
前記ゲート絶縁膜を形成する前には、エッチングによって前記絶縁膜の開口を広げ、
前記ゲート絶縁膜を形成する際には、前記開口から露出する前記第2障壁層を覆う状態で、当該ゲート絶縁膜を形成し、
前記ゲート電極を形成する際には、前記ゲート絶縁膜を介して前記開口の底部を完全に覆う状態で当該ゲート電極を形成する
(14)または(15)記載の半導体装置の製造方法。
前記第2障壁層を成膜する際には、表面側に当該第2障壁層を構成する化合物半導体に対するエッチングストップ層を形成し、
前記低抵抗領域を形成する際には、前記エッチングストップ層を越える深さにまで当該低抵抗領域を形成し、
前記絶縁膜の開口を広げる際には、前記絶縁膜の等方的なエッチングを行い、
その後前記ゲート絶縁膜を形成する前に前記エッチングストップ層を除去する
(16)記載の半導体装置の製造方法。
前記低抵抗領域を形成する際には、前記第2障壁層上に開口を有する絶縁膜を形成し、当該開口の側壁にサイドウォールを設け、当該絶縁膜および当該サイドウォールをマスクにして当該第2障壁層に不純物を拡散させ、
前記ゲート絶縁膜を形成する前には、前記サイドウォールを除去し、
前記ゲート絶縁膜を形成する際には、前記開口から露出する前記第2障壁層を覆う状態で、当該ゲート絶縁膜を形成し、
前記ゲート電極を形成する際には、前記ゲート絶縁膜を介して前記開口の底部を完全に覆う状態で当該ゲート電極を形成する
(14)または(15)記載の半導体装置の製造方法。
前記第2障壁層を成膜する際には、表面側に当該第2障壁層を構成する化合物半導体に対するエッチングストップ層を形成し、
前記低抵抗領域を形成する際には、前記エッチングストップ層を越える深さにまで当該低抵抗領域を形成し、
前記サイドウォールを除去した後、前記ゲート絶縁膜を形成する前に、前記エッチングストップ層を除去する
(18)記載の半導体装置の製造方法。
前記第2障壁層の形成は、前記チャネル層上に前記上部障壁層をエピタキシャル成長によって形成する際、不純物を添加したエピタキシャル成長によって第2障壁層を形成し、当該第2障壁層を前記低抵抗領域として用いる
(12)または(13)記載の半導体装置の製造方法。
Claims (20)
- 化合物半導体で構成されたチャネル層と、
化合物半導体で構成され前記チャネル層上に設けられた上部障壁層と、
前記上部障壁層において前記チャネル層側の界面層を構成する層であって、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層と、
前記上部障壁層の表面層に設けられた層であって、前記第1障壁層と接合させた状態において、当該接合部にけるバンドギャップを挟んでキャリア走行側と逆側のエネルギー帯が、当該第1障壁層よりも当該第1障壁層内真性フェルミ準位から遠い化合物半導体で構成された第2障壁層と、
前記第2障壁層における少なくとも表面層に設けられ、キャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域と、
前記低抵抗領域を挟んだ位置において前記第2障壁層に接続されたソース電極およびドレイン電極と、
前記低抵抗領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記低抵抗領域上に設けられたゲート電極とを備えた
半導体装置。 - 前記低抵抗領域は、前記第2障壁層の表面層から前記第1障壁層に達するまでの深さを有する
請求項1記載の半導体装置。 - 前記上部障壁層との間に前記チャネル層を挟む位置に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された下部障壁層を有する
請求項1記載の半導体装置。 - 前記上部障壁層とソース電極およびドレイン電極との間に、キャリアとなる不純物を含有する層が設けられている
請求項1記載の半導体装置。 - 前記第2障壁層は、前記第1障壁層の上方において前記低抵抗領域としてパターン形成されている
請求項1記載の半導体装置。 - 前記ゲート電極は、前記低抵抗領域の上部を完全に覆う形状を有する
請求項1記載の半導体装置。 - 前記第1障壁層における伝導帯の最低エネルギーは、前記チャネル層における伝導帯の最低エネルギーよりも高く、
前記第2障壁層における価電子帯の最大エネルギーは、前記第1障壁層における価電子帯の最大エネルギーよりも低い
請求項1記載の半導体装置。 - 前記チャネル層は、III−V族化合物半導体であるInGaAs混晶で構成され、
前記第1障壁層は、III−V族化合物半導体であるAlGaAs混晶で構成され、
前記第2障壁層は、III−V族化合物半導体であるGaInP混晶で構成された
請求項1記載の半導体装置。 - 前記チャネル層は、III−V族化合物半導体であるInGaAs混晶で構成され、
前記第1障壁層または第2障壁層は、III−V族化合物半導体であるIn(AlGa)AsP混晶で構成された
請求項1記載の半導体装置。 - 前記チャネル層は、GaAsで構成された基板上に設けられた
請求項1記載の半導体装置。 - 前記チャネル層は、前記基板上にGaAsとは格子定数の異なる化合物半導体をメタモルフィック成長させてなる
請求項10記載の半導体装置。 - 化合物半導体で構成されたチャネル層上に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層を形成することと、
前記第1障壁層の上方に、前記第1障壁層と接合させた状態において、当該接合部におけるバンドギャップを挟んで前記キャリア走行側と逆側のエネルギー帯が、当該第1障壁層よりも当該第1障壁層内真性フェルミ準位から遠い化合物半導体で構成されると共に、少なくとも表面層にキャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域を備えた第2障壁層を形成することと、
前記第1障壁層によって前記チャネル層側の界面層が構成されると共に、前記第2障壁層が表面層に設けられた上部障壁層に対して、前記低抵抗領域を挟む各位置で接続されたソース電極およびドレイン電極を形成することと、
前記低抵抗領域の上部にゲート絶縁膜を形成することと、
前記ゲート絶縁膜を介して前記低抵抗領域の上部にゲート電極を形成することとを行う
半導体装置の製造方法。 - 前記ゲート絶縁膜を形成する際には、原子層蒸着法によって当該ゲート絶縁膜を成膜する
請求項12記載の半導体装置の製造方法。 - 前記第2障壁層を形成する際には、化合物半導体で構成された当該第2障壁層を成膜した後、当該第2障壁層に不純物を拡散させることによって前記低抵抗領域を形成する
請求項12記載の半導体装置の製造方法。 - 前記不純物として亜鉛を拡散させる
請求項14記載の半導体装置の製造方法。 - 前記低抵抗領域を形成する際には、前記第2障壁層上に開口を有する絶縁膜を形成し、当該絶縁膜の開口から当該第2障壁層に不純物を拡散させ、
前記ゲート絶縁膜を形成する前には、エッチングによって前記絶縁膜の開口を広げ、
前記ゲート絶縁膜を形成する際には、前記開口から露出する前記第2障壁層を覆う状態で、当該ゲート絶縁膜を形成し、
前記ゲート電極を形成する際には、前記ゲート絶縁膜を介して前記開口の底部を完全に覆う状態で当該ゲート電極を形成する
請求項14記載の半導体装置の製造方法。 - 前記第2障壁層を成膜する際には、表面側に当該第2障壁層を構成する化合物半導体に対するエッチングストップ層を形成し、
前記低抵抗領域を形成する際には、前記エッチングストップ層を越える深さにまで当該低抵抗領域を形成し、
前記絶縁膜の開口を広げる際には、前記絶縁膜の等方的なエッチングを行い、
その後前記ゲート絶縁膜を形成する前に前記エッチングストップ層を除去する
請求項16記載の半導体装置の製造方法。 - 前記低抵抗領域を形成する際には、前記第2障壁層上に開口を有する絶縁膜を形成し、当該開口の側壁にサイドウォールを設け、当該絶縁膜および当該サイドウォールをマスクにして当該第2障壁層に不純物を拡散させ、
前記ゲート絶縁膜を形成する前には、前記サイドウォールを除去し、
前記ゲート絶縁膜を形成する際には、前記開口から露出する前記第2障壁層を覆う状態で、当該ゲート絶縁膜を形成し、
前記ゲート電極を形成する際には、前記ゲート絶縁膜を介して前記開口の底部を完全に覆う状態で当該ゲート電極を形成する
請求項14記載の半導体装置の製造方法。 - 前記第2障壁層を成膜する際には、表面側に当該第2障壁層を構成する化合物半導体に対するエッチングストップ層を形成し、
前記低抵抗領域を形成する際には、前記エッチングストップ層を越える深さにまで当該低抵抗領域を形成し、
前記サイドウォールを除去した後、前記ゲート絶縁膜を形成する前に、前記エッチングストップ層を除去する
請求項18記載の半導体装置の製造方法。 - 前記第2障壁層の形成は、前記チャネル層上に前記上部障壁層をエピタキシャル成長によって形成する際、不純物を添加したエピタキシャル成長によって第2障壁層を形成し、当該第2障壁層を前記低抵抗領域として用いる
請求項12記載の半導体装置の製造方法。
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