JP2013191828A5 - - Google Patents

Claims (20)

1. 化合物半導体で構成されたチャネル層と、
   化合物半導体で構成され前記チャネル層上に設けられた上部障壁層と、
   前記上部障壁層において前記チャネル層側の界面層を構成する層であって、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層と、
   前記上部障壁層の表面層に設けられた層であって、前記第１障壁層と接合させた状態において、当該接合部にけるバンドギャップを挟んでキャリア走行側と逆側のエネルギー帯が、当該第１障壁層よりも当該第１障壁層内真性フェルミ準位から遠い化合物半導体で構成された第２障壁層と、
   前記第２障壁層における少なくとも表面層に設けられ、キャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域と、
   前記低抵抗領域を挟んだ位置において前記第２障壁層に接続されたソース電極およびドレイン電極と、
   前記低抵抗領域上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記低抵抗領域上に設けられたゲート電極とを備えた
   半導体装置。
2. 前記低抵抗領域は、前記第２障壁層の表面層から前記第１障壁層に達するまでの深さを有する
   請求項１記載の半導体装置。
3. 前記上部障壁層との間に前記チャネル層を挟む位置に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された下部障壁層を有する
   請求項１または２記載の半導体装置。
4. 前記上部障壁層とソース電極およびドレイン電極との間に、キャリアとなる不純物を含有する層が設けられている
   請求項１〜３の何れかに記載の半導体装置。
5. 前記第２障壁層は、前記第1障壁層の上方において前記低抵抗領域としてパターン形成されている
   請求項１〜４の何れかに記載の半導体装置。
6. 前記ゲート電極は、前記低抵抗領域の上部を完全に覆う形状を有する
   請求項１〜５の何れかに記載の半導体装置。
7. 前記第１障壁層における伝導帯の最低エネルギーは、前記チャネル層における伝導帯の最低エネルギーよりも高く、
   前記第２障壁層における価電子帯の最大エネルギーは、前記第1障壁層における価電子帯の最大エネルギーよりも低い
   請求項１〜６の何れかに記載の半導体装置。
8. 前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
   前記第１障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＡｌＧａＡｓ混晶で構成され、
   前記第２障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＧａＩｎＰ混晶で構成された
   請求項１〜７の何れかに記載の半導体装置。
9. 前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
   前記第１障壁層または第２障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成された
   請求項１〜８の何れかに記載の半導体装置。
10. 前記チャネル層は、ＧａＡｓで構成された基板上に設けられた
    請求項１〜９の何れかに記載の半導体装置。
11. 前記チャネル層は、前記基板上にＧａＡｓとは格子定数の異なる化合物半導体をメタモルフィック成長させてなる
    請求項１０記載の半導体装置。
12. 化合物半導体で構成されたチャネル層上に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層を形成することと、
    前記第1障壁層の上方に、前記第１障壁層と接合させた状態において、当該接合部におけるバンドギャップを挟んで前記キャリア走行側と逆側のエネルギー帯が、当該第１障壁層よりも当該第１障壁層内真性フェルミ準位から遠い化合物半導体で構成されると共に、少なくとも表面層にキャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域を備えた第２障壁層を形成することと、
    前記第1障壁層によって前記チャネル層側の界面層が構成されると共に、前記第２障壁層が表面層に設けられた上部障壁層に対して、前記低抵抗領域を挟む各位置で接続されたソース電極およびドレイン電極を形成することと、
    前記低抵抗領域の上部にゲート絶縁膜を形成することと、
    前記ゲート絶縁膜を介して前記低抵抗領域の上部にゲート電極を形成することとを行う
    半導体装置の製造方法。
13. 前記ゲート絶縁膜を形成する際には、原子層蒸着法によって当該ゲート絶縁膜を成膜する
    請求項１２記載の半導体装置の製造方法。
14. 前記第２障壁層を形成する際には、化合物半導体で構成された当該第２障壁層を成膜した後、当該第２障壁層に不純物を拡散させることによって前記低抵抗領域を形成する
    請求項１２または１３に記載の半導体装置の製造方法。
15. 前記不純物として亜鉛を拡散させる
    請求項１４記載の半導体装置の製造方法。
16. 前記低抵抗領域を形成する際には、前記第２障壁層上に開口を有する絶縁膜を形成し、当該絶縁膜の開口から当該第２障壁層に不純物を拡散させ、
    前記ゲート絶縁膜を形成する前には、エッチングによって前記絶縁膜の開口を広げ、
    前記ゲート絶縁膜を形成する際には、前記開口から露出する前記第２障壁層を覆う状態で、当該ゲート絶縁膜を形成し、
    前記ゲート電極を形成する際には、前記ゲート絶縁膜を介して前記開口の底部を完全に覆う状態で当該ゲート電極を形成する
    請求項１４または１５に記載の半導体装置の製造方法。
17. 前記第２障壁層を成膜する際には、表面側に当該第２障壁層を構成する化合物半導体に対するエッチングストップ層を形成し、
    前記低抵抗領域を形成する際には、前記エッチングストップ層を越える深さにまで当該低抵抗領域を形成し、
    前記絶縁膜の開口を広げる際には、前記絶縁膜の等方的なエッチングを行い、
    その後前記ゲート絶縁膜を形成する前に前記エッチングストップ層を除去する
    請求項１６記載の半導体装置の製造方法。
18. 前記低抵抗領域を形成する際には、前記第２障壁層上に開口を有する絶縁膜を形成し、当該開口の側壁にサイドウォールを設け、当該絶縁膜および当該サイドウォールをマスクにして当該第２障壁層に不純物を拡散させ、
    前記ゲート絶縁膜を形成する前には、前記サイドウォールを除去し、
    前記ゲート絶縁膜を形成する際には、前記開口から露出する前記第２障壁層を覆う状態で、当該ゲート絶縁膜を形成し、
    前記ゲート電極を形成する際には、前記ゲート絶縁膜を介して前記開口の底部を完全に覆う状態で当該ゲート電極を形成する
    請求項１４または１５に記載の半導体装置の製造方法。
19. 前記第２障壁層を成膜する際には、表面側に当該第２障壁層を構成する化合物半導体に対するエッチングストップ層を形成し、
    前記低抵抗領域を形成する際には、前記エッチングストップ層を越える深さにまで当該低抵抗領域を形成し、
    前記サイドウォールを除去した後、前記ゲート絶縁膜を形成する前に、前記エッチングストップ層を除去する
    請求項１８記載の半導体装置の製造方法。
20. 前記第２障壁層の形成は、前記チャネル層上に前記上部障壁層をエピタキシャル成長によって形成する際、不純物を添加したエピタキシャル成長によって第２障壁層を形成し、当該第２障壁層を前記低抵抗領域として用いる
    請求項１２または１３に記載の半導体装置の製造方法。