JP2013514632A5 - - Google Patents

Claims (18)

1. 高ドープ基板層上に成長されるエピタキシャル層であって、前記高ドープ基板層及び前記エピタキシャル層の双方は第１の伝導度型であるエピタキシャル層と；
   前記エピタキシャル層内の第２の伝導度型のソース領域と；
   前記エピタキシャル層内の前記第２の伝導度型のドレイン領域と；
   前記ドレイン領域に対するドレイン接点であって、逆バイアス接合及びＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）チャンネルにより前記エピタキシャル及び基板層が前記ドレイン接点から隔離されているドレイン接点と；
   導電性のトレンチ状のフィードスルー要素であって、前記フィードスルー要素は、前記エピタキシャル層を通過し、前記基板層及び前記ソース領域と接触し、前記フィードスルー要素は、前記ドレイン接点と前記基板層とを電気的に接続するように動作可能であるフィードスルー要素と；
   前記フィードスルー要素に物理的に接触しているゲートシールドと
   を具備した半導体素子。
2. 前記ゲートシールドは前記ソース領域にも接触している請求項１に記載の半導体素子。
3. 前記ゲートシールドはポリシリコンを含んでいる請求項１に記載の半導体素子。
4. 前記フィードスルー要素はタングステンを含んでいる請求項１乃至３の何れかに記載の半導体素子。
5. 前記フィードスルー要素はバリア層を形成するコンフォーマルコーティングを含んでいる請求項１乃至４の何れかに記載の半導体素子。
6. 前記コンフォーマルコーティングは窒化チタンを含んでいる請求項５に記載の半導体素子。
7. 前記素子はフリップチップを含んでいる請求項１乃至６の何れか１項に記載の半導体素子。
8. 前記素子は横方向拡散金属酸化物半導体（ＬＤＭＯＳ）素子を含んでいる請求項１乃至７の何れか１項に記載の半導体素子。
9. 高ドープ基板層上に成長されるエピタキシャル層であって、前記高ドープ基板層及び前記エピタキシャル層の双方は第１の伝導度型であるエピタキシャル層と；
   前記エピタキシャル層内の第２の伝導度型のソース領域と；
   前記ソース領域と隣りあい且つ物理的に接触しているゲートシールドと；
   前記エピタキシャル層内の前記第２の伝導度型のドレイン領域と；
   金属層に連結されたドレイン接点であって、逆バイアス接合及びＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）チャンネルにより前記エピタキシャル及び基板層が前記ドレイン接点から隔離されているドレイン接点と；
   導電性のトレンチ状のフィードスルー要素であって、前記フィードスルー要素は、前記エピタキシャル層を通過し、前記基板層と接触し、少なくとも１つの介在層によって前記フィードスルー要素が前記金属層から隔離され、前記ドレイン接点及び前記フィードスルー要素が前記エピタキシャル層によって分離されているフィードスルー要素と；
   ゲート構造であって、前記基板層、前記ドレイン接点、前記エピタキシャル層及び前記フィードスルー要素は、前記ゲート構造に電位が付加される電気的経路を含んでいるゲート構造と
   を具備した半導体素子。
10. 前記ゲートシールドは前記フィードスルー要素とも物理的に接触している請求項９に記載の半導体素子。
11. 前記ゲートシールドはポリシリコンを含み、前記フィードスルー要素はタングステンを含んでいる請求項９又は１０に記載の半導体素子。
12. 前記フィードスルー要素はバリア層を形成するコンフォーマルコーティングを含んでいる請求項９乃至１１の何れか１項に記載の半導体素子。
13. 前記素子はフリップチップを含んでいる請求項９乃至１２の何れか１項に記載の半導体素子。
14. 前記素子は横方向拡散金属酸化物半導体（ＬＤＭＯＳ）素子を含んでいる請求項９乃至１３の何れか１項に記載の半導体素子。
15. 半導体素子の作製方法であって、
    高ドープ基板層上に成長されたピタキシャル層内においてソース領域及びドレイン領域を形成することであって、前記ソース領域及びドレイン領域の双方は第２の伝導度型であり、前記高ドープ基板層及びピタキシャル層の双方は第１の伝導度型であることと；
    ドレイン接点を形成することであって、逆バイアス接合及びＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）チャンネルにより前記エピタキシャル及び基板層が前記ドレイン接点から隔離されることと；
    導電性のトレンチ状のフィードスルー要素を形成することであって、前記フィードスルー要素は、前記エピタキシャル層を通過し、前記基板層及び前記ソース領域と接触し、前記ドレイン接点と前記基板層とを電気的に接続するように動作可能であることと
    を含んだ方法。
16. ゲートシールドを形成することをさらに含み、前記ゲートシールドは前記フィードスルー要素と接触し且つ前記ソース領域と接続する請求項１５に記載の方法。
17. 前記フィードスルー要素を形成することは、
    前記介在層内においてトレンチを前記基板層内に延びるように形成することと、
    前記トレンチをバリア層でコーティングすることと、
    前記トレンチを導電性材料で充填することと、
    をさらに含んでいる請求項１５又は１６に記載の方法。
18. 前記素子は、フリップチップ及び横方向拡散金属酸化物半導体（ＬＤＭＯＳ）素子からなる群から選択される請求項１５乃至１７の何れか１項に記載の方法。