CN113192825A - 分裂栅沟槽功率器件的制造方法 - Google Patents

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Abstract

本发明提供了一种分裂栅沟槽功率器件的制造方法，包括提供衬底，所述衬底中形成有第一沟槽，所述第一沟槽内形成有分裂栅和介质层，所述介质层覆盖所述衬底、环绕所述分裂栅并填满所述第一沟槽；执行第一干法刻蚀工艺以去除部分所述介质层；以及，执行第二干法刻蚀工艺，继续去除部分所述介质层以形成第二沟槽，所述第二沟槽的侧壁与底壁的夹角为钝角。第二干法刻蚀工艺采用低电容耦合功率，以在第二干法刻蚀工艺中减轻垂直方向上所述介质层的刻蚀量，并且在第二干法刻蚀工艺引入刻蚀气体CO，增加所述第二干法刻蚀工艺过程中的聚合物，以增大所述介质层侧壁的角度；在所述有梯度的介质层侧壁的第二沟槽中形成栅极，可以避免栅极中间出现空洞。

Description

分裂栅沟槽功率器件的制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种分裂栅沟槽功率器件的制造方法。
背景技术
功率器件(Power Device)，又称电力电子器件，是用于进行功率处理，具有处理高电压，大电流能力的半导体器件。功率器件几乎用于所有的电子制造业，包括计算机领域、网络通信设备、消费电子领域、工业控制设备等。如今，沟槽功率器件(Trench MOSFET)的结构已经适用于大多数功率MOSFET的应用中。依据RESURF(Reduced SURface Field，降低表面电场)的工作原理，又出现分裂栅型沟槽(Split-Gate Trench)MOSFET器件结构，可以在等比例缩小的30V左右的低压下超过硅材料的一维限制。因此，分裂栅型沟槽MOS器件在低、中压(2CT200V)范围内，拥有较低的正向导通电阻，占有明显的优势。
在Split Gate Trench MOSFET的制作过程中，需要在深硅槽内形成2层多晶硅的栅极结构，其主要的工艺步骤为：(1)通过蚀刻技术形成深硅沟槽；(2)在深沟槽内沉积第一层多晶硅；(3)通过化学机械研磨(CMP)与干法蚀刻(ETCH)工艺去除表面的多晶硅和硅槽内的一部分多晶硅；(4)通过高密度等离子体化学气相沉积(HDP CVD)工艺在沟槽中填充氧化硅；(5)通过化学机械研磨(CMP)将氧化硅磨到硅槽表面；(6)通过光刻工艺定义出需要刻蚀的电极提取区的区域，通过蚀刻工艺蚀刻掉硅槽中沉积的氧化硅，形成凹槽(电极提取区)用于后续填充第二层多晶硅栅极；(7)沉积第二层多晶硅。
形成电极提取区的刻蚀工艺步骤又称PC-ET(Pick-Cover Etch，即选择性覆盖区刻蚀)，业界传统方法是使用湿法刻蚀工艺，即用HF和NH4F组成的HF缓冲溶液BOE(BufferedOxide Etch)对填充的氧化硅进行刻蚀。但传统的湿法刻蚀会形成接近90°的、比较垂直的侧壁。
由于炉管制程生长多晶硅电极材料的局限性，在侧壁接近90°垂直的空间内，沉积的多晶硅中心容易形成多晶硅空洞(Poly Void)，在后续多晶硅化学机械研磨(Poly-CMP)工艺后，多晶硅空洞(Poly Void)暴露在空气中被氧化，形成氧化硅，在后续通孔刻蚀(CTOX-ET)过程中，由于对Si/Poly选择比高，会沿着多晶硅(poly)中心被氧化的部分向下蚀刻形成空隙，在后续接触孔(CT)钨(W)填充后形成异常的形貌，影响器件性能。
发明内容
本发明的目的在于提供一种分裂栅沟槽功率器件的制造方法，以解决多晶硅电极中心空洞的问题。
为解决上述技术问题，本发明提供一种分裂栅沟槽功率器件的制造方法，包括：
提供衬底，所述衬底中形成有第一沟槽，所述第一沟槽内形成有分裂栅和介质层，所述介质层覆盖所述衬底、环绕所述分裂栅并填满所述第一沟槽；
执行第一干法刻蚀工艺以去除部分所述介质层；以及，
执行第二干法刻蚀工艺，继续去除部分所述介质层以形成第二沟槽，所述第二沟槽的侧壁与底壁的夹角为钝角。
可选的，所述第二干法刻蚀工艺的电容耦合功率低于所述第一干法刻蚀工艺的电容耦合功率，以在第二干法刻蚀工艺中减轻垂直方向上所述介质层的刻蚀量。
可选的，所述第二干法刻蚀工艺包括至少两个电容耦合同时工作，其中一个电容耦合的功率为700W-900W，另一个电容耦合的功率为300W-500W。
可选的，所述第一干法刻蚀工艺包括至少两个电容耦合同时工作，其中一个电容耦合功率为1900W-2100W，另一个电容耦合的功率为1300W-1500W。
可选的，所述第二干法刻蚀工艺的刻蚀气体为C4F8、O2和CO。
可选的，所述第一干法刻蚀工艺的刻蚀气体为C4F8和O2。
可选的，所述第二干法刻蚀工艺的工艺时间为200秒-240秒。
可选的，所述第一干法刻蚀工艺的工艺时间为80秒-120秒。
可选的，形成第二沟槽后，在所述第二沟槽内形成栅极，所述栅极覆盖所述介质层并填满所述第二沟槽，以形成分裂栅沟槽功率器件。
可选的，所述第二沟槽的侧壁与底壁的夹角在95°～105°之间。
与现有技术相比，本发明的有益效果如下：
在本发明提供的一种分裂栅沟槽功率器件的制造方法，通过第一干法刻蚀工艺去除部分所述介质层，以及第二干法刻蚀工艺继续去除部分所述介质层，以形成第二沟槽，所述第二沟槽的侧壁与底壁的夹角为钝角，进一步的，第一干法刻蚀工艺采用高电容耦合功率，以快速去除部分所述介质层，第二干法刻蚀工艺采用低电容耦合功率，以在第二干法刻蚀工艺中减轻垂直方向上所述介质层的刻蚀量，并且在第二干法刻蚀工艺引入刻蚀气体CO，增加所述第二干法刻蚀工艺过程中的聚合物，以增大所述介质层侧壁的角度；在所述有梯度的介质层侧壁的第二沟槽中形成栅极，可以避免栅极中间出现空洞，避免后续接触孔(CT)钨(W)填充后形成异常的形貌，影响器件性能。
附图说明
图1是本发明实施例的分裂栅沟槽功率器件的制造方法流程示意图；
图2至图8是本发明实施例的分裂栅沟槽功率器件制造方法对应的结构示意图；
图9是本发明实施例的介质层刻蚀中聚合物形成过程原理示意图；
图中，
10-衬底；11-第一沟槽；12-介质层；13-分裂栅；14-栅极(第一栅极)；15-掩膜层；16-第二沟槽；17-氧化层；18-栅极材料层；19-栅极(第二栅极)。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种分裂栅沟槽功率器件的制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本发明实施例的分裂栅沟槽功率器件的制造方法流程示意图；如图1所示，本发明实施例提供一种分裂栅沟槽功率器件的制造方法，所述方法包括如下步骤：
步骤S10，提供衬底，所述衬底中形成有第一沟槽，所述第一沟槽内形成有分裂栅和介质层，所述介质层覆盖衬底、环绕所述分裂栅并填满所述第一沟槽；
步骤S20，执行第一干法刻蚀工艺以去除部分所述介质层；以及，
步骤S30，执行第二干法刻蚀工艺，继续去除部分所述介质层以形成第二沟槽，所述第二沟槽的侧壁与底壁的夹角为钝角。
图2至图8是本发明实施例的分裂栅沟槽功率器件制造方法对应的结构示意图；下面结合附图2～图8对本实施例提供的分裂栅沟槽功率器件制造方法其各个步骤进行详细说明。
请参考图2，在步骤S10中，提供衬底10，所述衬底10中形成有第一沟槽11，所述第一沟槽11内形成有分裂栅13和介质层12，所述介质层12覆盖衬底10、环绕所述分裂栅13并填满所述第一沟槽11。
所述衬底10可以包括半导体材料、绝缘材料、导体材料或者它们的任意组合，其可以为单层结构，也可以包括多层结构。因此，衬底10可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体的半导体材料，也可以包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
首先，在所述衬底10上形成所述第一沟槽11，在所述第一沟槽11沉积第一介质层，所述第一介质层覆盖所述沟槽的底壁和侧壁，所述分裂栅13形成在所述第一介质层上，然后在所述分裂栅13上形成第二介质层，所述第二介质层用于隔离所述分裂栅13和所述栅极材料层18，所述第二介质层覆盖所述分裂栅13和所述第一沟槽11的侧壁，但本领域技术人员应理解，第二介质层在覆盖第一沟槽11的侧壁及底部的同时还可以延伸覆盖于衬底10的表面。所述第二介质层上形成有栅极材料层18，所述栅极材料层18覆盖所述衬底10的表面并填满所述第一沟槽11。在本实施例中，所述介质层12包括第一介质层和第二介质层，所述第一介质层和第二介质层在说明书附图中未进行区分。
所述第一介质层和第二介质层的材质可以是相同的，本实施例中均是氧化硅，可通过热氧化工艺或CVD法形成。可以理解的是，所述第一介质层和第二介质层的材质也可以不同，例如，所述第一介质层为氧化硅，第二介质层为氮化硅或氧化硅。
所述分裂栅13可以是多晶硅、铝、钽或钛等，在本实施中所述分裂栅13为多晶硅，可以利用炉管(Furnace)工艺形成。
请继续参考图2，在进行步骤S20的第一干法刻蚀工艺之前，在所述衬底10和栅极(第一栅极)14上覆盖图形化的掩膜层15，以暴露出待刻蚀区域的介质层12。所述掩膜层15例如是光刻胶。
请参考图3，在步骤S20中，执行第一干法刻蚀工艺以去除部分所述介质层12。所述第一干法刻蚀工艺例如是电容耦合等离子体刻蚀(CCP)，所述第一干法刻蚀工艺采用的机台型号例如是Lam Flex45机型，属于CCP(Capacitively Coupled Plasma,TCP，电容耦合等离子体)机型。所述第一干法刻蚀工艺的刻蚀气体例如是C4F8、O2和Ar，其中，所述刻蚀气体C4F8的流量例如是10sccm-20sccm，所述刻蚀气体O2的流量例如是5sccm-15sccm，所述刻蚀气体Ar的流量例如是400sccm-500sccm。所述第一干法刻蚀工艺的工艺时间例如是80秒-120秒。所述第一干法刻蚀工艺中包括至少两个电容耦合同时工作，在本实施例中，所述第一干法刻蚀工艺中的第一电容耦合功率例如是1900W-2100W以及第二电容耦合功率例如是1300W-1500W，其中，所述第一电容耦合为27MHZ的电容耦合，所述第二电容耦合为60MHZ的电容耦合；所述第一干法刻蚀工艺的压力例如是55mT-65mT。
所述第一干法刻蚀工艺用电容耦合等离子体功率高的工艺条件，以获得较快的刻蚀速率，去除部分所述介质层12。
请参考图4，在步骤S30中，执行第二干法刻蚀工艺，继续去除部分所述介质层12，以形成有梯度的介质层侧壁的第二沟槽16。所述第二干法刻蚀工艺例如是电容耦合等离子体刻蚀(CCP)，所述第二干法刻蚀工艺采用的机台型号例如是Lam Flex45机型，属于CCP(Capacitively Coupled Plasma,TCP，电容耦合等离子体)机型。所述第二干法刻蚀工艺的刻蚀气体例如是C4F8、O2、CO和Ar，其中，所述刻蚀气体C4F8的流量例如是10sccm-14sccm，所述刻蚀气体O2的流量例如是2sccm-6sccm，所述刻蚀气体CO流量例如是250sccm～350sccm，所述刻蚀气体Ar的流量例如是350sccm-450sccm。所述第二干法刻蚀工艺的工艺时间例如是200秒～240秒。所述第二干法刻蚀工艺中包括至少两个电容耦合同时工作，在本实施例中，所述第二干法刻蚀工艺中的第一电容耦合功率例如是700W-900W以及第二电容耦合功率例如是300W-500W，其中，所述第一电容耦合为27MHZ的电容耦合，所述第二电容耦合为60MHZ的电容耦合；所述第一干法刻蚀工艺的压力例如是65mTorr～75mTorr。
所述第二干法刻蚀工艺的第一电容耦合功率和第二电容耦合功率均低于所述第一干法刻蚀工艺的第一电容耦合功率和第二电容耦合功率，以在第二干法刻蚀工艺中减轻垂直方向上所述介质层12的刻蚀量。所述第二干法刻蚀工艺的刻蚀气体增加了刻蚀气体CO，所述刻蚀气体CO增加了所述第二干法刻蚀工艺过程中的聚合物(polymer)，以增大所述介质层12侧壁的角度。
请参考图9，图9是本发明实施例的介质层刻蚀中聚合物形成过程原理示意图；在本实施例中，所述掩膜层15例如是光刻胶，所述光刻胶为有机物，在第二干法刻蚀工艺过程中，所述刻蚀气体C4F8分解成CF和CF2，所述刻蚀气体CF与所述光刻胶以及所述刻蚀气体CF与所述介质层12生成含碳的聚合物，所述聚合物附着所述介质层12的侧壁上，通过增加刻蚀气体CO进而增加C的含量，使得生成的聚合物更多，所述介质层12的侧壁上的聚合物更多，所述聚合物会阻挡对所述介质层12的刻蚀，因此，形成有角度的所述介质层12侧壁，所述介质层12侧壁的角度例如是95°～105°；也就是说，所述第二沟槽16的底部宽度更窄，而相当于第二沟槽16的顶部宽度更宽，这种顶部开口宽，底部开口窄的沟槽结构，易于栅极材料层18的填充，有效避免栅极材料层18中间空洞的产生，改善分裂栅沟槽功率器件的性能。
在形成有梯度的介质层侧壁的第二沟槽16后，在所述第二沟槽16内形成栅极19，所述栅极19覆盖所述介质层并填满所述第二沟槽16，以形成分裂栅沟槽功率器件。
请参考图5，在形成有梯度的介质层侧壁的第二沟槽16后，将所述衬底10和栅极(第一栅极)14上残余的图形化的掩膜层15去除。去除残余的图形化的掩膜层15的方法例如是灰化工艺。
请参考图6，在所述第二沟槽16内沉积栅极材料层之前，在所述第二沟槽16内沉积一层氧化层17，所述氧化层17覆盖所述第二沟槽16底部和侧壁同时还可以延伸覆盖于衬底10的表面。本实施例中所述氧化层17例如是氧化硅，可通过热氧化工艺或CVD法形成。
请参考图7，在所述第二沟槽16内沉积栅极材料层18，所述栅极材料层18覆盖所述氧化层17，所述栅极材料层18例如是多晶硅，可以利用炉管(Furnace)工艺形成。由于所述第二沟槽16的侧壁有梯度，因此，在所述第二沟槽16内形成所述栅极材料层18时，所述栅极材料层18容易集中在中间，因此，所述栅极材料层18中间不容易出现空洞，避免了影响所述分裂栅沟槽功率器件的性能。
请参考图8，对所述栅极材料层18进行化学机械研磨或者干法刻蚀，去除所述衬底10上的所述栅极材料层18，以在所述第二沟槽16形成栅极(第二栅极)19，即形成了所述分裂栅沟槽功率器件。
综上可见，本发明提供的一种分裂栅沟槽功率器件的制造方法，通过第一干法刻蚀工艺去除部分所述介质层，以及第二干法刻蚀工艺继续去除部分所述介质层，以形成有梯度的介质层侧壁的第二沟槽，进一步的，第一干法刻蚀工艺采用高电容耦合功率，以快速去除部分所述介质层，第二干法刻蚀工艺采用低电容耦合功率，以在第二干法刻蚀工艺中减轻垂直方向上所述介质层的刻蚀量，并且在第二干法刻蚀工艺引入刻蚀气体CO，增加所述第二干法刻蚀工艺过程中的聚合物，以增大所述介质层侧壁的角度；在所述有梯度的介质层侧壁的第二沟槽中形成栅极，可以避免栅极中间出现空洞，避免后续接触孔(CT)钨(W)填充后形成异常的形貌，影响器件性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种分裂栅沟槽功率器件的制造方法，其特征在于，包括：
提供衬底，所述衬底中形成有第一沟槽，所述第一沟槽内形成有分裂栅和介质层，所述介质层覆盖所述衬底、环绕所述分裂栅并填满所述第一沟槽；
执行第一干法刻蚀工艺以去除部分所述介质层；以及，
执行第二干法刻蚀工艺，继续去除部分所述介质层以形成第二沟槽，所述第二沟槽的侧壁与底壁的夹角为钝角。
2.如权利要求1所述的分裂栅沟槽功率器件的制造方法，其特征在于，所述第二干法刻蚀工艺的电容耦合功率低于所述第一干法刻蚀工艺的电容耦合功率，以在第二干法刻蚀工艺中减轻垂直方向上所述介质层的刻蚀量。
3.如权利要求2所述的分裂栅沟槽功率器件的制造方法，其特征在于，所述第二干法刻蚀工艺包括至少两个电容耦合同时工作，其中一个电容耦合的功率为700W-900W，另一个电容耦合的功率为300W-500W。
4.如权利要求3所述的分裂栅沟槽功率器件的制造方法，其特征在于，所述第一干法刻蚀工艺包括至少两个电容耦合同时工作，其中一个电容耦合功率为1900W-2100W，另一个电容耦合的功率为1300W-1500W。
5.如权利要求1至4中任一项所述的分裂栅沟槽功率器件的制造方法，其特征在于，所述第二干法刻蚀工艺的刻蚀气体为C4F8、O2和CO。
6.如权利要求1至4中任一项所述的分裂栅沟槽功率器件的制造方法，其特征在于，所述第一干法刻蚀工艺的刻蚀气体为C4F8和O2。
7.如权利要求1至4中任一项所述的分裂栅沟槽功率器件的制造方法，其特征在于，所述第二干法刻蚀工艺的工艺时间为200秒～240秒。
8.如权利要求1至4中任一项所述的分裂栅沟槽功率器件的制造方法，其特征在于，所述第一干法刻蚀工艺的工艺时间为80秒～120秒。
9.如权利要求1至4中任一项所述的分裂栅沟槽功率器件的制造方法，其特征在于，形成第二沟槽后，在所述第二沟槽内形成栅极，所述栅极覆盖所述介质层并填满所述第二沟槽，以形成分裂栅沟槽功率器件。
10.如权利要求1至4中任一项所述的分裂栅沟槽功率器件的制造方法，其特征在于，所述第二沟槽的侧壁与底壁的夹角在95°～105°之间。
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