CN116669420A - 一种半导体结构的制备方法以及半导体结构 - Google Patents

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刘克
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Abstract

本公开实施例公开了一种半导体结构的制备方法以及半导体结构，其中，半导体结构的制备方法，包括：提供衬底；在衬底上形成堆叠结构，堆叠结构至少包括位于顶层的第一介质层；刻蚀堆叠结构，形成多个贯穿堆叠结构的第一凹槽；形成掩膜层，掩膜层填充第一凹槽；以掩膜层为掩膜，刻蚀去除第一介质层，以使第一凹槽形成为第二凹槽；刻蚀去除掩膜层；形成接触材料层，接触材料层填充第二凹槽。

Description

一种半导体结构的制备方法以及半导体结构
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制备方法以及半导体结构。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。随着半导体行业的不断发展，对半导体结构的要求越来越高。而在现有技术中，用于形成位线接触结构的凹槽过深，导致形成位线接触结构时，位线接触结构内部会出现缝隙(seam)，以及不同凹槽内的位线接触结构的表面存在高低不平(leveling)的问题，使得位线接触结构的一致性较差，影响使用过程中的功能发挥，并可能对器件的稳定性和可靠性产生不利影响。
发明内容
有鉴于此，本公开实施例提供一种半导体结构的制备方法以及半导体结构。
根据本公开实施例的第一方面，提供了一种半导体结构的制备方法，包括：
提供衬底；
在所述衬底上形成堆叠结构，所述堆叠结构至少包括位于顶层的第一介质层；
刻蚀所述堆叠结构，形成多个贯穿所述堆叠结构的第一凹槽；
形成掩膜层，所述掩膜层填充所述第一凹槽；
以所述掩膜层为掩膜，刻蚀去除所述第一介质层，以使所述第一凹槽形成为第二凹槽；
刻蚀去除所述掩膜层；
形成接触材料层，所述接触材料层填充所述第二凹槽。
在一些实施例中，沿垂直于所述衬底平面的方向，所述第二凹槽的深度范围为30nm～50nm。
在一些实施例中，所述掩膜层包括旋涂硬掩膜或旋涂碳硬掩膜。
在一些实施例中，所述形成接触材料层，包括：
在所述第二凹槽的侧壁和底面形成第一接触层；
刻蚀去除所述第二凹槽底面的所述第一接触层；
形成覆盖所述第一接触层，并填充所述第二凹槽的第二接触层。
在一些实施例中，所述第一接触层的材料包括无掺杂的多晶硅；
所述第二接触层的材料包括掺杂的多晶硅。
在一些实施例中，多个所述第二凹槽内的所述接触材料层的表面齐平。
在一些实施例中，所述方法还包括：
在形成所述掩膜层之前，形成覆盖所述第一凹槽的侧壁和底面，以及所述第一介质层的表面的保护层。
在一些实施例中，所述堆叠结构还包括：半导体材料层，所述第一介质层位于所述半导体材料层上；
所述方法还包括：在去除所述掩膜层的步骤中，将所述保护层和所述半导体材料层氧化形成为氧化层；
去除所述氧化层；
形成填充所述第二凹槽的所述接触材料层。
根据本公开实施例的第二方面，提供一种半导体结构，包括：
衬底；
位于所述衬底上的堆叠结构；
多个第二凹槽，贯穿所述堆叠结构；
接触材料层，填充所述第二凹槽；其中，多个所述第二凹槽内的所述接触材料层的表面齐平。
在一些实施例中，沿垂直于所述衬底平面的方向，所述第二凹槽的深度范围为30nm～50nm。
本公开实施例中，在形成第一凹槽后，通过用掩膜层覆盖住第一凹槽，并把堆叠结构最顶层的第一介质层去除，如此使得第一凹槽形成为第二凹槽，第二凹槽因为少了第一介质层的厚度，因此它的深度比第一凹槽的深度浅，如此，后续在第二凹槽内形成接触材料层时，改善了接触材料层内部存在缝隙的问题，以及保证了不同第二凹槽内的接触材料层的表面齐平。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制备方法的流程图；
图2a至3j为本公开实施例提供的半导体结构在制备过程中的结构示意图；
图4为本公开实施例提供的半导体结构的结构示意图。
附图标记说明：
衬底、10；隔离结构、11；有源区、12；
堆叠结构、20；第一介质层、21；半导体材料层、22；第一绝缘层、25；第二绝缘层、24；第三绝缘层、23；
第一凹槽、31；第二凹槽、32；
掩膜层、40；
接触材料层、50；第一接触层、51；第二接触层、52；
保护层、60；
氧化层、70。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
本公开实施例还提供了一种半导体结构的制备方法，具体请参见附图1，如图1所示，上述方法包括以下步骤：
步骤101：提供衬底；
步骤102：在衬底上形成堆叠结构，堆叠结构至少包括位于顶层的第一介质层；
步骤103：刻蚀堆叠结构，形成多个贯穿堆叠结构的第一凹槽；
步骤104：形成掩膜层，掩膜层填充第一凹槽；
步骤105：以掩膜层为掩膜，刻蚀去除第一介质层，以使第一凹槽形成为第二凹槽；
步骤106：刻蚀去除掩膜层；
步骤107：形成接触材料层，接触材料层填充第二凹槽。
下面结合具体实施例对本公开实施例提供的半导体结构的制备方法再作进一步详细的说明。
图2a至3j为本公开实施例提供的半导体结构在制备过程中的结构示意图。需要解释的是，图2a至图2i为本公开其中一实施例提供的半导体结构在制备过程中的结构示意图，图3a至图3j为本公开另一实施例提供的半导体结构在制备过程中的结构示意图。
下面先对图2a至图2i所示的实施例进行详细的描述。
先参见图2a，执行步骤101，提供衬底10。
在一实施例中，衬底10可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
衬底10包括隔离结构11和有源区12，其中，隔离结构11将衬底10限定为多个分立的有源区12。隔离结构11的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
接着，继续参见图2a，执行步骤102，在衬底10上形成堆叠结构20，堆叠结构20至少包括位于顶层的第一介质层21。
第一介质层21的材料包括但不限于氧化物、氮化物、金属氧化物及氮氧化物等。
堆叠结构20还包括：半导体材料层22，第一介质层21位于半导体材料层22上。
半导体材料层22的材料包括但不限于多晶硅。
堆叠结构20还包括从下到上依次堆叠的第一绝缘层25、第二绝缘层24和第三绝缘层23，其中，半导体材料层22位于第三绝缘层23上。
第一绝缘层25和第三绝缘层23的材料包括但不限于氧化物，第二绝缘层24的材料包括但不限于氮化物。在一具体实施例中，第一绝缘层25和第三绝缘层23的材料可以为氧化硅，第二绝缘层24的材料可以为氮化硅。
在实际操作中，第一绝缘层25、第二绝缘层24、第三绝缘层23、半导体材料层22和第一介质层21可以使用一种或多种薄膜沉积工艺形成；具体地，沉积工艺包括但不限于物理气相沉积工艺(Physical Vapor Deposition，PVD)、化学气相沉积工艺(Chemical VaporDeposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)中的任意一种或其组合。其中，物理气相沉积工艺为在真空条件下，采用物理方法，将材料源与固体或液体表面气化成气态原子、分子或部分电离成离子，并通过低压气体(或等离子体)过程，在基体表面沉积具有某种特殊功能的薄膜的技术；化学气相沉积工艺主要是利用含有薄膜元素的一种或几种气相化合物或单质，在衬底表面上进行化学反应生成薄膜的方法；原子层沉积工艺是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法。
接着，继续参见图2a，执行步骤103，刻蚀堆叠结构20，形成多个贯穿堆叠结构20的第一凹槽31。
如图2a所示，第一凹槽31贯穿堆叠结构20并且深入到衬底10内，与有源区12接触。
在一实施例中，第一凹槽31的深度范围为60nm～80nm，其中，第一介质层21的深度约为30nm，因为第一凹槽的深度过深，因此如果在第一凹槽内形成接触材料层，会导致接触材料层出现缝隙(seam)，以及不同第一凹槽内的接触材料层的表面存在高低不平(leveling)的问题，对器件的稳定性和可靠性产生不利影响，所以本公开实施例中将第一介质层去除，降低凹槽的深度，以解决seam和leveling问题。
在一实施例中，第一凹槽31位于深入到衬底10内的部分的深度范围为20nm～30nm，在一具体实施例中，第一凹槽31位于深入到衬底10内的部分的深度为27nm。
接着，参见图2b和图2c，执行步骤104，形成掩膜层40，掩膜层40填充第一凹槽31。
具体地，先参见图2b，在第一凹槽31内形成掩膜层40，并且掩膜层40覆盖堆叠结构20的表面。
在实际操作中，掩膜层40可以使用一种或多种薄膜沉积工艺形成；具体地，沉积工艺包括但不限于物理气相沉积工艺(Physical Vapor Deposition，PVD)、化学气相沉积工艺(Chemical Vapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)中的任意一种或其组合。
接着，参见图2c，去除覆盖堆叠结构20的表面的掩膜层40，保留位于第一凹槽31内的掩膜层40。
在实际操作中，可以通过抓取EPD信号，使刻蚀停止在半导体材料层上。这里，EPD是指蚀刻终点侦测器(Endpoint Detector)，是通过刻蚀不同的膜层就会有不同的刻蚀产物产生，刻蚀产物不同所产生的光谱就不同，通过探测不同刻蚀产物的光谱来判断刻蚀终点。
在一实施例中，掩膜层40包括旋涂硬掩膜或旋涂碳硬掩膜。
旋涂硬掩膜和旋涂碳硬掩膜的流动性较好，因此能够充分的填充第一凹槽，以此保护第一凹槽下的衬底以及其他结构在刻蚀时不被损伤。
接着，参见图2d和图2e，执行步骤105和步骤106，以掩膜层40为掩膜，刻蚀去除第一介质层21，以使第一凹槽31形成为第二凹槽32；刻蚀去除掩膜层40。
具体地，先参见图2d，以掩膜层40为掩膜，刻蚀去除第一介质层21。
接着，参见图2e，刻蚀去除掩膜层40，以形成第二凹槽32。
在一实施例中，可以通过灰化(ASH)工艺去除掩膜层40。
这里，执行灰化工艺所用的气体包括氮气(N2)和氢气(H2)。
在一实施例中，沿垂直于衬底10平面的方向，第二凹槽32的深度范围为30nm～50nm。
这里因为去除了第一介质层，因此第二凹槽的深度相比第一凹槽的深度降低了很多，从而后续在第二凹槽内形成接触材料层时，改善了接触材料层内部存在缝隙的问题，以及保证了不同第二凹槽内的接触材料层的表面齐平。
接着，参见图2f至图2i，执行步骤107，形成接触材料层50，接触材料层50填充第二凹槽32。
在一实施例中，形成接触材料层50，包括：
在第二凹槽32的侧壁和底面形成第一接触层51；
刻蚀去除第二凹槽32底面的第一接触层51；
形成覆盖第一接触层51，并填充第二凹槽32的第二接触层52。
具体地，先参见图2f，在第二凹槽32的侧壁和底面形成第一接触层51。
在实际操作中，第一接触层51可以使用一种或多种薄膜沉积工艺形成；具体地，沉积工艺包括但不限于物理气相沉积工艺(Physical Vapor Deposition，PVD)、化学气相沉积工艺(Chemical Vapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)中的任意一种或其组合。
接着，参见图2g，刻蚀去除第二凹槽32底面的第一接触层51，保留位于第二凹槽32侧壁的第一接触层51。
这里去除第二凹槽32底面的第一接触层51，是为了后续沉积第二接触层52时，能让第二接触层52与第二凹槽32底部的衬底10接触连接。
接着，参见图2h，形成覆盖第一接触层51，并填充第二凹槽32的第二接触层52，并且第二接触层52覆盖半导体材料层22的表面。
在实际操作中，第二接触层52可以使用一种或多种薄膜沉积工艺形成；具体地，沉积工艺包括但不限于物理气相沉积工艺(Physical Vapor Deposition，PVD)、化学气相沉积工艺(Chemical Vapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)中的任意一种或其组合。
在一实施例中，第一接触层51的材料包括无掺杂的多晶硅；第二接触层52的材料包括掺杂的多晶硅。
无掺杂的多晶硅与衬底黏附性能更好，所以先沉积无掺杂多晶硅，因为后期要在多晶硅上做位线金属层，即需要位线与衬底实现电连接，所以需要把底部无掺杂多晶硅刻蚀掉，漏出衬底，然后沉积掺杂的多晶硅实现后期位线与衬底的电连接。
接着，参见图2i，刻蚀去除至少部分覆盖半导体材料层22表面的第二接触层52。
在一些实施例中，如图2i所示，可以去除覆盖半导体材料层22表面的全部第二接触层52。
在其他一些实施例中，可以去除覆盖半导体材料层22表面的部分第二接触层52。
在一实施例中，多个第二凹槽32内的接触材料层50的表面齐平。
本公开实施例中，通过减少凹槽的深度，使得多个凹槽内的接触材料层中，每个凹槽内的接触材料层的表面彼此齐平，如此，使得后续形成的位线接触插塞的一致性较好，保证了器件的稳定性和可靠性。
下面对图3a至图3j所示的实施例进行详细的描述。
先参见图3a，图3a所示的步骤与图2a相同，这里不再赘述。
接着，参见图3b，上述方法还包括：在形成掩膜层40之前，形成覆盖第一凹槽31的侧壁和底面，以及第一介质层21的表面的保护层60。
本公开实施例中，通过先沉积一层保护层，能够保护衬底以及其他结构在后续刻蚀工艺中不被损伤。
在实际操作中，保护层60可以使用一种或多种薄膜沉积工艺形成；具体地，沉积工艺包括但不限于物理气相沉积工艺(Physical Vapor Deposition，PVD)、化学气相沉积工艺(Chemical Vapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)中的任意一种或其组合。
在一实施例中，保护层60的材料包括但不限于多晶硅。
接着，参见图3c，形成覆盖保护层60的掩膜层40，并且掩膜层40填充第一凹槽31。
接着，参见图3d，去除覆盖保护层60的上表面的掩膜层40，保留位于第一凹槽31内的掩膜层40。
接着，参见图3e，以掩膜层40为掩膜，刻蚀去除第一介质层21，以使第一凹槽31形成为第二凹槽32。
在一实施例中，在刻蚀去除第一介质层21的过程中，也去除了覆盖第一介质层21的侧壁处的保护层60。
接着，参见图3f，去除掩膜层40，以形成第二凹槽32。
在一实施例中，可以通过灰化(ASH)工艺去除掩膜层40。
这里，执行灰化工艺所用的气体包括氮气(N2)和氧气(O2)。
接着，参见图3f至图3j，上述方法还包括：在去除掩膜层40的步骤中，将保护层60和半导体材料层22氧化形成为氧化层70；
去除氧化层70；
形成填充第二凹槽32的接触材料层50。
具体地，先参见图3f，在去除掩膜层40的步骤中，将保护层60和半导体材料层22氧化形成为氧化层70。
因为本实施例中，在去除掩膜层40的过程中，执行灰化工艺所用的气体包括氧气，因此会将保护层60和半导体材料层22氧化形成为氧化层70。
氧化层70的材料包括氧化硅。
在一些实施例中，如图3f所示，将部分半导体材料层22氧化形成为氧化层70。
在其他一些实施例中，将全部半导体材料层氧化形成为氧化层。
接着，去除氧化层70。
因为后续要在第二凹槽内形成接触材料层，实现与衬底的电连接，因此需要去除氧化层。
在实际操作中，可以采用含碳氟气体去除氧化层70，可以通过增加工艺时间将氧化层70去除干净。
接着，参见图3g至图3j，形成填充第二凹槽32的接触材料层50。
这里，本实施中形成接触材料层的步骤与图2f至图2i所示的步骤相同，因此不再赘述。
本公开实施例中，在形成第一凹槽后，通过用掩膜层覆盖住第一凹槽，并把堆叠结构最顶层的第一介质层去除，如此使得第一凹槽形成为第二凹槽，第二凹槽因为少了第一介质层的厚度，因此它的深度比第一凹槽的深度浅，如此，后续在第二凹槽内形成接触材料层时，改善了接触材料层内部存在缝隙的问题，以及保证了不同第二凹槽内的接触材料层的表面齐平。
本公开实施例还提供了一种半导体结构，图4为本公开实施例提供的半导体结构的结构示意图。
如图4所示，半导体结构，包括：
衬底10；
位于衬底10上的堆叠结构20；
多个第二凹槽32，贯穿堆叠结构20；
接触材料层50，填充第二凹槽32；其中，多个第二凹槽32内的接触材料层50的表面齐平。
在一实施例中，在一实施例中，衬底10可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium OnInsulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
衬底10包括隔离结构11和有源区12，其中，隔离结构11将衬底10限定为多个分立的有源区12。隔离结构11的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
在一实施例中，堆叠结构20包括从下到上依次堆叠的第一绝缘层25、第二绝缘层24、第三绝缘层23和半导体材料层22。
第一绝缘层25和第三绝缘层23的材料包括但不限于氧化物，第二绝缘层24的材料包括但不限于氮化物。在一具体实施例中，第一绝缘层25和第三绝缘层23的材料可以为氧化硅，第二绝缘层24的材料可以为氮化硅。
半导体材料层22的材料包括但不限于多晶硅。
在一实施例中，多个第二凹槽32贯穿堆叠结构20，并且深入到衬底10内，与有源区12接触。
在一实施例中，第二凹槽32位于深入到衬底10内的部分的深度范围为20nm～30nm，在一具体实施例中，第二凹槽32位于深入到衬底10内的部分的深度为27nm。
在一实施例中，沿垂直于衬底10平面的方向，第二凹槽32的深度范围为30nm～50nm。
这里第二凹槽因为没有第一介质层，因此第二凹槽的深度相比相关技术中的凹槽的深度降低了很多，从而后续在第二凹槽内形成接触材料层时，改善了接触材料层内部存在缝隙的问题，以及保证了不同第二凹槽内的接触材料层的表面齐平。
在一实施例中，接触材料层50，填充第二凹槽32；其中，多个第二凹槽32内的接触材料层50的表面齐平。
接触材料层50包括位于第二凹槽32的侧壁处的第一接触层51和覆盖第一接触层51的侧壁并且填充第二凹槽32的第二接触层52。
这里，第一接触层51只位于第二凹槽32的侧壁处，而不覆盖第二凹槽32的底面，是为了能让第二接触层52与第二凹槽32底部的衬底10接触连接。
在一实施例中，第一接触层51的材料包括无掺杂的多晶硅；第二接触层52的材料包括掺杂的多晶硅。
因为后期要在多晶硅上做位线金属层，即需要位线与衬底实现电连接，所以第一接触层不覆盖第二凹槽的底部，漏出第二凹槽底部的衬底，然后第二接触层实现后期位线与衬底的电连接。
在一实施例中，多个第二凹槽32内的接触材料层50的表面齐平。
本公开实施例中，通过减少凹槽的深度，使得多个凹槽内的接触材料层中，每个凹槽内的接触材料层的表面彼此齐平，如此，使得后续形成的位线接触插塞的一致性较好，保证了器件的稳定性和可靠性。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成堆叠结构，所述堆叠结构至少包括位于顶层的第一介质层；
刻蚀所述堆叠结构，形成多个贯穿所述堆叠结构的第一凹槽；
形成掩膜层，所述掩膜层填充所述第一凹槽；
以所述掩膜层为掩膜，刻蚀去除所述第一介质层，以使所述第一凹槽形成为第二凹槽；
刻蚀去除所述掩膜层；
形成接触材料层，所述接触材料层填充所述第二凹槽。
2.根据权利要求1所述的方法，其特征在于，
沿垂直于所述衬底平面的方向，所述第二凹槽的深度范围为30nm～50nm。
3.根据权利要求1所述的方法，其特征在于，
所述掩膜层包括旋涂硬掩膜或旋涂碳硬掩膜。
4.根据权利要求1所述的方法，其特征在于，
所述形成接触材料层，包括：
在所述第二凹槽的侧壁和底面形成第一接触层；
刻蚀去除所述第二凹槽底面的所述第一接触层；
形成覆盖所述第一接触层，并填充所述第二凹槽的第二接触层。
5.根据权利要求4所述的方法，其特征在于，
所述第一接触层的材料包括无掺杂的多晶硅；
所述第二接触层的材料包括掺杂的多晶硅。
6.根据权利要求1所述的方法，其特征在于，
多个所述第二凹槽内的所述接触材料层的表面齐平。
7.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在形成所述掩膜层之前，形成覆盖所述第一凹槽的侧壁和底面，以及所述第一介质层的表面的保护层。
8.根据权利要求7所述的方法，其特征在于，
所述堆叠结构还包括：半导体材料层，所述第一介质层位于所述半导体材料层上；
所述方法还包括：在去除所述掩膜层的步骤中，将所述保护层和所述半导体材料层氧化形成为氧化层；
去除所述氧化层；
形成填充所述第二凹槽的所述接触材料层。
9.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的堆叠结构；
多个第二凹槽，贯穿所述堆叠结构；
接触材料层，填充所述第二凹槽；其中，多个所述第二凹槽内的所述接触材料层的表面齐平。
10.根据权利要求9所述的半导体结构，其特征在于，
沿垂直于所述衬底平面的方向，所述第二凹槽的深度范围为30nm～50nm。
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