CN113471278A - 屏蔽栅沟槽型半导体器件及其制造方法 - Google Patents

屏蔽栅沟槽型半导体器件及其制造方法 Download PDF

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朱袁正
叶鹏
朱晨凯
杨卓
周锦程
刘晶晶
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Abstract

本申请涉及半导体集成电路制造技术领域，具体涉及一种屏蔽栅沟槽型半导体器件及其制造方法。其中，器件包括基底层，基底层中形成有多条第一沟槽，相邻两条第一沟槽之间形成第二沟槽，第一沟槽从基底层的上表面向下延伸第一深度，第二沟槽从基底层的上表面向下延伸第二深度；第二深度小于第一深度；第一沟槽中形成有屏蔽电极和第一栅电极，屏蔽电极与第一栅电极之间、屏蔽电极与第一沟槽侧壁之间、以及第一栅电极与第一沟槽的侧壁之间均隔离有氧化层；第二沟槽中形成有第二栅电极，第二栅电极与第二沟槽的侧壁之间隔离有氧化层；相邻第一沟槽和第二沟槽之间的基底层上层形成源极结构。方法用于制造上述器件。

Description

屏蔽栅沟槽型半导体器件及其制造方法
技术领域
本申请涉及半导体集成电路制造技术领域，具体涉及一种屏蔽栅沟槽型半导体器件及其制造方法。
背景技术
功率半导体器件是电能/功率处理的核心器件，主要用于大功率电力设备的电能变换和电路控制方面，其电流可达数十至数千安培，电压可达数百伏以上，对设备的正常运行起到关键作用。
在过去的三十年里，功率器件取得了飞跃式的发展，特别是功率金属氧化物半导体场效应管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，为了拓宽其应用领域，满足低功耗需求，必须有效的降低导通损耗与开关损耗，目前中低压功率器件中开关损耗最小的器件是屏蔽栅功率MOSFET，这种器件的米勒电容非常小，所以器件的开关速度极快，开关损耗小。
但是，在相关技术中，屏蔽栅功率MOSFE的击穿电压和导通电阻之间存在较大的折衷关系，即若要使得器件具有较高的击穿电压则会使得导通电阻增大，若要使得器件具有较低的导通电阻则会牺牲掉部分击穿电压。
发明内容
为了解决背景技术中所述的技术问题，本申请提供了一种屏蔽栅沟槽型半导体器件及其制造方法，能够提升器件的击穿电压，同时降低器件的导通电阻。
作为本申请的第一方面，提供一种屏蔽栅沟槽型半导体器件，所述屏蔽栅沟槽型半导体器件包括：
基底层，所述基底层中形成有多条第一沟槽，相邻两条所述第一沟槽之间形成第二沟槽，所述第一沟槽从所述基底层的上表面向下延伸第一深度，所述第二沟槽从所述基底层的上表面向下延伸第二深度；所述第二深度小于所述第一深度；
所述第一沟槽中形成有屏蔽电极和第一栅电极，所述屏蔽电极与第一栅电极之间、所述屏蔽电极与第一沟槽侧壁之间、以及所述第一栅电极与所述第一沟槽的侧壁之间均隔离有氧化层；
所述第二沟槽中形成有第二栅电极，所述第二栅电极与所述第二沟槽的侧壁之间隔离有氧化层；
相邻所述第一沟槽和所述第二沟槽之间的基底层上层形成源极结构。
可选地，所述屏蔽电极位于所述第一沟槽的中间，从所述第一沟槽的槽口处向所述第一沟槽的槽底延伸；
所述屏蔽电极上部两侧的第一沟槽中，分别形成一所述第一栅电极。
可选地，所述基底层的上表面上覆盖有源极金属层，所述源极金属层与所述源极结构欧姆接触；
所述基底层的下表面处覆盖有漏极金属层。
可选地，所述源极金属层与所述基底层的上表面之间隔有绝缘层，对应所述源极结构位置处的绝缘层中开设有接触孔，所述源极金属层通过所述接触孔与所述源极结构欧姆接触。
可选地，所述第一沟槽的宽度大于所述第二沟槽的宽度。
可选地，所述基底层包括衬底层和从所述衬底层上表面外延生长形成的外延层。
作为本申请的第二方面，提供一种屏蔽栅沟槽型半导体器件的制造方法，所述屏蔽栅沟槽型半导体器件的制造方法包括以下步骤：
提供带有第一沟槽和第二沟槽的基底层，所述第二沟槽位于相邻两个第一沟槽之间；所述第一沟槽从所述基底层的上表面向下延伸第一深度，所述第二沟槽从所述基底层的上表面向下延伸第二深度；所述第二深度小于所述第一深度；
在所述第一沟槽中制作形成屏蔽电极，所述屏蔽电极与第一沟槽侧壁之间隔离有氧化层；
在所述第一沟槽中制作形成第一栅电极，在所述第二沟槽中制作形成第二栅电极，所述第一栅电极与所述屏蔽电极之间、所述第一栅电极与所述第一沟槽的侧壁之间、以及所述第二栅电极与所述第二沟槽的侧壁之间均隔离有氧化层；
通过离子注入工艺制作源极结构，使得所述源极结构位于相邻所述第一沟槽和所述第二沟槽之间的基底层上层。
可选地，所述在所述第一沟槽中制作形成屏蔽电极，所述屏蔽电极与第一沟槽侧壁之间隔离有氧化层的步骤，包括：
依照带有所述第一沟槽和第二沟槽的基底层上表面形貌，氧化形成第一氧化层，所述第一氧化层填充满所述第二沟槽，并覆盖在所述第一沟槽的内表面形成屏蔽电极容置空间；
淀积第一导电多晶硅，使得所述第一导电多晶硅至少填充满所述屏蔽电极容置空间；
刻蚀去除位于所述基底层上的第一导电多晶硅和第一氧化层，使得剩余在所述第一沟槽中的第一导电多晶硅形成屏蔽电极。
可选地，所述在所述第一沟槽中制作形成第一栅电极，在所述第二沟槽中制作形成第二栅电极，所述第一栅电极与所述屏蔽电极之间、所述第一栅电极与所述第一沟槽的侧壁之间、以及所述第二栅电极与所述第二沟槽的侧壁之间均隔离有氧化层的步骤，包括：
刻蚀去除位于所述屏蔽电极上部两侧的第一氧化层，和位于所述第二沟槽上部的第一氧化层，形成栅沟槽；
氧化所述栅沟槽的侧壁，形成第二氧化层；
淀积第二导电多晶硅，使得所述第二导电多晶硅填充满带有所述第二氧化层的栅沟槽；
刻蚀去除位于所述基底层上的第二导电多晶硅和第二氧化层，使得剩余在所述第一沟槽位置处栅沟槽中的第二导电多晶硅形成第一栅电极，剩余在所述第二沟槽位置处栅沟槽中的第二导电多晶硅形成第二栅电极。
可选地，所述屏蔽栅沟槽型半导体器件的制造方法还包括：在所述通过离子注入制作源极结构，使得所述源极结构位于相邻所述第一沟槽和所述第二沟槽之间的基底层上层的步骤，之后进行的：
在所述基底层上表面淀积形成绝缘层；
在对应所述源极结构位置处的所述绝缘层中开设接触孔；
在所述绝缘层上和基底层下表面位置处制作金属层，使得位于所述绝缘层上的金属层填充满所述接触孔与源极结构接触；位于所述绝缘层上的金属层形成源极金属层，位于所述基底层下表面位置处的金属层形成漏极金属层。
本申请技术方案，至少包括如下优点：通过在相邻两个第一沟槽之间的基底层中设置第二沟槽，且该第二沟槽中设有第二栅电极，使得该第二栅电极附近承担部分的电压，且第二沟槽使得器件的台面区（mesa区）减小，从而使得器件的单位电流密度提高，进而能够使得本申请的器件击穿电压升高，同时导通电阻与同电压等级相比更低，提高了器件的可靠性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请一实施例提供的屏蔽栅沟槽型半导体器件纵剖结构示意图；
图2示出了本申请一实施例提供的屏蔽栅沟槽型半导体器件的制造方法流程图；
图2a至图2i示出了图2所示实施例中，在各个步骤完成后的器件剖面结构示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1示出了本申请一实施例提供的屏蔽栅沟槽型半导体器件纵剖结构示意图，从图1中可以看出，该屏蔽栅沟槽型半导体器件包括：
基底层100，该基底层100包括相对的上表面和下表面，该基底层100中形成有多条第一沟槽110，相邻两条所述第一沟槽110之间形成第二沟槽120，该第一沟槽110从所述基底层100的上表面向下延伸第一深度H1，第二沟槽120从所述基底层100的上表面向下延伸第二深度H2；所述第二深度H2小于所述第一深度H1，该第一沟槽110的横向延伸第一宽度W1，第二沟槽120横向延伸第二宽度W2，该第一宽度W1大于第二宽度W2。
该基底层100在纵向上包括第一导电类型衬底层102和第一导电类型外延层103，该第一导电类型衬底层102的下表面为该基底层100的下表面，该第一导电类型外延层103覆盖在该第一导电类型衬底层102的上表面上，该第一导电类型外延层103的上表面为该基底层100的上表面。其中，第一沟槽110和第二沟槽120均位于该第一导电类型外延层103中。
可选地，该第一导电类型可以为N型或P型，当向单晶材料中掺入受主杂质原子则所形成的半导体为P型；若向单晶材料中掺入施主杂质原子则所形成的半导体为N型。当第一导电类型为N型时则第二导电类型为P型，当第一导电类型为P型时则第二导电类型为N型。为了便于描述，本实施例的第一导电类型为N型，第二导电类型为P型，在其他实施例中，该第一导电类型还可以为P型，第二导电类型为N型，在此不作赘述。
该第一沟槽110中形成有屏蔽电极121和第一栅电极131，可选地，该屏蔽电极121和第一栅电极131在第一沟槽110中，可以是上下结构或者左右结构，此外，屏蔽电极121与第一栅电极131之间、该屏蔽电极121与第一沟槽110侧壁之间、以及该第一栅电极131与第一沟槽110的侧壁之间均隔离有氧化层。
图1所示实施例中的屏蔽电极121和第一栅电极131为左右结构，在该实施例中，该屏蔽电极121位于第一沟槽110的中间，并从该第一沟槽110的槽口处向第一沟槽110的槽底延伸；该屏蔽电极121上部两侧的第一沟槽110中，分别形成一第一栅电极131。该第一栅电极131也从第一沟槽110的槽口处向下延伸，该第一栅电极131在纵向上的延伸，使得该第一栅电极131与屏蔽电极20的上部重叠。且第一栅电极131和屏蔽电极20的重叠部分之间，以及第一栅电极131与第一沟槽110上部侧壁之间隔离有第二氧化层142。该屏蔽电极20的中下部与第一沟槽110的中下部侧壁之间隔离有第一氧化层141。
继续参照图1，该第二沟槽120中形成有第二栅电极132，该第二栅电极132与该第二沟槽120的侧壁之间隔离有氧化层。
相邻第一沟槽110和第二沟槽120之间的基底层100上层形成源极结构150，该源极结构150从基底层100的上表面向下延伸，且该源极结构150的深度小于第一栅电极131的和第二栅电极132的深度。
本实施例通过在相邻两个第一沟槽之间的基底层中设置第二沟槽，且该第二沟槽中设有第二栅电极，使得该第二栅电极附近承担部分的电压，且第二沟槽使得器件的台面区（mesa区）减小，从而使得器件的单位电流密度提高，进而能够使得本申请的器件击穿电压升高，同时导通电阻与同电压等级相比更低，提高了器件的可靠性。
继续参照图1，该基底层100的上表面上覆盖有源极金属层104，基底层100的下表面处覆盖有漏极金属层101，该源极金属层104和基底层100的上表面之间隔有绝缘层105，对应该源极结构150的绝缘层105位置处开设有接触孔160，该源极金属层104通过该接触孔160与源极结构150欧姆接触。
图2示出了本申请一实施例提供的屏蔽栅沟槽型半导体器件的制造方法流程图，参照图2，该屏蔽栅沟槽型半导体器件的制造方法包括依次执行的以下步骤S210至步骤S240，其中：
步骤S210：提供带有第一沟槽和第二沟槽的基底层，所述第二沟槽位于相邻两个第一沟槽之间；所述第一沟槽从所述基底层的上表面向下延伸第一深度，所述第二沟槽从所述基底层的上表面向下延伸第二深度；所述第二深度小于所述第一深度。
参照图2a，其示出了步骤S210完成后的器件纵剖结构示意图，从图2a中可以看出，该基底层100包括相对的上表面和下表面，该基底层100中形成有多条第一沟槽110，相邻两条所述第一沟槽110之间形成第二沟槽120，该第一沟槽110从所述基底层100的上表面向下延伸第一深度H1，第二沟槽120从所述基底层100的上表面向下延伸第二深度H2；所述第二深度H2小于所述第一深度H1，该第一沟槽110的横向延伸第一宽度W1，第二沟槽120横向延伸第二宽度W2，该第一宽度W1大于第二宽度W2。
该基底层100在纵向上包括第一导电类型衬底层102和第一导电类型外延层103，该第一导电类型衬底层102的下表面为该基底层100的下表面，该第一导电类型外延层103覆盖在该第一导电类型衬底层102的上表面上，该第一导电类型外延层103的上表面为该基底层100的上表面。其中，第一沟槽110和第二沟槽120均位于该第一导电类型外延层103中。
步骤S220：在所述第一沟槽中制作形成屏蔽电极，所述屏蔽电极与第一沟槽侧壁之间隔离有氧化层。本实施例中，该步骤S220可以包括依次执行的以下步骤S221至步骤S223，其中：
步骤S221：依照带有所述第一沟槽和第二沟槽的基底层上表面形貌，淀积形成第一氧化层，所述第一氧化层填充满所述第二沟槽，并覆盖在所述第一沟槽的内表面形成屏蔽电极容置空间。
参照图2b，其示出了步骤S221完成后的器件剖视结构示意图，从图2b中可以看出，由于第二沟槽120的槽宽较小，从而第一氧化层141填充满该第二沟槽120，第一沟槽110的槽宽较大，第一氧化层141覆盖在第一沟槽110的内表面从而在第一沟槽110中形成屏蔽电极容置空间210。
步骤S222：淀积第一导电多晶硅，使得所述第一导电多晶硅至少填充满所述屏蔽电极容置空间。
参照图2c，其示出了步骤S222完成后的器件剖视结构示意图，从图2c中可以看出，第一导电多晶硅填充满图2b所示的屏蔽电极容置空间210。
步骤S223：刻蚀去除位于所述基底层上的第一导电多晶硅和第一氧化层，使得剩余在所述第一沟槽中的第一导电多晶硅形成屏蔽电极。
参照图2d，其示出了步骤S223完成后的器件剖视结构示意图，从图2d中可以看出，所形成的屏蔽电极121位于第一沟槽110的中间，并从该第一沟槽110的槽口处向第一沟槽110的槽底延伸；该屏蔽电极121与第一沟槽110侧壁之间隔离有第一氧化层141。图2d所示的第二沟槽120中填充满第一氧化层141。
步骤S230：在所述第一沟槽中制作形成第一栅电极，在所述第二沟槽中制作形成第二栅电极，所述第一栅电极与所述屏蔽电极之间、所述第一栅电极与所述第一沟槽的侧壁之间、以及所述第二栅电极与所述第二沟槽的侧壁之间均隔离有氧化层。本实施例中，该步骤S230可以包括依次执行的以下步骤S231至步骤S234，其中：
步骤S231：刻蚀去除位于所述屏蔽电极上部两侧的第一氧化层，和位于所述第二沟槽上部的第一氧化层，形成栅沟槽。
参照图2e，其示出了步骤S231完成后的器件剖视结构示意图，参照图2e可以看出，在第一沟槽110中屏蔽电极121上部两侧的第一氧化层141，被刻蚀形成栅沟槽220；位于第二沟槽120上部的第一氧化层141也被刻蚀形成栅沟槽220。
步骤S232：热生长氧化所述栅沟槽的侧壁，形成第二氧化层。
参照图2f，其示出了步骤S232完成后的器件剖视结构示意图，参照图2f可以看出，至少该栅沟槽220的侧壁被氧化形成第二氧化层142。
步骤S233：淀积第二导电多晶硅，使得所述第二导电多晶硅填充满带有所述第二氧化层的栅沟槽。
参照图2g，其示出了步骤S233完成后的器件剖视结构示意图，参照图2g可以看出，第二导电多晶硅至少填充满带有第二氧化层142的栅沟槽。
步骤S234：刻蚀去除位于所述基底层上的第二导电多晶硅和第二氧化层，使得剩余在所述第一沟槽位置处栅沟槽中的第二导电多晶硅形成第一栅电极，剩余在所述第二沟槽位置处栅沟槽中的第二导电多晶硅形成第二栅电极。
参照图2h，其示出了步骤S234完成后的器件剖视结构示意图，参照图2h可以看出，剩余第一沟槽110位置处栅沟槽中的第二导电多晶硅形成第一栅电极131，剩余在第二沟槽120位置处栅沟槽中的第二导电多晶硅形成第二栅电极132。一个第一沟槽110中有两个该第一栅电极131，两个该第一栅电极131分别位于屏蔽电极121的上部两侧，该第一栅电极131也从第一沟槽110的槽口处向下延伸，该第一栅电极131在纵向上的延伸，使得该第一栅电极131与屏蔽电极20的上部重叠。
可选地，该第一氧化层141和第二氧化层142的材质均为通过氧化形成的二氧化硅。该第一氧化层141可以作为器件的场氧层，该第二氧化层142可以作为器件的栅氧层。
步骤S240：通过离子注入工艺制作源极结构，使得所述源极结构位于相邻所述第一沟槽和所述第二沟槽之间的基底层上层。
可选的，可以先注入P型杂质，退火后形成各行P型体区，然后在注入N型杂质，激活后形成N型源区。
参照图2i，其示出了步骤S240完成后的器件剖视结构示意图，参照图2i可以看出，在相邻的第一沟槽110和第二沟槽120之间的基底层100上层形成源极结构150，该源极结构150的深度小于第一栅电极131的深度和第二栅电极132的深度。
本实施例通过在相邻两个第一沟槽之间的基底层中设置第二沟槽，且该第二沟槽中设有第二栅电极，使得该第二栅电极附近承担部分的电压，且第二沟槽使得器件的台面区（mesa区）减小，从而使得器件的单位电流密度提高，进而能够使得本申请的器件击穿电压升高，同时导通电阻与同电压等级相比更低，提高了器件的可靠性。
在图2i所示结构的基础上，制作源极金属层和漏极金属层，以形成图1所示的结构。即，本申请实施例还在步骤S240之后进行：
先在图2i所示基底层100上表面沉积形成绝缘层105；
再在对应源极结构150位置处的绝缘层105开设形成接触孔160；该接触孔160延伸至第一导电类型外延层103中。
然后在绝缘层105上和基底层100下表面位置处制作金属层，使得位于绝缘层105上的金属层填充满该接触孔160与源极结构150接触。其中，位于绝缘层105上的金属层为源极金属层104，位于基底层100下表面位置处的金属层为漏极金属层101。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (10)

1.一种屏蔽栅沟槽型半导体器件，其特征在于，所述屏蔽栅沟槽型半导体器件包括：
基底层，所述基底层中形成有多条第一沟槽，相邻两条所述第一沟槽之间形成第二沟槽，所述第一沟槽从所述基底层的上表面向下延伸第一深度，所述第二沟槽从所述基底层的上表面向下延伸第二深度；所述第二深度小于所述第一深度；
所述第一沟槽中形成有屏蔽电极和第一栅电极，所述屏蔽电极与第一栅电极之间、所述屏蔽电极与第一沟槽侧壁之间、以及所述第一栅电极与所述第一沟槽的侧壁之间均隔离有氧化层；
所述第二沟槽中形成有第二栅电极，所述第二栅电极与所述第二沟槽的侧壁之间隔离有氧化层；
相邻所述第一沟槽和所述第二沟槽之间的基底层上层形成源极结构。
2.如权利要求1所述的屏蔽栅沟槽型半导体器件，其特征在于，所述屏蔽电极位于所述第一沟槽的中间，从所述第一沟槽的槽口处向所述第一沟槽的槽底延伸；
所述屏蔽电极上部两侧的第一沟槽中，分别形成一所述第一栅电极。
3.如权利要求1所述的屏蔽栅沟槽型半导体器件，其特征在于，所述基底层的上表面上覆盖有源极金属层，所述源极金属层与所述源极结构欧姆接触；
所述基底层的下表面处覆盖有漏极金属层。
4.如权利要求3所述的屏蔽栅沟槽型半导体器件，其特征在于，所述源极金属层与所述基底层的上表面之间隔有绝缘层，对应所述源极结构位置处的绝缘层中开设有接触孔，所述源极金属层通过所述接触孔与所述源极结构欧姆接触。
5.如权利要求1所述的屏蔽栅沟槽型半导体器件，其特征在于，所述第一沟槽的宽度大于所述第二沟槽的宽度。
6.如权利要求1所述的屏蔽栅沟槽型半导体器件，其特征在于，所述基底层包括衬底层和从所述衬底层上表面外延生长形成的外延层。
7.一种屏蔽栅沟槽型半导体器件的制造方法，其特征在于，所述屏蔽栅沟槽型半导体器件的制造方法包括以下步骤：
提供带有第一沟槽和第二沟槽的基底层，所述第二沟槽位于相邻两个第一沟槽之间；所述第一沟槽从所述基底层的上表面向下延伸第一深度，所述第二沟槽从所述基底层的上表面向下延伸第二深度；所述第二深度小于所述第一深度；
在所述第一沟槽中制作形成屏蔽电极，所述屏蔽电极与第一沟槽侧壁之间隔离有氧化层；
在所述第一沟槽中制作形成第一栅电极，在所述第二沟槽中制作形成第二栅电极，所述第一栅电极与所述屏蔽电极之间、所述第一栅电极与所述第一沟槽的侧壁之间、以及所述第二栅电极与所述第二沟槽的侧壁之间均隔离有氧化层；
通过离子注入工艺制作源极结构，使得所述源极结构位于相邻所述第一沟槽和所述第二沟槽之间的基底层上层。
8.如权利要求7所述的屏蔽栅沟槽型半导体器件的制造方法，其特征在于，所述在所述第一沟槽中制作形成屏蔽电极，所述屏蔽电极与第一沟槽侧壁之间隔离有氧化层的步骤，包括：
依照带有所述第一沟槽和第二沟槽的基底层上表面形貌，氧化形成第一氧化层，所述第一氧化层填充满所述第二沟槽，并覆盖在所述第一沟槽的内表面形成屏蔽电极容置空间；
淀积第一导电多晶硅，使得所述第一导电多晶硅至少填充满所述屏蔽电极容置空间；
刻蚀去除位于所述基底层上的第一导电多晶硅和第一氧化层，使得剩余在所述第一沟槽中的第一导电多晶硅形成屏蔽电极。
9.如权利要求8所述的屏蔽栅沟槽型半导体器件的制造方法，其特征在于，所述在所述第一沟槽中制作形成第一栅电极，在所述第二沟槽中制作形成第二栅电极，所述第一栅电极与所述屏蔽电极之间、所述第一栅电极与所述第一沟槽的侧壁之间、以及所述第二栅电极与所述第二沟槽的侧壁之间均隔离有氧化层的步骤，包括：
刻蚀去除位于所述屏蔽电极上部两侧的第一氧化层，和位于所述第二沟槽上部的第一氧化层，形成栅沟槽；
氧化所述栅沟槽的侧壁，形成第二氧化层；
淀积第二导电多晶硅，使得所述第二导电多晶硅填充满带有所述第二氧化层的栅沟槽；
刻蚀去除位于所述基底层上的第二导电多晶硅和第二氧化层，使得剩余在所述第一沟槽位置处栅沟槽中的第二导电多晶硅形成第一栅电极，剩余在所述第二沟槽位置处栅沟槽中的第二导电多晶硅形成第二栅电极。
10.如权利要求7所述屏蔽栅沟槽型半导体器件的制造方法，其特征在于，所述屏蔽栅沟槽型半导体器件的制造方法还包括：在所述通过离子注入制作源极结构，使得所述源极结构位于相邻所述第一沟槽和所述第二沟槽之间的基底层上层的步骤，之后进行的：
在所述基底层上表面淀积形成绝缘层；
在对应所述源极结构位置处的所述绝缘层中开设接触孔；
在所述绝缘层上和基底层下表面位置处制作金属层，使得位于所述绝缘层上的金属层填充满所述接触孔与源极结构接触；位于所述绝缘层上的金属层形成源极金属层，位于所述基底层下表面位置处的金属层形成漏极金属层。
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