CN106067484B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其能够低廉地进行制造且是降低了反馈电容的沟槽栅型。具有：半导体基板，其是层叠第1半导体区、第2半导体区、第3半导体区、以及第4半导体区而成的；绝缘膜，其配置在槽的内壁上，该槽从第4半导体区的上表面延伸，贯通第4半导体区以及第3半导体区而达到第2半导体区；控制电极，其在槽的侧面，与第3半导体区的侧面相对地配置在绝缘膜上；第1主电极，其与第1半导体区电连接；第2主电极，其与第3半导体区以及第4半导体区电连接；底面电极，其在槽的底面中与控制电极分离地配置在绝缘膜上，与第2主电极电连接，其中，在俯视时，槽的延伸方向的长度为槽的宽度以上，且，槽的宽度大于相邻的槽彼此之间的间隔。

Description

半导体装置
本申请是申请号为201410478175.3、申请日为2014年9月18日、发明名称为“半导体装置”的中国发明专利申请的分案申请。
技术领域
本发明涉及进行开关动作的沟槽栅型的半导体装置的结构。
背景技术
功率MOSFET或绝缘栅双极晶体管(Insulated Gate Bipolar Transistor：IGBT)等已作为进行大电流的开关动作的开关元件(功率半导体元件)来使用。在这样的开关元件中，使用了沟槽栅型的开关元件，其在形成于半导体基板上的槽(沟槽)中形成有绝缘膜以及栅电极。IGBT中的槽的宽度通常设定为1μm以下的程度(例如，参照专利文献1)。
图6是示出这样的沟槽栅型的半导体装置110的结构的一例的剖视图。在图6中，在半导体基板180上，在作为漏极层的n+层181上，依次形成有n-层182、p-层183。在半导体基板180的表面侧，形成有贯通p-层183的槽185。槽185沿与图6中的纸面垂直方向延伸，且平行地形成有多个(在图示的范围内为4个)。在各个槽185的内面上均匀地形成有氧化膜186，且以嵌入到槽185中的方式形成有栅电极187。
此外，在半导体基板180的表面侧，在槽185的两侧形成有作为源区的n+层188。在半导体基板180的表面形成有源电极189。另一方面，在半导体基板180的整个背面，与n+层181接触地形成有漏电极190。另一方面，在半导体基板180的表面侧，以覆盖槽185的方式形成有层间绝缘膜191，因此，源电极189与n+层188和p-层183这双方接触，与栅电极187绝缘。在图6所示的范围外的表面侧中，例如，在槽185的延伸方向(纸面垂直方向)的端部侧，使全部栅电极187连接，并与公共的栅极配线连接。此外，在图6所示的范围内，在整个表面中形成有源电极189，在表面侧，该栅极配线与源电极189分离地形成。因此，在每一槽185中，由于施加于栅极配线(栅电极187)的电压，在槽185的侧面的p-层183中形成有沟道，半导体装置110导通。即，能够通过对栅电极187施加的电压来进行源电极189与漏电极190之间的电流的开关控制。由于在每一槽185中形成的沟道全部并联连接，因此能够在源电极189与漏电极190之间流过大电流。
此外，图6示出了功率MOSFET的结构，但在IGBT的情况下，也能够适用相同的结构。在该情况下，例如可以构成为，在半导体基板180的下层配置p层(集电层)，使背面电极与集电层接触。即，背面电极作为集电极而发挥作用。
为了使该半导体装置高速动作，需要降低反馈电容Crss和输入电容Ciss。在图6的结构中，反馈电容Crss为栅电极187和漏电极190之间的电容，输入电容Ciss为栅电极187和源电极189之间的电容与反馈电容Crss之和。此处，在图6的结构中，存在隔着槽185的底部的氧化膜186的电容，因此，难以降低反馈电容Crss。已知的是，通过加厚氧化膜186，能够降低反馈电容Crss。但是，动作速度以外的半导体装置的特性也与氧化膜186的厚度非常相关，因此，氧化膜186的厚度通常被设定为在动作速度以外得到期望的特性。因此，与层间绝缘膜191不同，氧化膜186通过与半导体层(p-层183等)之间的界面特性特别好的热氧化而较薄地形成。在该情况下，难以降低反馈电容Crss。
为了解决这样的问题，例如研究了在槽185底部中，仅特别加厚氧化膜186的结构。此外，研究了如下结构：在槽185的底部，设置有分别具有与栅电极187、氧化膜186相同的结构的第1半导体层、第1氧化膜，在其上形成上述栅电极187、氧化膜186。
根据这些结构，能够降低反馈电容Crss。另一方面，在这些结构中，使形成有沟道的部分即槽185的侧面上的p-层183上(侧面)的氧化膜186变薄，因此，能够得到动作速度以外也具有良好特性的半导体装置。
现有技术文献
专利文献
专利文献1：日本专利特表2013-524481号
发明内容
发明所要解决的技术问题
但是，在采用在槽底部中仅使氧化膜186变厚的结构的情况下，在热氧化工序中，为了均匀地进行氧化，实际很难在使槽的侧面的绝缘膜保持较薄的状态下，在槽的底面上形成仅局部较厚的绝缘膜。因此，为了形成局部较厚的绝缘膜，例如需要进行使所形成的绝缘膜局部保留的蚀刻、然后进行再次热氧化这样的工序，或者，进一步多次反复进行这样的工序，其制造工序变得复杂。此外，在槽的底部具有设置在第1半导体层、第1绝缘膜上的公知的沟槽栅结构的结构中，另外必要用于形成槽内的结构的工序，因而其制造工序变得复杂。这样，由于制造工序复杂，因此，在采用上述结构的情况下，难以低成本地制造半导体装置。即，困难廉价地制造出使反馈电容Crss下降的沟槽栅型的半导体装置。
此外，本申请人发现，在IGBT中，通过加大槽的宽度，可降低导通电阻。但是，在加大槽的宽度的结构的IGBT中，存在反馈电容Crss增大这样的问题。
本发明是鉴于该问题而完成的，目的在于提供一种能够低廉地进行制造且降低了反馈电容的沟槽栅型的半导体装置。
用于解决问题的手段
根据本发明的一个方式，提供一种半导体装置，该半导体装置具有：(a)第1导电型的第1半导体区；(b)第2导电型的第2半导体区，其配置在第1半导体区之上；(c)第1导电型的第3半导体区，其配置在第2半导体区之上；(d)多个第2导电型的第4半导体区，它们配置在第3半导体区之上；(e)绝缘膜，其分别配置在槽的内壁上，该槽从第4半导体区的上表面延伸，贯通第4半导体区以及第3半导体区，到达第2半导体区；(f)控制电极，其在槽的侧面中被配置在绝缘膜的与第3半导体区的侧面相对的区域上，(g)第1主电极，其与第1半导体区电连接；(h)第2主电极，其与第4半导体区电连接；(i)底面电极，其在槽的底面上，与控制电极分离地配置在绝缘膜上，并与第2主电极电连接，在俯视时，槽的延伸方向的长度为槽的宽度以上，且，槽的宽度大于相邻的槽彼此之间的间隔。
根据本发明的其它方式，提供一种半导体装置，该半导体装置具有：(a)第1导电型的第1半导体区；(b)第2导电型的第2半导体区，其配置在第1半导体区之上；(c)第1导电型的第3半导体区，其配置在第2半导体区之上；(c)多个第2导电型的第4半导体区，它们配置在第3半导体区之上；(d)绝缘膜，其分别配置在槽的内壁上，该槽从第4半导体区的上表面延伸，贯通第4半导体区以及第3半导体区，到达第2半导体区；(e)控制电极，其在槽的侧面中被配置在绝缘膜的与第3半导体区的侧面相对的区域上，(f)底面电极，其在槽的底面上，与控制电极分离地配置在绝缘膜上；(g)第1主电极，其与第1半导体区电连接；(h)层间绝缘膜，其配置在控制电极以及底面电极上；(i)第2主电极，其在控制电极以及底面电极的上方，隔着层间绝缘膜配置在第3半导体区上以及第4半导体区上，并与第4半导体区以及底面电极电连接，在俯视时，槽的面积大于相邻的槽之间的半导体区的面积。
发明效果
根据本发明，可提供能够低廉地进行制造且降低了反馈电容的沟槽栅型的半导体装置。
附图说明
图1是本发明的第1实施方式的半导体装置的剖视图。
图2是示出本发明的第1实施方式的半导体装置的制造方法的工序剖视图。
图3是示出本发明的第1实施方式的半导体装置的制造方法的工序剖视图(续)。
图4的(a)是本发明的第1实施方式的半导体装置的俯视图，图4的(b)、图4的(c)是剖视图。
图5是示出本发明的第1实施方式的半导体装置中的槽内的结构的图。
图6是示出比较例的半导体装置的结构的剖视图。
图7是示出本发明的第2实施方式的半导体装置的结构的示意性的剖视图。
图8是示出本发明的第2实施方式的半导体装置的槽的宽度与集电极-发射极间电压以及集电极-发射极间饱和电压之间的关系的曲线图。
图9是示出在半导体装置中蓄积了空穴的情况的仿真结果，其中，图9的(a)为槽的宽度为2μm的情况，图9的(b)为槽的宽度为1μm的情况。
图10是槽周边的电位分布的仿真结果，其中，图10的(a)是槽的宽度为2μm的情况，图10的(b)是槽的宽度为1μm的情况。
图11是示出本发明的第2实施方式的半导体装置的槽的宽度与集电极-发射极间电压以及集电极-发射极间饱和电压之间的关系的其它曲线图。
图12是示出本发明的第2实施方式的半导体装置的槽的宽度相对于基区与发射极相连的宽度之比和集电极-发射极间电压VCES以及集电极-发射极间饱和电压Vcesat之间的关系的曲线图。
图13是示出本发明的第2实施方式的半导体装置的栅电极与底面电极的配置的示意图，图13的(a)是俯视图，图13的(b)是沿着图13的(a)的XIII-XIII方向的剖视图。
图14是示出本发明的第2实施方式的半导体装置的发射区的配置例的示意性的立体图。
图15是示出本发明的第2实施方式的半导体装置的发射区的其它配置例的示意性的立体图。
图16是示出本发明的第2实施方式的半导体装置的槽以及连接槽的配置例的示意性的俯视图。
图17是示出本发明的第2实施方式的半导体装置的槽与连接槽的连接部位的结构的示意性的俯视图。
图18是图17所示的连接部位的沿着槽延伸的方向的示意性的剖视图。
图19是示出本发明的第2实施方式的半导体装置的活性区域的配置例的示意性的俯视图。
图20是示出本发明的第2实施方式的半导体装置的槽周边的结构例的示意性的俯视图。
标号说明
1…半导体装置；10…集电区，第1半导体区；15…缓冲层；20…漂移区，第2半导体区；21…n+层；22…n-层；25…槽；30…p-层，基区，第3半导体区；40…n+层，发射区，第4半导体区；50…绝缘膜；60…栅电极，控制电极；65…底面电极；70…层间绝缘膜；71…第1绝缘膜；72…第2绝缘膜；80…漏电极，集电极，第1主电极；90…源电极，发射极，第2主电极；100…半导体基板；101…沟道区；125…连接槽
具体实施方式
接下来，参照附图，对本发明的实施方式进行说明。在以下的附图的记载中，对相同或相似的部分标注相同或相似的符号。不过，附图是示意性的图，应该留意的是，厚度与平面尺寸之间的关系、各部的长度的比率等与现实不同。因此，具体的尺寸应参考以下的说明来判断。另外，当然，在附图彼此之间包含彼此尺寸的关系或比例不同的部分。
另外，以下所示的实施方式例示了用于将本发明的技术思想具体化的装置或方法，本发明的技术思想并不是将结构部件的形状、结构、配置等限定于下述方式。本发明的实施方式在权利要求的范围内可以添加各种变更。
(第1实施方式)
以下，对本发明的第1实施方式的半导体装置进行说明。该半导体装置是沟槽栅型的功率MOSFET，其通过栅极电压来控制沟道的导通/截止，进行电流的开关控制。栅电极形成于在半导体基板的表面上平行地形成的槽25中，各栅电极并联连接。各栅电极形成在槽25的内部，在槽25中的表面上形成有绝缘膜。
图1是示出该半导体装置1的结构的剖视图。半导体装置1是具有如下结构的沟槽栅型的元件：在半导体基板100中形成的槽25中形成有栅电极。在图1中，在该半导体基板100中，在作为漏极层的n+层21上，依次形成有n-层22、p-层30。在半导体基板100的表面侧，形成有贯通p-层30的槽25。槽25沿与图1中的纸面垂直方向延伸而并行地形成有多个(在图1中为两个)。在槽25的内面(侧面以及底面)，均匀地形成有绝缘膜50。不过，也可以使绝缘膜50在槽25的侧面处较薄，而在槽25的底面处较厚。
在半导体基板100的表面侧，在槽25的两侧形成有n+层40。在半导体基板100的整个背面上，形成有与n+层(漏极层)21电连接的漏电极(第1主电极)80。
在半导体基板100的离开槽25的表面中，绝缘膜50被去除。在图1中，示出了并列有两个槽25的结构，以下，对与单个槽25对应的结构进行说明。在该半导体装置1中，尤其是槽25内的结构与图6所示的半导体装置110不同。
首先，栅电极60沿着槽25的左右的侧壁部的p-层30而分别设置，形成为在槽25的底面上左右分离。不过，左右的栅电极60分别在图示的范围外(例如，槽25的长度方向的端部)连接。栅电极60例如由高浓度掺杂的导电性的多晶硅膜构成。
另一方面，在上表面观察的情况下，在槽25的底面上，如后述的图4的(a)所示，在左右的栅电极60之间形成有与左右的栅电极60分离(绝缘)的底面电极65。在槽25的底面上也形成有绝缘膜50，因此，底面电极65也与其下方的n-层22绝缘。在该状态下，以覆盖左右的栅电极60且使底面电极65与其两侧的栅电极60分离的方式，在槽25内形成层间绝缘膜70。
在该状态下，以覆盖半导体基板100的表面的方式，形成源电极(第2主电极)90。通过上述结构，与图6的结构的半导体装置110同样地，源电极90在半导体基板100的表面上与p-层30、n+层40连接，并且，通过层间绝缘膜70中设置的贯通孔而与槽25的底面上的底面电极65连接。通过层间绝缘膜70、使源电极90与栅电极60绝缘。
与图6的半导体装置110同样地，在表面侧，全部栅电极60在槽25的延伸方向端部侧与公共的栅极配线连接。该栅极配线与源电极90分离。因此，能够分别控制源电极90、漏电极80、栅电极60的电位，通过施加于栅极配线的电压来进行源电极90、漏电极80之间的电流的开关控制。
在该结构中，使栅电极60不形成在槽25的底面上而在两侧分开，由此，减小了栅电极60与漏电极80之间的反馈电容Crss。此外，由于底面电极65与源电极90被设为相同电位(例如接地电位)，因此减小了反馈电容Crss(反馈电容)。
此外，在不配置底面电极65而在槽25内配置有左右分离的栅电极60的沟槽栅型的元件中，在槽25的宽度较大的情况下(例如，槽宽为3μm～20μm的情况下)，槽25的底部侧的耗尽层难以扩展，因此，往往出现耐压在该部分降低、从而元件整体的耐压在该部分降低的情况。与此相对，如上所述，通过在左右的栅电极60之间设置底面电极65，由此，即使在槽25的宽度较大的情况下，由于能够使槽25的底部侧的耗尽层良好的扩展，因此能够提高耐压。
此外，在图1的结构中，绝缘膜50在槽25的内部均匀地形成，因此，通过1次热氧化工序即可形成绝缘膜50。此外，通过对同一多晶硅膜进行图案化，能够使栅电极60和底面电极65同时形成。
以下，对该制造方法进行具体说明。图2的(a)～图2的(h)、图3的(i)～图3的(n)是示出该半导体装置1的制造工序的工序剖视图。此处，仅示出与一个槽25相关的结构。
首先，如图2的(a)所示，在n+层21上依次形成n-层22、p-层30而得到的半导体基板100上应该形成槽25的部位的表面(p-层30中)处，通过离子注入来形成宽度大于槽25的n+层40。此外，p-层30与n+层40中的至少一方可以在形成后述的栅电极60、底面电极65之后形成。
接下来，如图2的(b)所示，在形成有n+层40的区域中形成槽25(槽形成工序)。关于槽25，例如可以以光致抗蚀剂膜为掩模，通过对半导体基板100进行干式蚀刻来形成。槽25设为贯通p-层30而达到n-层22的深度。
接下来，通过对图2的(b)的结构进行热氧化，由此，在包含槽25内部在内的半导体基板100的整个表面上形成绝缘膜50(氧化工序)。然后，将离开槽25的区域中的绝缘膜50通过蚀刻去除。由此，如图2的(c)所示，绝缘膜50仅残存于槽25的内部(底面，侧面)及其周围。此处，在将绝缘膜50的厚度设为在槽25内部均匀的情况下，通过1次热氧化即可形成绝缘膜50。
接下来，为了具有导电性，利用CVD法，使高浓度掺杂的多晶硅膜(栅电极材料)600在整个表面上成膜(栅电极成膜工序)。此时，如图2的(d)所示，在使槽25的内部不被多晶硅膜600填充、而使多晶硅膜600的厚度在槽25的侧面以及底面处大致均匀地进行覆盖这样的成膜条件下，进行多晶硅膜600的成膜。
接下来，对该成膜后的多晶硅膜600进行图案化(栅电极图案化工序)。图2的(e)～图2的(h)是详细说明该工序的图。首先，如图2的(e)所示，在整个面上涂覆形成光致抗蚀剂膜200之后，进行使用了掩模的曝光/显像，从而如图2的(f)所示那样对光致抗蚀剂膜200进行图案化。此处，由于曝光时的焦点深度的限制，对包含阶梯差部而形成的光致抗蚀剂膜200进行曝光/显像，在阶梯差的上下处高精度地图案化通常较困难。但是，如图所示，此处，仅在槽25的内部进行图案化，因此，使曝光时的焦点对准槽25的底面，即可容易容易地进行图2的(f)所示的图案化。
然后，如图2的(g)所示，通过对多晶硅膜600进行干式蚀刻(各向异性蚀刻)，由此，选择性地去除尤其是槽25内的多晶硅膜600，使栅电极60与底面电极65分离地形成。然后，如图2的(h)所示那样，将光致抗蚀剂膜200去除。由此，形成了图1中的栅电极60、底面电极65。此外，对多晶硅膜600进行图案化，使其在图示的范围外(例如，槽25的延伸方向的端部侧等)作为配线材料而局部残存。
然后，如图3的(i)所示，在整个表面上使绝缘膜700成膜(层间绝缘膜成膜工序)。此时，与多晶硅膜600同样地，在槽25的内部形成绝缘膜700。
接下来，对该成膜后的绝缘膜700进行图案化(层间绝缘膜图案化工序)。图3的(j)～图3的(m)是详细说明该工序的图。首先，如图3的(j)所示，与图2的(d)同样地涂覆形成光致抗蚀剂膜200。然后，如图3的(k)所示，在使绝缘膜700在槽25的外侧、以及槽25内的底面电极65上露出的方式，对光致抗蚀剂膜200同样地进行图案化。在该情况下的图案中，加工线宽度较小部位也在槽25的内部，因此，使曝光时的焦点对准槽25的底面而进行曝光，能够容易地进行该图案化。
然后，通过进行绝缘膜700的干式蚀刻，如图3的(l)所示那样，使绝缘膜700残存为层间绝缘膜70。然后，如图3的(m)所示那样，将光致抗蚀剂膜200去除。
然后，如图3的(n)所示那样，在表面形成源电极90，在背面形成漏电极80(电极形成工序)，由此制造出图1的半导体装置1。此外，虽然在图3的(n)所示的区域中，在整个表面上形成有源电极90，但实际上，与漏电极80不同，源电极90不在半导体装置1的整个表面上形成。实际上，槽25沿与图2、图3中的纸面垂直方向延伸，在其端部处，对栅电极60进行图案化，使其与源电极90不接触而在表面侧引出。由此，栅电极60、源电极90、漏电极80分别作为电极端子而发挥作用。
在图1的结构中，源电极90与底面电极65直接连接，底面电极65与源电极90为相同电位。此处，实际上，底面电极65在槽25的延伸方向上与槽25同样地延伸，但底面电极65自身不成为半导体装置1的主电流的路径。因此，源电极90与细长的底面电极65不需要在槽25的延伸方向上均匀地相连，可以适当设定这些接触部分。
图4的(a)示出了从上表面观察这样的情况下的结构的俯视图。此处，记述了底面电极65上的层间绝缘膜70的开口部301，而省略了源电极90、层间绝缘膜70的记载。图4的(a)中的A-A方向的剖视图为图4的(b)，B-B方向的剖视图为图4的(c)。在该例中，开口部301(即，源电极90与底面电极65之间的连接部位)设为错开地排列，但是例如，也可以不在芯片的中央部分设置开口部301，而只在芯片的端部设置开口部301。关于这样的设定，可以通过层间绝缘膜图案化工序(图3的(k))中的掩模图案来进行。
此外，在设置焊盘的区域中，为了抑制焊接时的裂纹，优选使图4的(c)中的层间绝缘膜70的表面变得平坦。在该情况下，优选的是，在使层间绝缘膜70的表面变得平坦(与半导体基板100表面平行)那样的成膜条件下，形成层间绝缘膜70。这样，关于层间绝缘膜70的形状，只要能够使栅电极60与底面电极65绝缘，则可以适当设定。
接下来，对栅电极60与底面电极65之间的位置关系进行说明。在图1的结构中，槽25的底面中的栅电极60与底面电极65之间的位置关系会给半导体装置1的特性带来影响。图5是将槽25的内部结构放大的图，设栅电极60与底面电极65的间隔为D，设槽25内的栅电极60朝底面电极65侧的突出量为X。
如果对突出量X与间隔D之间的关系进行说明的话，例如，在设槽25的宽度与底面电极65的宽度固定的情况下，在加大间隔D、减小突出量X时，能够降低电容Crss。这是因为，与减小的突出量X相对应地会使与栅电极60的与n-层22相对的面积减少。
另一方面，在加大突出量X、减小间隔D时，能够提高耐压。这是因为，加大突出量X会使得栅电极60与n-层22之间的电位差导致的耗尽层和底面电极65与n-层22之间的电位差导致的耗尽层连续地相接，因此，在槽25的下部，耗尽层良好地扩展。
因此，通过调整突出量X和间隔D，能够对耐压和反馈电容Crss进行优化。此外，关于突出量X和间隔D的调整，能够通过后述那样图案化而容易地进行，因此，与以往那样改变栅极氧化膜的厚度来调整这些特性的方式相比，处理变得容易。
根据上述结构、制造方法，间隔D、突出量X均由栅电极图案化工序(图2的(f))的光致抗蚀剂膜200的图案(光刻的掩模图案)确定。例如，通常，在功率MOSFET中，为了保护元件，在源电极90、漏电极80之间产生击穿的情况下，将该部位设定为在芯片上的特定的区域中产生。在该情况下，在该特定的部位中，通过使用加大了间隔D的掩模图案，能够容易地进行使芯片上的活性区域(单元区域)的耐压下降的处理。另一方面，通过减小间隔D，能够降低反馈电容Crss。即，仅通过栅电极图案化工序中的光刻的掩模图案，即可进行芯片的面内的耐压或反馈电容Crss的分布的控制。在图2的(f)中的光刻中，通过使曝光时的焦点对准槽25的底面，能够高精度地控制间隔D、突出量X。
此外，关于底面电极65的截面形状(图2的(g)中的多晶硅膜600的蚀刻形状)，能够通过干式蚀刻条件来控制。由此，例如，在将底面电极65设为立锥体形状(下侧变宽的形状)的情况下，能够容易地将层间绝缘膜70嵌入到栅电极60与底面电极65之间，从而优化它们之间的绝缘性。相反，在将底面电极65设为倒锥体形状(上侧变宽的形状)的情况下，能够扩大源电极90与底面电极65之间的接触面积，从而降低它们之间的接触电阻。
此外，如上所述，在槽25的外侧(半导体基板100的表面)还存在多晶硅膜600作为配线而残存的部位，该配线图案比间隔D、突出量X粗。因此，即使在使曝光时的焦点对准槽25的底面的情况下，也容易进行该配线图案的图案化。即，如上所述，即使在高精度地控制间隔D、突出量X的情况下，也能够容易地进行该半导体装置1中的多晶硅膜600的图案化。此外，在层间绝缘膜图案化工序中，实际上，在槽25以外的部位中也存在残存有绝缘膜700的部位，但该部位的图案比槽25内的图案(开口部301)粗，因此其图案化同样较容易。
通过以上方式，能够通过简易制造工序制造出上述半导体装置1，其特性的控制也能通过光刻时的掩模图案来进行。
为了在槽25内形成上述结构，在上述半导体装置1中，槽25的宽度优选较大。因此，优选使槽25的宽度大于其深度。
此外，在上述例中，在槽25内的两侧面分开地形成的栅电极60之间形成有底面电极65，但是已知的是，即使在没有形成底面电极65的情况下，反馈电容Crss也减小。在这样的情况下，除了要变更栅电极图案化工序中的光刻的掩模图案之外，也能够应用于上述相同的制造方法。
此外，已知的是，即使在不使栅电极在槽内左右完全地分离、而在底面上也形成有栅电极但在底面上的栅电极中设置有开口部的情况下，也起到相同的效果。即，只要具有在左右的侧壁形成有栅电极、且至少在槽的底面将栅电极部分地去除的结构，即可起到上述效果。这样的结构也可以通过上述制造方法同样地进行制造。在部分地去除的部位处设置有与栅电极绝缘的底面电极的情况下，也起到与上述底面电极相同的效果。
已知的是，在上述结构中，即使将导电型(p型、n型)颠倒，也起到相同的效果。已知的是，能够与构成半导体基板、栅电极等的材料无关实现上述结构、制造方法，能够起到相同的效果。
此外，在上述说明中，半导体装置为沟槽栅型的功率MOSFET，但在IGBT等的沟槽栅型的元件中，也可以使用相同的结构。即，已知的是，只要是如下半导体装置，即可采用相同的结构，起到相同的效果：在半导体基板的表面上形成有槽，且设置有与在其内面形成的绝缘膜相连的栅电极，通过施加于栅电极的电压，来对流过在半导体基板的背面侧形成的第1主电极与在表面侧形成的第2主电极之间的动作电流进行开关控制。
(第2实施方式)
在上述结构中，特别优选的是，在具有3μm～20μm的宽度的槽25的IGBT的情况下，由于空穴被蓄积在槽25的底部，因此能够降低导通电压。此外，由于能够减少栅电极的条数，因此，能够进一步降低反馈电容Crss。
本发明的第2实施方式的半导体装置1，如图7所示，半导体基板100具有：第1导电型的第1半导体区10；配置在第1半导体区10上的第2导电型的第2半导体区20；配置在第2半导体区20上的第1导电型的第3半导体区30；以及彼此分离地配置在第3半导体区30上的第2导电型的第4半导体区40。
如图7所示，形成有如下槽25：其从第4半导体区40的上表面延伸，贯通第4半导体区40以及第3半导体区30，到达第2半导体区20。在槽25的内壁上配置有绝缘膜50。而且，在槽25的壁面上，以与第3半导体区30的侧面相对的方式，在绝缘膜50上配置有控制电极60。此外，在槽25的底面上，以与控制电极60分离的方式，在绝缘膜50上配置有底面电极65。此外，半导体装置1具有：第1主电极80，其与第1半导体区10电连接；以及第2主电极90，其与第3半导体区30以及第4半导体区40电连接。此外，也可以不使第2主电极90与第3半导体区30电连接。底面电极65与第2主电极90电连接。
第1导电型和第2导电型为彼此相反的导电型。即，如果第1导电型为n型，则第2导电型为p型，如果第1导电型为p型，则第2导电型为n型。在以下说明中，以第1导电型为p型、第2导电型为n型的情况为例来进行说明。
如上所述，图7所示的半导体装置1为沟槽栅型的IGBT。为了容易理解地进行说明，以下，设第1半导体区10为p型的集电区10，设第2半导体区20为n型的漂移区20，设第3半导体区30为p型的基区30，设第4半导体区40为n型的发射区40来进行说明。多个发射区40选择性地嵌入到基区30的上表面的一部分中。此外，设控制电极60为栅电极60、第1主电极80为集电极80、第2主电极90为发射极90来进行说明。基区30的与栅电极60相对的表面为沟道区101。即，绝缘膜50的在槽25的侧面形成的区域作为栅绝缘膜而发挥作用。
以下，例示了半导体基板中的各半导体区的杂质浓度以及厚度等。
在设槽25的宽度W1为3μm～15μm、槽25的深度为2μm～10μm的情况下，发射区40的厚度为0.3μm以上且1μm以下左右，发射区40的杂质浓度为1×1018cm-3～1×1020cm-3左右。此外，基区30的厚度为4μm左右，基区30的杂质浓度为5×1016cm-3～1×1018cm-3左右。此外，期望的是，漂移区20的厚度为40μm以上且140μm以下，漂移区20的比电阻为10Ωcm以上且150Ωcm以下。此外，集电区10的厚度为1μm～300μm，集电区10的杂质浓度为1×1017cm-3～1×1019cm-3左右。
在图7所示的半导体装置1中，槽25的宽度W1大于彼此相邻的槽25彼此之间的间隔W2。槽25的宽度W1表示与基区30的下表面相连的部分、即槽25在基区30与漂移区20之间的界面的位置处的宽度。槽25彼此之间的间隔W2是指槽25之间的半导体区的宽度。此外，在图7中，将由宽度W3表示的、槽25之间的、发射极90与基区30相接的部分的宽度(沿面距离)称作“连接区宽度”。
在栅电极60的上表面，配置有层间绝缘膜70。在栅电极60的上方，隔着层间绝缘膜70而配置有与基区30和发射区40连接的发射极90。通过层间绝缘膜70，使栅电极60与发射极90电绝缘。在槽25的内部，通过层间绝缘膜70，使栅电极60与底面电极65电绝缘。
此外，在图7所示的例中，在漂移区20与集电区10之间，配置有n型的缓冲层15。
此处，对图7所示的半导体装置1的动作进行说明。在发射极90与集电极80之间，施加规定的集电极电压，在发射极90与栅电极60之间，施加规定的栅极电压。例如，集电极电压为300V～1600V左右，栅极电压为10V～20V左右。在这样将半导体装置1设为导通状态时，在沟道区101中，从p型反转为n型，形成沟道。通过所形成的沟道，从发射极90向漂移区20注入电子。由于该注入的电子，集电区10和漂移区20之间被正向偏置，空穴(hole)从集电区10依次向漂移区20、基区30移动。在进一步增大电流时，来自集电区10的空穴增加，空穴被蓄积在基区30的下方。其结果是，由于电导调制，使得导通电压下降。
在将半导体装置1从导通状态设为截止状态的情况下，使栅极电压低于阈值电压，例如将栅极电压控制为与发射电压相同的电位或负电位，使沟道区101消失。由此，从发射极90朝向漂移区20的电子的注入停止。由于集电极80的电位高于发射极90，因此，从基区30与漂移区20之间的界面起，随着耗尽层扩展，漂移区20中蓄积的空穴穿过发射极90。
此时，空穴通过形成有栅电极60的彼此相邻的槽25之间的半导体区而移动。即，槽25与槽25之间成为空穴的吸出口。
图8示出了半导体装置1的槽25的宽度W1与栅极-发射极短路时的集电极-发射极间电压VCES以及集电极-发射极间饱和电压Vcesat之间的关系。集电极-发射极间饱和电压Vcesat对应于导通电压。此外，将槽25之间的间隔W2以及连接区宽度设为固定。集电极-发射极间饱和电压Vcesat越低越好，集电极-发射极间电压VCES越高越好。根据图8可知，通过加大槽25的宽度W1，使得导通电压下降。这是基于如下原因。
当在发射极90与集电极80之间施加规定的集电极电压、在发射极90与栅电极60之间施加规定的栅极电压而使半导体装置1导通时，沟道区101从p型反转为n型，形成沟道。通过所形成的沟道，使主要从发射极90沿着槽25的侧面移动来的电子注入到漂移区20中。由于该注入的电子，集电区10和漂移区20之间被设为正向偏置，空穴从集电区10向漂移区20移动。此外，槽25底部的下方的漂移区20的厚度充分大于槽25的宽度W1。因此，即使加大槽25的宽度W1，沿着槽25移动的电子也在比槽25深的区域中，通过漂移区20进行扩散。由此，不仅槽25间区域正下方的集电区10和漂移区20之间的界面处，在比其更宽的范围内，集电区10和漂移区20之间的界面成为正向偏置，空穴从集电区10向漂移区20移动。
从集电区10移动来的空穴的移动被槽25的底部阻碍，使得空穴蓄积在槽25的底部附近的漂移区20内，从而产生电导调制。槽25的宽度W1越宽，则空穴越容易蓄积到槽25的底部附近的漂移区20内。因此，根据使槽25的宽度W1形成为较大的半导体装置1，即使不配置载流子蓄积层，也能够降低导通电压。根据图8，在槽25的宽度W1为7μm左右的情况下，可最有效地降低导通电压。另一方面，在通常的半导体装置中，槽25的宽度W1即使在较大的情况下也为1μm～2μm左右。
此外，基区30与发射极90相连的连接区宽度的宽度W3是用于使空穴朝基区30、进而朝发射极90移动的窗口的部分的长度。宽度W3充分小于与宽度W1，因此，朝发射极90移动的空穴的量减少，空穴蓄积在槽25的底部附近的漂移区20内。
图9的(a)示出了槽25的底面的长度L为2μm的情况下，使空穴进行蓄积的情况的仿真结果。作为参考，图9的(b)示出了槽25的底面比图9的(a)窄的情况下的仿真结果。图9的(b)是槽25的底面的长度L为1μm的情况下的仿真结果。图9的(a)以及图9的(b)的横轴为槽25的底面延伸的方向的长度，纵轴为从槽25的表面(开口)起的深度。此外，区域R20表示漂移区20的位置，区域R30表示基区30的位置，区域R40表示发射区40的位置。蓄积的空穴的密度越高的区域，则显示得越浓。即，空穴蓄积在槽25的底部附近的漂移区内空穴蓄积，尤其是，在槽25的底部的下侧的区域内空穴蓄积。由于蓄积空穴导致的电导调制，使得导通电阻下降，如图9的(a)以及图9的(b)所示，与槽25的底面的长度为1μm的情况相比，在2μm的情况下，蓄积在槽25的底部外侧的下方的空穴的密度较高。因此，在槽25的宽度W1较大的情况下，导通电压较低。
此外，如果间隔W2较大，则不蓄积在基区30的下方而朝向基区30移动的空穴的量增加，或者，芯片面积增大。因此，为了降低导通电压，优选使槽25的宽度W1大于间隔W2。
此外，如图8所示，通过加大槽25的宽度W1，能够提高半导体装置1的耐压。这基于如下原因。
在将半导体装置1从导通状态设为截止状态时，耗尽层不仅从与基区30之间的PN结界面侧起、而且从槽25的底部周边起，在漂移区20内扩展。此时，优选的是，耗尽层的扩展方式为均匀地朝更大的范围扩展。在耗尽层的扩展不均匀或较小的情况下，耐压下降。在槽25的宽度W1较小的情况下，作为电场集中点的槽25的底面的两端部彼此接近，因此，在槽25的底面的正下方，耗尽层不能良好地扩展到均匀且较大的范围。但是，在槽25的底部的宽度W1较大的情况下，槽25的底面的两端部之间隔较大，因此，端部之间的槽25的底部的正下方的耗尽层可扩展到更均匀或更大的范围。因此，在槽25的底部的宽度较大的半导体装置1中，耐压提高。
图10的(a)、图10的(b)示出了对电位分布进行仿真的结果。图10的(a)是槽25的底面的长度L为2μm的情况，图10的(b)是槽25的底面的长度L为1μm的情况。图10的(a)以及图10的(b)的纵轴为从槽25的表面起的深度。此外，区域R20表示漂移区20的位置，区域R30表示基区30的位置，区域R40表示发射区40的位置。电位越高的区域则显示得越浓。根据图10的(a)、图10的(b)可知，在槽25的正下方，耗尽层朝下方扩展。尤其是，通过仿真确认到：槽25的底面的长度越长，则槽25下方的电位分布越宽且越平坦，电场越难以集中。
此外，由于间隔W2相对较小，因此半导体装置1的耐压提高。槽25之间的耗尽层的深度小于槽25正下方的耗尽层的深度。如果槽25与槽25之间的间隔W2较大，则槽25之间的区域中的、从与基区30之间的PN结起扩展的耗尽层更加平坦化。因此，槽25的底面的耗尽层与从槽25的侧方起扩展的耗尽层相连的部分变为更加歪斜的形状。因此，在耗尽层的歪斜的部分、即槽25的底面的端部附近，电场集中，耐压下降。因此，优选使间隔W2在一定程度上较小，使间隔W2为槽25的宽度W1以下。此时，也可以使槽25的宽度W1大于槽25的深度。
此外，由于芯片面积是有限的，因此，在芯片尺寸一定的情况下，如果加大槽25的宽度W1，则沟道条数减少。例如，在宽度W1超过宽度W3的6倍时，与蓄积空穴、通过电导调制而使导通电压下降的效果相比，沟道条数减少导致的导通电压上升的效果变大，半导体装置的导通电压上升。即，如图11所示，在加大槽25的宽度W1时，沟道区101在半导体装置的芯片尺寸中所占的比例减少，由此产生集电极-发射极间饱和电压Vcesat增大这样的问题。因此，在半导体装置1中形成的槽25的宽度W1优选为3μm～20μm左右。
图12示出了槽25的宽度W1与连接区宽度的宽度W3之比W1/W3和栅极-发射极短路时的集电极-发射极间电压VCES以及集电极-发射极间饱和电压Vcesat之间的关系。如上面已述的那样，集电极-发射极间饱和电压Vcesat对应于导通电压。图12中电压值Va所示的现有的集电极-发射极间饱和电压Vcesat为比率W1/W3＝6左右的值。为了降低半导体装置1的导通电压，连接区宽度的宽度W3和槽25的宽度W1优选满足如下的式(1)的关系：
1≤W1/W3≤6···(1)
如式(1)所示，通过将宽度W1与宽度W3之比W1/W3设为1以上且6以下，能够降低导通电压。
如上述所示，出于导通电压以及耐压的观点，连接区宽度的宽度W3需要具有一定程度的宽度，在比率W1/W3超过式(1)所示的关系的上限的情况下，由于沟道的总量减少，因此导通电压提高。但是，通过使槽25的宽度W1大于现有的情况，能够降低导通电压，且在宽度W3和宽度W1满足式(1)所示的关系的范围内，减少槽25的条数。由此，能够减少沟道总量，降低栅电极60与槽25侧面之间的半导体层的寄生电容。由此，半导体装置1能够进行高速动作。
此外，通过加大槽25的宽度W1、减少槽25的条数，使得沟道总量减少，沟道电阻增大。因此，在负荷短路时，流过半导体装置1的电流受到限制。即，根据半导体装置1，能够确保短路耐受量。
此外，为了降低半导体装置1的导通电压，更优选的是，使连接区宽度的宽度W3和槽25的宽度W1满足以下的式(2)的关系：
1.5≤W1/W3≤5···(2)
进一步优选的是，使宽度W3和宽度W1满足以下的式(3)的关系：
1.7≤W1/W3≤2···(3)
如图12所示，在连接区宽度的宽度W3和槽25的宽度W1满足式(3)的关系的情况下，导通电压最小。
如上所述，在本发明的第2实施方式的半导体装置1中，使槽25的宽度W1形成为3μm～20μm左右，更优选形成为5μm～13μm左右，将槽25的宽度W1相对于基区30和发射极90相连的接触宽度之比设定为1～6左右，更优选设定为1.5～5左右。这样，通过增大槽25的底面的面积，能够抑制槽25的底部处的空穴的移动。此外，通过减小基区30与发射极90相连的接触宽度，能够使空穴蓄积在槽25的底部附近的漂移区20中。此外，通过减小槽25彼此之间的间隔，使得在该区域中空穴的移动受到抑制。其结果是，能够使空穴蓄积在槽25的底部附近的漂移区中，从而增加IGBT特有的电导调制的效果，降低导通电阻。
尤其是，在图7所示的半导体装置1中，空穴被与发射极90电连接的底面电极65吸引，使得空穴容易蓄积到槽25的底部。因此，与漂移区20相比，蓄积了更多的空穴。因此，能够提升电导调制的效果，使导通电阻进一步降低。
此外，在半导体装置1中，在槽25内部，栅电极60是分开的。通过将栅电极60设为分开，能够降低槽25底部的漂移区20与栅电极60之间的寄生电容Cdg，从而能够进行高速开关。栅电极60的宽度d1与槽25的槽宽W1之比为1/20～1/3左右，更优选为1/15～1/5左右。栅电极60例如由多晶硅膜构成的。与以往相比，槽25的宽度W1变宽，因此栅极电阻下降。由此，能够实现同一芯片内的元件动作的均匀化。
此外，如图7所示，优选使绝缘膜50形成为：配置在槽25的底面的区域中的膜厚t1大于配置在槽25的侧面且与基区30相对的区域中的膜厚t2。在半导体装置1中，由于形成有栅电极60的槽25的宽度W1较大，因此，在槽25的底面侧的栅电极60与半导体区之间产生的寄生电容Cdg具有增大的趋势。但是，通过加厚槽25的底面侧的绝缘膜50的膜厚，能够降低寄生电容Cdg。
此外，如上所述，由于槽25的底面的两端部成为电场集中点，因此如图7所示，槽25的底面的两端部处的绝缘膜50优选由舒缓的曲面形成。此外，可以使槽25的底面的两端部处的绝缘膜的膜厚形成为大于配置在槽25的底面的区域的膜厚t1或配置在槽25的侧面且与基区30相对的区域的膜厚t2。例如，可以使膜厚t2形成为：在槽25的底面的两端部附近，使膜厚朝槽25的底面逐渐变厚。
绝缘膜50的侧面侧作为栅绝缘膜而发挥作用，因此，使绝缘膜50的侧面侧的膜厚变厚是有界限的。因此，与绝缘膜50的侧面侧的膜厚相比，优选使绝缘膜50的底面侧的膜厚变厚。绝缘膜50在槽25的底面中的膜厚t1例如为300nm左右，在槽25的侧面中的膜厚t2例如为150nm左右。
此外，如图13的(a)、图13的(b)所示，优选的是，在槽25的与底面相对的区域中，栅电极60的宽度d1大于底面电极65的宽度d2。这是基于如下原因。
在与图7所示的那样的、槽25的宽度W1大于槽25之间的间隔W2的半导体装置1中，能够在较宽大的槽25的底部有效地蓄积空穴。因此，能够产生IGBT特有的电导调制，使导通电阻下降。但是，在通过栅电极60来填充宽度较大的槽25的情况下，反馈电容Crss大幅地增大。与此相对，通过使对反馈电容Crss没有影响的底面电极65的宽度d2大于栅电极60的宽度d1，能够抑制反馈电容Crss的大幅度地增加。而且，由于底面电极65与集电区10之间的电位差，使得耗尽层从槽25底部侧朝半导体区侧扩展，从而能够确保与使槽25内部被栅电极60填充的情况同等程度的耐压。
此外，通过使底面电极65与发射极90电连接，使得空穴较容易集中到底面电极65的正下方及其附近的漂移区20中。因此，能够在宽度较大的槽25的底部蓄积空穴。由此，能够进一步产生IGBT特有的电导调制，降低导通电压。
此外，通过形成宽度较大的槽25，能够减少占据了芯片尺寸的槽25的条数，减小栅电极60与漂移区20相对的面积，降低反馈电容Crss。此外，在占据了芯片尺寸的槽25的条数减少时，能够减小与占据芯片尺寸的栅电极60相对的发射区40的面积，减低输入电容Ciss(＝Cgd+Cgs)。
此外，底面电极65的宽度d2优选大于底面电极65的膜厚方向的厚度m。例如，将底面电极65的宽度d2设为2μm，将厚度m设为1.1μm左右。由此，能够减小与栅电极60相对的底面电极65的面积，从而降低寄生电容Cgs。其结果是，使输入电容Ciss进一步减小。与基区30与漂移区20之间的界面(PN结)相比，栅电极60向下方进一步延伸。例如，将底面电极65的上表面的位置设定为与基区30和漂移区20之间的界面的位置大致相同的高度、或者比界面低。作为具体例，将槽25的深度设为5μm左右，将基区30的膜厚设为4μm左右，将底面电极65的厚度m设为1.1μm左右。相对于宽度较大的槽25，将底面电极65设为很厚而不嵌入，因此，能够缩短底面电极65的形成工序的时间。由此，能够降低制造成本。
此外，优选使底面电极65的宽度d2大于底面电极65与栅电极60之间的间隔D。由此，能够使从槽25和漂移区20之间的界面起扩展的耗尽层通过栅电极60与底面电极65而良好顺畅地扩展。其结果是，提高了半导体装置1的耐压。
底面电极65的宽度d2与槽25彼此之间的间隔W2的比率优选为1/4～11/4左右。在该比率小于1/4时，空穴难以蓄积到漂移区20中。另一方面，在大于11/4时，沟道电阻增大，导通电阻增加。
例如，在耐压600V的半导体装置1的情况下，掩模尺寸中的槽25的宽度W1为8μm左右，槽25彼此之间的间隔W2为4μm左右。绝缘膜50的槽25的侧面中的膜厚t2为0.15μm，栅电极60的宽度d1为1.1μm，底面电极65的宽度d2为2μm，底面电极65与栅电极60之间的间隔D为2μm左右。在耐压1200V的半导体装置1的情况下，可以使掩模尺寸的槽25的宽度W1为11μm左右，使底面电极65的宽度d2大于耐压600V的情况。
如图7、图13等所示，栅电极60的底面的位置优选比底面电极65的上表面的位置靠下方。与此相对，为了将底面电极65配置为比栅电极60靠下方，需要使槽25与这个量对应地较深地形成。由此，制造时间增加。此外，由于要较深地形成槽25，使得不能在槽25的壁面上以与漂移区20相对的方式良好地形成底面电极65，不能充分确保耐压，或者，有时需要为了确保平坦性而进行膜的厚膜化等。
因此，优选形成为使栅电极60的底面的位置比底面电极65的上表面的位置靠下方。由此，能够消除上述问题。此外，更优选的是，使栅电极60到达槽25的底面，由此，更容易使空穴蓄积到槽25的底部。槽25的深度例如为5μm左右。
此外，如图13的(a)所示，在俯视时，槽25的延伸方向的长度为槽25的宽度以上。
在此，如图14所示，图9的(a)或图10的(a)所示的仿真结果或上述之比W1/W3的关系式是针对使发射区40沿着槽25连续地形成的结构而得到的。但是，如图15所示，也可以使发射区40沿着槽25而在基区30的上部间隔地配置。在图15所示的结构的情况下，与发射极90相连的基区30以及发射区40的总面积成为间隔W2的替代，漂移区20和基区30之间的界面的位置处的槽25的与发射极90相对的总面积成为槽25的宽度W1的替代。即，在俯视时，只要槽25的面积大于槽25之间的半导体区的面积即可。此外，底面电极65与槽25的底面相对的面积大于栅电极60与槽25的底面相对的面积。
此外，槽25的宽度W1与宽度W3之比W1/W3的关系被置换为在与漂移区20和基区30之间的界面为相同平面水平处的槽25和发射极90相对的总面积与基区30和发射极90相接的区域的总面积之比(以下称作“面积比S”)。
在图14以及图15中，用阴影示出槽25与发射极90相对的区域S1以及基区30与发射极90相对的区域S2。即，区域S1为俯视时槽25中的绝缘膜50、层间绝缘膜70以及发射极90的区域。区域S2为俯视时从半导体基板100的表面露出的基区30的区域。
区域S1的总面积与区域S2的总面积的面积比S为1以上，优选为1以上且6以下。此外，面积比S更优选为1.5以上且5以下，进一步优选为1.7以上且2以下。
如在图16中以俯视图所示那样，在半导体装置1中，可以采用并联配置有多个槽25的结构。在图16所示的槽25中，包含配置在槽25的内部的绝缘膜50、栅电极60、底面电极65以及层间绝缘膜70而示意性示出。在槽25的两侧，配置有发射区40。此外，发射极90等省略了图示。
如图16所示，半导体装置1至少具有如下交叉部分，该交叉部分沿着与槽25延伸的方向交叉的方向延伸，在交叉部分中，具有使槽25连接的连接槽125。与槽25同样，连接槽125形成为贯通基区30而使末端达到达漂移区20。不过，与槽25不同的是，在连接槽125的开口部周边不形成发射区40。
此外，图16所示的连接槽125还具有与活性区域的槽25平行配置的并行部分。该并行部分配置在最外周的槽25的外侧。例如，沿着芯片的外缘来配置连接槽125。在图16中，示出了在槽25的外侧逐条配置并行部分的例子，但是，也可以在槽25的外侧与槽25平行地配置多条连接槽125。
如上所述，通过配置与槽25延伸方向交叉的连接槽125，能够改善芯片的平面内应力平衡。此外，通过配置连接槽125，能够使从集电区10朝漂移区20移动的空穴相比于连接槽125的外侧而更多地蓄积在连接槽125的内侧处。
如图16所示，槽25在其两端与连接槽125连接。图17示出了将连接槽125与槽25之间的连接部位放大的俯视图。在图17中，省略了层间绝缘膜70或发射极90的图示。此外，图7是沿着图17的VII-VII方向的剖视图。
通过配置在连接槽125的内部的导电性膜，使得并列配置的多个槽25中配置的栅电极60彼此连接。具体而言，从形成于槽25内部的栅电极60起开始延伸的延伸部60a连续地在连接槽125的内部形成。首先，在隔着半导体区(基区30以及发射区40)相对的一对槽25中分别形成的栅电极60彼此通过在连接槽125中形成的延伸部60a而进行连接。延伸部60a在连接槽125的内部是连续地配置的，因此，半导体装置1的各槽25中形成的栅电极60相互电连接。
此外，如图17所示，在连接槽125的内部，底面电极65的端部形成为比其它区域宽大。在该宽大的端部处，底面电极65与发射极90连接。
与槽25同样，在连接槽125的内壁面上配置有绝缘膜50，在绝缘膜50上配置有来自栅电极60的延伸部60a以及底面电极65。因此，在形成槽25的工序中，能够同时形成连接槽125。
此外，连接槽125的槽宽可以小于槽25的槽宽。由于在连接槽125的开口部周边没有配置发射区40，因此不形成沟道。通过减小连接槽125的槽宽，使得连接槽125的底面及其附近的空穴的蓄积少于槽25的底面。由此，能够抑制残存在半导体装置1的外周区域中的空穴带来的闩锁效应(ラッチアップ)现象的产生。
另一方面，连接槽125的槽宽也可以大于槽25的槽宽。由此，能够更加改善芯片的平面内应力平衡。
此外，连接了槽25与连接槽125的连接区域中的槽侧面为曲面。通过将连接区域设为曲面，能够使耗尽层顺畅地扩展。此外，可以使该连接区域的绝缘膜50的膜厚t3形成为大于作为栅绝缘膜而发挥作用的区域的膜厚t2。由此，围着形成有半导体元件的活性区域的外周区域的耐压高于活性区域的耐压。其结果是，容易在活性区域中产生击穿，能够抑制电流集中，防止半导体装置1的破坏。
此外，可以使在连接槽125的侧壁面上形成的绝缘膜50的膜厚t4大于活性区域中的膜厚t2。由此，能够使外周区域的耐压高于活性区域。
此外，关于绝缘膜50的膜厚，在使配置在槽25的底面的区域的膜厚t1大于槽25的侧面中的膜厚t2的情况下，为了使连接区域中的膜厚t3或连接槽125中的膜厚t4大于活性区域中的膜厚t2，可以将这些膜厚设为与膜厚t1同等程度。即，可以与配置在槽25的底面上的区域同时地形成连接区域或连接槽125的绝缘膜50。
图18示出了槽25与连接槽125的连接部位的剖视图。如图18所示，可以使基区30形成为直到连接槽125的外侧。由此，能够在连接槽125的外侧确保能够使基区30与发射极90可靠地接触的区域。通过使发射极90与连接槽125的外侧的基区30连接，能够抑制外周区域中的空穴的蓄积。
另一方面，由于不作为栅极区来使用，因此，发射区40可以不延伸到槽25与连接槽125的连接处。
此外，来自栅电极60的延伸部60a经由配置在半导体基板100的表面上的连接部61从连接槽125的内部与配置在芯片外缘的汇流线62连接。在图17中，以虚线示出配置在半导体基板100的表面上的连接部61以及汇流线62。能够从汇流线62向栅电极60施加规定的栅极电压。
虽然省略了图示，但在汇流线62的外侧，可以在外周区域采用各种提高耐压的结构。例如，在外周区域配置RESURF区(Reduced SURface Field，降低表面电场)或电场缓和环(Field Limiting Ring：FLR)等。
此外，如图19所示，优选不在芯片的角部配置活性区域41。在芯片的角部，空穴容易集中，不在该区域形成发射区40，能够使得空穴容易穿过，从而抑制外周区域中的闩锁效应现象的产生。
如图20所示，可以将栅电极60的与槽25的底面相对的下表面设为锥体。通过将栅电极60的下表面设为锥体，使得栅电极60的底面与漂移区20(集电区10)相对的面积变小，能够降低寄生电容Cdg。
此外，为了使层间绝缘膜70的一部分凹入槽25的内部，如图20所示，可以使层间绝缘膜70的膜厚形成为：在槽25的开口部的边缘上方较厚，在槽25的开口部的中央上方较薄。在发射极90的上表面，在槽25的开口部的中央上方产生较大的凹陷。因此，配置在发射极90的上表面上的钳夹引线(クリップリード)或焊接导线与发射极90之间的连接面积增大，连接强度提高。
在栅电极60或底面电极65为具有掺杂剂的多晶硅电极的情况下，例如，如图20所示，优选在层间绝缘膜70中采用由BPSG膜构成的第1绝缘膜71和由NSG膜构成的第2绝缘膜72的层叠结构。BPSG膜是通过退火处理而使表面舒缓的层间膜，但由于包含磷(P)，对电极的导电性带来影响。因此，通过在电极与BPSG膜之间配置NSG膜，来作为不含磷的保护膜，由此，能够不对电极的导电性带来影响，且使层间绝缘膜70的上表面变得舒缓。
此外，如图20所示，可以形成为：与远离槽25的区域相比，在与槽25相邻的区域中，基区30的下表面的位置较浅。
通过该结构，在沿图20中的上下方向、即漂移区20的膜厚方向观察的情况下，在相邻的槽25之间，在与槽25相邻的区域中，与远离槽25的区域相比，漂移区20的膜厚较厚。
因此，与漂移区20的和槽25相邻的区域相比，在远离槽25的区域中，槽25的底部及其周边区域中蓄积的空穴容易到达基区30的底面，使得在漂移区20的远离槽25的区域中，空穴的移动量相对变多。
这样，通过相对地抑制与槽25相邻的区域中的空穴的移动，使得沿着发射区的底部移动的空穴的移动量变少。因此，能够降低闩锁效应现象。
此外，基区30的杂质浓度越高的区域，则空穴越易于流动。因此，在基区30中，可以使与槽25相邻的区域的杂质浓度形成为低于远离槽25的区域的杂质浓度。通过该结构，在基区30中，也能够在与槽25相邻的区域中抑制空穴的移动，从而使得在远离槽25的区域中，空穴的移动量相对变多。因此，能够使沿着发射区的底部移动的空穴的移动量进一步变少，从而进一步降低闩锁效应现象。
此外，在观察与槽25的延伸方向垂直地剖切本发明的半导体装置而得到的截面、即图20的情况下，如果在栅电极60与底面电极65相对的区域中，以使栅电极60从槽25的上表面侧朝底面侧逐渐扩大与底面电极65的间隔的方式设为尖头的形状，则能够提高耐压，降低寄生电容Cdg。
为了加大槽25的底面的两端部的耗尽层，期望的是，栅电极60尽可能与槽25的底面相邻。这是因为，槽25的底面的两端部成为电场集中点，因此使该部分的耗尽层良好地扩展而提高了耐压。
另一方面，在使栅电极60与槽25的底面相邻地配置的情况下，栅电极60与底面电极65相对，因此，在该部分产生寄生电容。
但是，在栅电极60与底面电极65相对的区域中，将栅电极60设为逐渐扩大与底面电极65的间隔那样的尖头的形状，因此，与不将该部分设为尖头的形状的结构相比，能够减少栅电极60与底面电极65之间的寄生电容。
因此，能够提高耐压，且能够降低寄生电容Cdg。
此外，在图20中，以配置在槽25的底面的区域中的绝缘膜50的膜厚大于配置在槽25的侧面且与基区30相对的区域中的绝缘膜50的膜厚的情况为例，但是，对于提高耐压而言，例如，将配置在槽25的底面的区域中的绝缘膜50的膜厚设为配置在槽25的侧面且与基区30相对的区域中的绝缘膜50的膜厚同等程度等、使配置在槽25的底面的区域中的绝缘膜50的膜厚越小，则上述所记载的效果越大。
此外，在漂移区20与基区30之间，可以配置杂质浓度比漂移区20高的n型的半导体区。通过配置杂质浓度高的半导体区，使得在该半导体区的与下方的漂移区20之间的界面附近，空穴更多地蓄积在漂移区20中。其结果是，能够进一步降低导通电阻。
如以上所说明的那样，在本发明的第2实施方式的半导体装置1中，加大了形成有栅电极60的槽25的宽度W1、且将槽25之间的间隔W2设定为槽25的宽度W1以下。因此，使空穴容易蓄积在槽25底部附近。其结果是，能够提供高耐压/低导通电压的半导体装置。
(其它实施方式)
如上所述，通过了实施方式对本发明进行了记载，但是，作为该公开的一部分的论述以及附图不应理解为对本发明进行限定。根据该公开，本领域技术人员可清楚各种替代实施方式、实施例以及运用技术。
例如，可以使槽25的底部形成为中央部比端部浅。通过这样形成槽25的底部，能够使空穴更加高效地蓄积到槽25的底部的中央部。其结果是，能够降低导通电压。
或者，可以使槽25的底部的至少一部弯曲为下凸的曲面。在槽25的底部的端部的弯曲较宽大时，空穴不容易蓄积在槽25下方而容易向基区30移动。因此，在槽25的底部平坦或者在上凸的部分较宽大时，能够降低导通电压。
这样，本发明当然还包含此处没有记载的各种实施方式等。因此，本发明的技术的范围仅取决于根据上述说明而为妥当的权利要求的范围的发明特定事项。

Claims (12)

1.一种半导体装置，其特征在于，该半导体装置具有：
第1导电型的第1半导体区；
第2导电型的第2半导体区，其配置在所述第1半导体区之上；
第1导电型的第3半导体区，其配置在所述第2半导体区之上；
多个第2导电型的第4半导体区，它们配置在所述第3半导体区之上；
绝缘膜，其分别配置在槽的内壁上，该槽从所述第4半导体区的上表面延伸，贯通所述第4半导体区以及所述第3半导体区，到达所述第2半导体区；
控制电极，其在所述槽的侧面中被配置在所述绝缘膜的与所述第3半导体区的侧面相对的区域上；
第1主电极，其与所述第1半导体区电连接；
第2主电极，其与所述第4半导体区电连接；以及
底面电极，其在所述槽的底面上与所述控制电极分离地配置在所述绝缘膜之上，并与所述第2主电极电连接，具有倒锥体形状，
在俯视时，所述槽的延伸方向的长度为所述槽的宽度以上，且所述槽的宽度大于相邻的所述槽彼此之间的间隔。
2.根据权利要求1所述的半导体装置，其特征在于，
所述底面电极的宽度大于所述底面电极的膜厚方向的高度。
3.根据权利要求1所述的半导体装置，其特征在于，
所述底面电极的上表面的位置被设定为与所述第2半导体区和所述第3半导体区之间的界面的位置相同的高度、或者比所述界面低。
4.根据权利要求1所述的半导体装置，其特征在于，
在与所述槽的底面相对的所述控制电极的下表面具有锥体。
5.根据权利要求1所述的半导体装置，其特征在于，
所述底面电极的宽度大于所述底面电极的膜厚方向的高度，
在与所述槽的底面相对的所述控制电极的下表面具有锥体。
6.根据权利要求1所述的半导体装置，其特征在于，
在所述第2主电极的上表面，在所述槽的开口部的中央上方产生较大的凹陷。
7.一种半导体装置，其特征在于，所述半导体装置具有：
第1导电型的第1半导体区；
第2导电型的第2半导体区，其配置在所述第1半导体区之上；
第1导电型的第3半导体区，其配置在所述第2半导体区之上；
多个第2导电型的第4半导体区，它们配置在所述第3半导体区之上；
绝缘膜，其分别配置在槽的内壁上，该槽从所述第4半导体区的上表面延伸，贯通所述第4半导体区以及所述第3半导体区，到达所述第2半导体区；
控制电极，其在所述槽的侧面中被配置在所述绝缘膜的与所述第3半导体区的侧面相对的区域上，
底面电极，其在所述槽的底面中与所述控制电极分离地配置在所述绝缘膜之上，具有倒锥体形状；
第1主电极，其与所述第1半导体区电连接；
层间绝缘膜，其配置在所述控制电极以及所述底面电极之上；以及
第2主电极，其在所述控制电极以及所述底面电极的上方，隔着所述层间绝缘膜配置在所述第3半导体区上以及所述第4半导体区上，并与所述第4半导体区以及所述底面电极电连接，
在俯视时，所述槽的面积大于相邻的所述槽之间的半导体区的面积。
8.根据权利要求7所述的半导体装置，其特征在于，
所述底面电极的宽度大于所述底面电极的膜厚方向的高度。
9.根据权利要求7所述的半导体装置，其特征在于，
所述底面电极的上表面的位置被设定为与所述第2半导体区和所述第3半导体区之间的界面的位置相同的高度、或者比所述界面低。
10.根据权利要求7所述的半导体装置，其特征在于，
在与所述槽的底面相对的所述控制电极的下表面具有锥体。
11.根据权利要求7所述的半导体装置，其特征在于，
所述底面电极的宽度大于所述底面电极的膜厚方向的高度，
在与所述槽的底面相对的所述控制电极的下表面具有锥体。
12.根据权利要求7所述的半导体装置，其特征在于，
在所述第2主电极的上表面，在所述槽的开口部的中央上方产生较大的凹陷。
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