KR20150032799A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR20150032799A
KR20150032799A KR20140124179A KR20140124179A KR20150032799A KR 20150032799 A KR20150032799 A KR 20150032799A KR 20140124179 A KR20140124179 A KR 20140124179A KR 20140124179 A KR20140124179 A KR 20140124179A KR 20150032799 A KR20150032799 A KR 20150032799A
Authority
KR
South Korea
Prior art keywords
groove
semiconductor region
electrode
region
width
Prior art date
Application number
KR20140124179A
Other languages
English (en)
Other versions
KR101589904B1 (ko
Inventor
사토시 가와시리
Original Assignee
산켄덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산켄덴키 가부시키가이샤 filed Critical 산켄덴키 가부시키가이샤
Publication of KR20150032799A publication Critical patent/KR20150032799A/ko
Application granted granted Critical
Publication of KR101589904B1 publication Critical patent/KR101589904B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2229/00—Indexing scheme for semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, for details of semiconductor bodies or of electrodes thereof, or for multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(과제)
본 발명은, 저렴하게 제조할 수 있으며 귀환용량이 감소된 트렌치 게이트형의 반도체장치를 제공한다.
(해결수단)
제1반도체영역, 제2반도체영역, 제3반도체영역 및 제4반도체영역이 적층된 반도체 기판과, 제4반도체영역의 상면으로부터 연장되어 제4반도체영역 및 제3반도체영역을 관통하여 제2반도체영역까지 도달하는 홈의 내벽 위에 배치된 절연막과, 홈의 측면에 있어서 제3반도체영역의 측면과 대향하여 절연막 위에 배치된 제어전극과, 제1반도체영역과 전기적으로 접속하는 제1주전극과, 제3반도체영역 및 제4반도체영역과 전기적으로 접속하는 제2주전극과, 홈의 바닥면에 있어서 제어전극과 이간하여 절연막 위에 배치되어 제2주전극과 전기적으로 접속되는 바닥면전극을 구비하고, 평면에서 볼 때에 있어서 홈이 연장되는 방향의 길이는 홈의 폭 이상이며 또한 인접하는 홈 상호간의 간격보다 홈의 폭이 넓다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 스위칭 동작을 하는 트렌치 게이트형(trench gate型)의 반도체장치의 구조에 관한 것이다.
대전류의 스위칭 동작을 하는 스위칭 소자(파워 반도체소자)로서, 파워 MOSFET나 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor : IGBT) 등이 사용되고 있다. 이러한 스위칭 소자에 있어서는, 반도체 기판에 형성된 홈(groove)(트렌치(trench)) 안에 절연막(絶緣膜) 및 게이트 전극(gate 電極)을 형성한 트렌치 게이트형의 것이 사용된다. IGBT에 있어서의 홈의 폭은, 보통은 1μｍ 이하 정도로 설정된다(예를 들면 특허문헌1 참조).
도6은, 이러한 트렌치 게이트형의 반도체장치(110)의 구성의 일례를 나타내는 단면도이다. 도6에 있어서, 반도체 기판(180)에 있어서는 드레인층이 되는 ｎ+층(181)의 위에, n-층(182), p-층(183)이 순차적으로 형성되어 있다. 반도체 기판(180)의 표면측에는, p-층(183)을 관통하는 홈(185)이 형성되어 있다. 홈(185)은, 도6에 있어서의 지면(紙面)과 수직방향으로 연장되어 평행하게 복수(도면에 나타낸 범위에서는 4개) 형성되어 있다. 각각의 홈(185)의 내면(內面)에는 산화막(酸化膜)(186)이 일정하게 형성된 뒤에, 게이트 전극(187)이 홈(185)에 메워 넣어진 것과 같이 형성되어 있다.
또한 반도체 기판(180)의 표면측에 있어서는, 홈(185)의 양측에 소스영역(source領域)이 되는 ｎ+층(188)이 형성되어 있다. 반도체 기판(180)의 표면에는 소스 전극(source 電極)(189)이 형성되어 있다. 한편 반도체 기판(180)의 이면 전체면(裏面 全體面)에는, n+층(181)과 접촉하여 드레인 전극(drain 電極)(190)이 형성되어 있다. 한편 반도체 기판(180)의 표면측에 있어서는 층간절연막(層間絶緣膜)(191)이 홈(185)을 덮도록 형성되어 있기 때문에, 소스 전극(189)은 n+층(188)과 p-층(183)의 양쪽과 접촉하고 게이트 전극(187)과는 절연된다. 도6에 나타내진 범위외의 표면측에 있어서, 예를 들면 홈(185)의 연장방향(지면 수직방향)의 단부(端部)측에서 모든 게이트 전극(187)은 접속되어, 공통의 게이트 배선에 접속된다. 또한 도6에 나타내진 범위내에서는 소스 전극(189)은 표면 전체면에 형성되어 있지만, 표면측에서는 이 게이트 배선과 소스 전극(189)과는 분리되어 형성된다. 이 때문에 홈(185)마다 게이트 배선(게이트 전극(187))에 인가된 전압에 의하여 홈(185)의 측면에 있어서의 ｐ-층(183)에서 채널(channel)이 형성되어, 반도체장치(110)가 온(on) 된다. 즉 게이트 전극(187)에 인가되는 전압에 의하여 소스 전극(189)과 드레인 전극(190) 사이에 있어서 전류의 스위칭 제어를 할 수 있다. 홈(185)마다 형성된 채널은 모두 병렬로 접속되어 있기 때문에, 소스 전극(189)과 드레인 전극(190) 사이에 대전류를 흘릴 수 있다.
또 도6은 파워 MOSFET의 구조를 나타내고 있지만, IGBT의 경우에 있어서도 동일한 구조를 적용할 수 있다. 이 경우에 예를 들면 반도체 기판(180)의 하층(下層)에 ｐ층(컬렉터층(collector層))을 배치하여, 이면전극(裏面電極)이 컬렉터층과 접촉된 구조로 할 수 있다. 즉 이면전극은 컬렉터 전극으로서 기능한다.
이 반도체장치를 고속으로 동작시키기 위해서는, 귀환용량(歸還容量)(Crss)과 입력용량(入力容量)(Ｃｉｓｓ)을 작게 할 필요가 있다. 도6의 구조에 있어서는, 귀환용량(Crss)은 게이트 전극(187)과 드레인 전극(190) 사이의 용량이 되고, 입력용량(Ｃｉｓｓ)은 게이트 전극(187)과 소스 전극(189) 사이의 용량과 귀환용량(Crss)과의 합이 된다. 여기에서 도6의 구조에 있어서는, 홈(185)의 바닥부의 산화막(186)을 사이에 둔 용량이 존재하기 때문에 귀환용량(Crss)을 작게 하는 것이 어렵다. 산화막(186)을 두껍게 함으로써 귀환용량(Crss)을 작게 할 수 있는 것은 분명하다. 그러나 동작속도 이외의 반도체장치의 특성도 산화막(186)의 두께에 크게 의존하기 때문에, 산화막(186)의 두께는 보통은 동작속도 이외에 있어서 원하는 특성이 얻어지도록 설정된다. 이 때문에 층간절연막(191)과는 달리 산화막(186)은, 반도체층(p-층(183) 등)과의 사이에 있어서 계면특성(界面特性)이 특히 양호하게 되는 열산화(熱酸化)에 의하여 얇게 형성된다. 이 경우에 귀환용량(Crss)을 감소시키는 것은 곤란하다.
이러한 문제를 해결하기 위해서 예를 들면 홈(185)의 바닥부에 있어서만 산화막(186)을 특별히 두껍게 하는 구조가 검토되고 있다. 또한 홈(185)의 바닥부에 게이트 전극(187), 산화막(186)과 각각 동일한 구성을 가지는 제1반도체층, 제1산화막을 형성하고, 그 위에 상기한 게이트 전극(187), 산화막(186)을 형성한 구성이 검토되고 있다.
이들 구조에 의하면 귀환용량(Crss)을 작게 할 수 있다. 한편 이들 구조에서는, 채널이 형성되는 부분인 홈(185)의 측면에 있어서의 ｐ-층(183) 위(측면)의 산화막(186)이 얇게 되기 때문에 동작속도 이외에 있어서도 양호한 특성의 반도체장치를 얻을 수 있다.
특허문헌1 : 특표2013-524481호
그러나 홈의 바닥부에 있어서만 산화막(186)을 특별히 두껍게 하는 구조를 채용하는 경우에는, 열산화 공정(熱酸化 工程)에서는 일정하게 산화가 진행되기 때문에, 홈의 측면의 절연막을 얇게 유지한 채로 홈의 바닥면에 있어서만 국소적으로 두꺼운 절연막을 형성시키는 것은 실제로는 곤란하다. 이 때문에 국소적으로 두꺼운 절연막을 형성시키기 위해서는 예를 들면 형성된 절연막을 국소적으로 잔존시키는 에칭(etching)을 하고, 그 후에 다시 열산화를 한다는 공정 혹은 이러한 공정을 여러 번 더 반복하는 것이 필요하게 되어 그 제조공정이 복잡하게 되었다. 또한 홈의 바닥부에 제1반도체층, 제1절연막을 형성한 뒤에 주지(周知)의 트렌치 게이트 구조를 구비하는 구조는, 홈내의 구조를 형성하기 위한 공정이 별도로 필요하게 되어 역시 그 제조공정이 복잡하게 되었다. 이와 같이 제조공정이 복잡하게 되기 때문에, 상기의 구조를 채용하는 경우에는 반도체장치를 저비용으로 제조하는 것은 곤란했다. 즉 귀환용량(Crss)이 감소된 트렌치 게이트형의 반도체장치를 저렴하게 제조하는 것은 곤란했다.
또한 IGBT에 있어서 홈의 폭을 넓힘으로써 온 저항을 내릴 수 있는 것이 본 출원인에 의하여 발견되었다. 그러나 홈의 폭을 넓힌 구조의 IGBT에서는, 귀환용량(Crss)이 증대한다는 문제가 있었다.
본 발명은, 이러한 문제점을 감안하여 이루어진 것으로서 저렴하게 제조할 수 있으며, 귀환용량이 감소된 트렌치 게이트형의 반도체장치를 제공하는 것을 목적으로 한다.
본 발명의 한 태양에 의하면, (ㄱ) 제1도전형의 제1반도체영역과, (ㄴ) 제1반도체영역의 위에 배치된 제2도전형의 제2반도체영역과, (ㄷ) 제2반도체영역의 위에 배치된 제1도전형의 제3반도체영역과, (ㄹ) 제3반도체영역의 위에 배치된 복수의 제2도전형의 제4반도체영역과, (ㅁ) 제4반도체영역의 상면으로부터 연장되어 제4반도체영역 및 제3반도체영역을 관통하여 제2반도체영역까지 도달하는 홈의 내벽 위에 각각 배치된 절연막과, (ㅂ) 홈의 측면에 있어서 절연막의 제3반도체영역의 측면과 대향하는 영역 위에 배치된 제어전극과, (ㅅ) 제1반도체영역과 전기적으로 접속하는 제1주전극과, (ㅇ) 제4반도체영역과 전기적으로 접속하는 제2주전극과, (ㅈ) 홈의 바닥면에 있어서 제어전극과 이간하여 절연막의 위에 배치되어 제2주전극과 전기적으로 접속된 바닥면전극을 구비하고, 평면에서 볼 때에 있어서 홈이 연장되는 방향의 길이는 홈의 폭 이상이며 또한 인접하는 홈 상호간의 간격보다 홈의 폭이 넓은 반도체장치가 제공된다.
본 발명의 다른 태양에 의하면, (ㄱ) 제1도전형의 제1반도체영역과, (ㄴ) 제1반도체영역의 위에 배치된 제2도전형의 제2반도체영역과, (ㄷ) 제2반도체영역의 위에 배치된 제1도전형의 제3반도체영역과, (ㄹ) 제3반도체영역의 위에 배치된 복수의 제2도전형의 제4반도체영역과, (ㅁ) 제4반도체영역의 상면으로부터 연장되어 제4반도체영역 및 제3반도체영역을 관통하여 제2반도체영역까지 도달하는 홈의 내벽 위에 각각 배치된 절연막과, (ㅂ) 홈의 측면에 있어서 절연막의 제3반도체영역의 측면과 대향하는 영역 위에 배치된 제어전극과, (ㅅ) 홈의 바닥면에 있어서 제어전극과 이간하여 절연막의 위에 배치된 바닥면전극과, (ㅇ) 제1반도체영역과 전기적으로 접속하는 제1주전극과, (ㅈ) 제어전극 및 바닥면전극의 위에 배치된 층간절연막과, (ㅊ) 층간절연막을 사이에 두고 제어전극 및 바닥면전극의 상방에, 제3반도체영역 위 및 제4반도체영역 위에 배치되어 제4반도체영역 및 바닥면전극과 전기적으로 접속하는 제2주전극을 구비하고, 평면에서 볼 때에 있어서 인접하는 홈 사이의 반도체영역의 면적보다 홈의 면적이 넓은 반도체장치가 제공된다.
본 발명에 의하면, 저렴하게 제조할 수 있으며, 귀환용량이 감소된 트렌치 게이트형의 반도체장치를 제공할 수 있다.
도1은, 본 발명의 제1실시형태에 관한 반도체장치의 단면도이다.
도2는, 본 발명의 제1실시형태에 관한 반도체장치의 제조방법을 나타내는 공정단면도이다.
도3은, 본 발명의 제1실시형태에 관한 반도체장치의 제조방법을 나타내는 공정단면도(계속)이다.
도4는, 본 발명의 제1실시형태에 관한 반도체장치의 평면도(a), 단면도(b)(c)이다.
도5는, 본 발명의 제1실시형태에 관한 반도체장치에 있어서 홈내의 구조를 나타내는 도면이다.
도6은, 비교예의 반도체장치의 구조를 나타내는 단면도이다.
도7은, 본 발명의 제2실시형태에 관한 반도체장치의 구조를 나타내는 도식적인 단면도이다.
도8은, 본 발명의 제2실시형태에 관한 반도체장치의 홈의 폭과, 컬렉터-에미터간 전압 및 컬렉터-에미터간 포화전압의 관계를 나타내는 그래프이다.
도9는, 반도체장치에 있어서 정공이 축적되는 모양을 나타내는 시뮬레이션 결과로서, 도9(a)는 홈의 폭이 2μm인 경우, 도9(b)는 홈의 폭이 1μm인 경우이다.
도10은, 홈 주변의 전위분포의 시뮬레이션 결과로서, 도10(a)는 홈의 폭이 2μm인 경우, 도10(b)는 홈의 폭이 1μm인 경우이다.
도11은, 본 발명의 제2실시형태에 관한 반도체장치의 홈의 폭과, 컬렉터-에미터간 전압 및 컬렉터-에미터간 포화전압의 관계를 나타내는 다른 그래프이다.
도12는, 본 발명의 제2실시형태에 관한 반도체장치의 베이스 영역에 있어서 에미터 전극에 접하는 폭에 대한 홈폭의 비율과, 컬렉터-에미터간 전압(Vces) 및 컬렉터-에미터간 포화전압(Vcesat)의 관계를 나타내는 그래프이다.
도13은, 본 발명의 제2실시형태에 관한 반도체장치의 게이트 전극과 바닥면 전극의 배치를 나타내는 도식도로서, 도13(a)는 평면도, 도13(b)는 도13(a)의 XIII-XIII 방향을 따른 단면도이다.
도14는, 본 발명의 제2실시형태에 관한 반도체장치의 에미터 영역의 배치예를 나타내는 도식적인 사시도이다.
도15는, 본 발명의 제2실시형태에 관한 반도체장치의 에미터 영역의 다른 배치예를 나타내는 도식적인 사시도이다.
도16은, 본 발명의 제2실시형태에 관한 반도체장치의 홈 및 접속홈의 배치예를 나타내는 도식적인 평면도이다.
도17은 본 발명의 제2실시형태에 관한 반도체장치의 홈과 접속홈의 연결부분의 구조를 나타내는 도식적인 평면도이다.
도18은, 도17에 나타낸 연결부분에 있어서 홈이 연장되는 방향을 따른 도식적인 단면도이다.
도19는, 본 발명의 제2실시형태에 관한 반도체장치의 활성영역의 배치예를 나타내는 도식적인 평면도이다.
도20은, 본 발명의 제2실시형태에 관한 반도체장치의 홈 주변의 구조예를 나타내는 도식적인 평면도이다.
다음에 도면을 참조하여 본 발명의 실시형태를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 다만 도면은 도식적인 것으로서 두께와 평면치수와의 관계, 각 부(部)의 길이의 비율 등은 현실의 것과는 다르다는 것에 유의해야 한다. 따라서 구체적인 치수는 이하의 설명을 참작해서 판단해야 할 것이다. 또한 도면 상호간에 있어서도 상호 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
또한 이하에 나타나 있는 실시형태는 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술적 사상은 구성부품의 형상, 구조, 배치 등을 하기의 것에 특정하는 것이 아니다. 본 발명의 실시형태는, 특허청구범위에 있어서 다양한 변경을 가할 수 있다.
(제1실시형태)
이하에서 본 발명의 제1실시형태가 되는 반도체장치에 대하여 설명한다. 이 반도체장치는, 게이트 전압(gate 電壓)에 의하여 채널(channel)의 온·오프가 제어되어 전류의 스위칭 제어(switching 制御)가 이루어지는 트렌치 게이트형(trench gate型)의 파워 MOSFET이다. 게이트 전극(gate 電極)은, 반도체 기판의 표면에 평행하게 형성된 홈(groove)(25) 안에 형성되고, 각 게이트 전극은 병렬로 접속된다. 각 게이트 전극은, 홈(25) 안의 표면에 절연막(絶緣膜)이 형성된 뒤에 홈(25)의 내부에 형성된다.
도1은, 이 반도체장치(1)의 구조를 나타내는 단면도이다. 반도체장치(1)는, 반도체 기판(100) 중에 형성된 홈(25) 안에 게이트 전극이 형성된 구성을 구비하는 트렌치 게이트형의 소자(素子)이다. 도1에 있어서 이 반도체 기판(100)에 있어서는, 드레인층(drain層)이 되는 ｎ+층(21)의 위에 n-층(22), p-층(30)이 순차적으로 형성되어 있다. 반도체 기판(100)의 표면측에는, p-층(30)을 관통하는 홈(25)이 형성되어 있다. 홈(25)은, 도1에 있어서의 지면(紙面)과 수직방향으로 연장되어 병행(竝行)으로 복수(도1에 있어서는 2개) 형성되어 있다. 홈(25)의 내면(측면 및 바닥면)에는 절연막(50)이 일정하게 형성되어 있다. 다만 절연막(50)을 홈(25)의 측면에서 얇고, 홈(25)의 바닥면에서 두껍게 하더라도 좋다.
반도체 기판(100)의 표면측에 있어서는, 홈(25)의 양측에 n+층(40)이 형성되어 있다. 반도체 기판(100)의 이면 전체면(裏面 全體面)에는, n+층(드레인층)(21)과 전기적으로 접속되는 드레인 전극(drain 電極)(제1주전극(第一主電極))(80)이 형성되어 있다.
절연막(50)은, 홈(25)으로부터 떨어져 있는 반도체 기판(100)의 표면에 있어서는 제거되어 있다. 도1에 있어서는 홈(25)이 2개 늘어선 구조가 나타나 있으며, 이하에서는 단일 홈(25)에 대응한 구조에 대하여 설명한다. 이 반도체장치(1)에 있어서는, 특히 홈(25)내의 구조가 도6에 나타내진 반도체장치(110)와 다르게 되어 있다.
우선 게이트 전극(60)은, 홈(25)의 좌우 측벽부의 ｐ-층(30)을 따라 각각 형성되어 있으며, 홈(25)의 바닥면에서 좌우로 분리되어 형성되어 있다. 다만 좌우의 게이트 전극(60)의 각각은 도면에 나타낸 범위밖(예를 들면 홈(25)의 길이방향의 단부(端部))에서 접속되어 있다. 게이트 전극(60)은 예를 들면 고농도(高濃度)로 도프(dope)된 도전성(導電性)의 다결정 실리콘막(多結晶 silicon膜)으로 구성된다.
한편 홈(25)의 바닥면에 있어서는, 상면(上面)에서 본 경우에는 후술하는 도4(a)에 나타나 있는 바와 같이 좌우의 게이트 전극(60)의 사이에 있어서, 좌우의 게이트 전극(60)과 분리(절연)된 바닥면전극(65)이 형성되어 있다. 홈(25)의 바닥면에 있어서도 절연막(50)은 형성되어 있기 때문에, 바닥면전극(65)은 그 아래의 ｎ-층(22)과도 절연된다. 이 상태에서 좌우의 게이트 전극(60)을 덮고 또한 바닥면전극(65)과 그 양측의 게이트 전극(60)을 분리하도록 층간절연막(層間絶緣膜)(70)이 홈(25)내에 형성되어 있다.
이 상태에서 반도체 기판(100)의 표면을 덮도록 소스 전극(source 電極)(제2주전극(第二主電極))(90)이 형성되어 있다. 상기의 구성에 의하여 소스 전극(90)은, 도6의 구성의 반도체장치(110)와 마찬가지로 반도체 기판(100)의 표면에 있어서 p-층(30), n+층(40)과 접속됨과 아울러 층간절연막(70) 안에 형성된 관통공(貫通孔)에 의하여 홈(25)의 바닥면에 있어서의 바닥면전극(65)과도 접속된다. 층간절연막(70)에 의하여 소스 전극(90)과 게이트 전극(60)은 절연된다.
도6의 반도체장치(110)와 마찬가지로 모든 게이트 전극(60)은, 표면측에 있어서 홈(25)의 연장방향 단부측에서 공통인 게이트 배선과 접속된다. 이 게이트 배선과 소스 전극(90)은 분리되어 있다. 이 때문에 소스 전극(90), 드레인 전극(80), 게이트 전극(60)의 전위를 각각 제어하여, 게이트 배선에 인가된 전압에 의하여 소스 전극(90), 드레인 전극(80) 사이에 있어서 전류의 스위칭 제어를 할 수 있다.
이 구조에 있어서는 게이트 전극(60)이 홈(25)의 바닥면측에 형성되지 않고 양측으로 분단(分斷)됨으로써, 게이트 전극(60)과 드레인 전극(80) 사이의 귀환용량(Crss)이 감소된다. 또한 바닥면전극(65)이 소스 전극(90)과 동일한 전위(예를 들면 접지전위)로 되기 때문에 귀환용량(Crss)이 감소된다.
또한 바닥면전극(65)을 배치하지 않고 홈(25)내에 좌우로 분리된 게이트 전극(60)을 배치하고 있는 트렌치 게이트형의 소자에 있어서는, 홈(25)의 폭이 넓은 경우에(예를 들면 홈폭이 3∼20μm인 경우에) 홈(25)의 바닥부측에 있어서의 공핍층(空乏層)이 넓어지기 어렵게 되기 때문에, 이 부분에서 내압(耐壓)이 낮아져, 이 부분에서 소자 전체의 내압이 저하되는 경우가 많다. 이에 대하여 상기한 바와 같이 좌우의 게이트 전극(60) 사이에 바닥면전극(65)을 형성함으로써, 홈(25)의 폭이 넓은 경우에도 홈(25)의 바닥부측에 있어서의 공핍층이 양호하게 넓어지기 때문에 내압을 향상시키는 것이 가능하다.
또한 도1의 구조에 있어서는, 절연막(50)은 홈(25)의 내부에 일정하게 형성되어 있기 때문에, 1회의 열산화 공정(熱酸化 工程)에 의하여 절연막(50)을 형성시킬 수 있다. 또한 동일한 다결정 실리콘막을 패터닝(patterning)함으로써, 게이트 전극(60)과 바닥면전극(65)을 동시에 형성할 수 있다.
이하에 이 제조방법에 대하여 구체적으로 설명한다. 도2(a)∼(h), 도3(i)∼(n)은, 이 반도체장치(1)의 제조공정을 나타내는 공정단면도이다. 여기에서는 하나의 홈(25)에 관련된 구조에 대해서만 나타낸다.
우선 도2(a)에 나타나 있는 바와 같이, n+층(21)의 위에 n-층(22), p-층(30)이 순차적으로 형성된 반도체 기판(100)에 있어서, 홈(25)이 형성되어야 할 부분의 표면(p-층(30)중)에 홈(25)보다 넓은 폭으로 된 ｎ+층(40)을 이온주입(ion注入)에 의하여 형성한다. 또 적어도 p-층(30)과 n+층(40)의 일방(一方)은 후술하는 게이트 전극(60), 바닥면전극(65)을 형성한 후에 형성하더라도 좋다.
다음에 도2(b)에 나타나 있는 바와 같이 n+층(40)이 형성된 영역 안에 홈(25)을 형성한다(홈 형성공정). 홈(25)은 예를 들면 포토레지스트막(photoresist膜)을 마스크(mask)로 하여 반도체 기판(100)을 드라이 에칭(dry etching) 함으로써 형성할 수 있다. 홈(25)은 p-층(30)을 관통하여 n-층(22)에 도달하는 깊이로 된다.
다음에 도2(b)의 구조를 열산화시킴으로써, 홈(25)내를 포함하는 반도체 기판(100)의 표면 전체에 절연막(50)을 형성한다(산화공정(酸化工程)). 그 후에 홈(25)으로부터 떨어져 있는 영역에 있어서의 절연막(50)을 에칭으로 제거한다. 이에 따라 도2(c)에 나타나 있는 바와 같이 절연막(50)은, 홈(25)의 내부(바닥면, 측면) 및 그 주위에만 잔존한다. 여기에서 절연막(50)의 두께는 홈(25)내에서 일정하게 하였을 경우에, 1회의 열산화에 의하여 절연막(50)을 형성시킬 수 있다.
다음에 도전성을 가지도록 고농도로 도핑(doping)된 다결정 실리콘막(게이트 전극재료)(600)을 ＣＶＤ법(Chemical Vapor Deposition法)에 의하여 표면 전체면에 성막(成膜)한다(게이트 전극 성막공정). 이때에 도2(d)에 나타나 있는 바와 같이 홈(25)의 내부가 다결정 실리콘막(600)으로 메워 넣어지지 않고, 다결정 실리콘막(600)의 두께가 홈(25)의 측면 및 바닥면에 있어서 대략 균일하게 덮이는 것과 같은 성막조건에서 다결정 실리콘막(600)의 성막은 이루어진다.
다음에 이 성막된 다결정 실리콘막(600)을 패터닝한다(게이트 전극 패터닝 공정). 도2(e)∼(h)는 이 공정을 상세하게 설명하는 도면이다. 우선 도2(e)에 나타나 있는 바와 같이 포토레지스트막(200)을 전체면에 도포하여 형성한 후에, 마스크를 사용한 노광·현상(露光·現像)을 하여 도2(f)에 나타나 있는 바와 같이 포토레지스트막(200)을 패터닝한다. 여기에서 단차부(段差部)를 포함해서 형성된 포토레지스트막(200)을 노광·현상해서 단차의 상하를 통하여 고정밀도로 패터닝하는 것은, 노광시의 초점심도(焦點深度)의 제한이 있기 때문에 일반적으로는 용이하지 않다. 그러나 도면에 나타나 있는 바와 같이 여기에서 패터닝되는 것은 홈(25)의 내부에만 있기 때문에, 노광시의 초점을 홈(25)의 바닥면에 맞춤으로써 도2(f)에 나타내는 패터닝을 용이하게 할 수 있다.
그 후에 도2(g)에 나타나 있는 바와 같이 다결정 실리콘막(600)을 드라이 에칭(이방성 에칭(異方性 etching)) 함으로써, 특히 홈(25)내에서의 다결정 실리콘막(600)을 선택적으로 제거하여, 게이트 전극(60)과 바닥면전극(65)을 분리해서 형성한다. 그 후에 도2(h)에 나타나 있는 바와 같이 포토레지스트막(200)을 제거한다. 이에 따라 도1에 있어서의 게이트 전극(60), 바닥면전극(65)이 형성된다. 또 다결정 실리콘막(600)은, 도면에 나타내는 범위밖(예를 들면 홈(25)의 연장방향의 단부측 등)에서도 배선재료로서 일부 잔존하도록 패터닝된다.
그 후에 도3(i)에 나타나 있는 바와 같이 절연막(700)을 표면 전체면에 성막한다(층간절연막 성막공정). 이때에 다결정 실리콘막(600)과 마찬가지로 홈(25)의 내부에 절연막(700)이 형성된다.
다음에 이 성막된 절연막(700)을 패터닝한다(층간절연막 패터닝 공정). 도3(j)∼(m)은 이 공정을 상세하게 설명하는 도면이다. 우선 도3(j)에 나타나 있는 바와 같이 도2(d)와 마찬가지로 포토레지스트막(200)을 도포하여 형성한다. 그 후에 도3(k)에 나타나 있는 바와 같이, 홈(25)의 외측 및 홈(25)내에 있어서의 바닥면전극(65) 위에서 절연막(700)이 노출되도록 포토레지스트막(200)을 마찬가지로 패터닝한다. 이 경우의 패턴(pattern)에 있어서도 가공선폭(加工線幅)이 작은 부분은 홈(25)의 내부가 되기 때문에, 노광시의 초점을 홈(25)의 바닥면에 맞추어 함으로써 용이하게 이 패터닝을 할 수 있다.
그 후에 절연막(700)에 있어서 드라이 에칭을 함으로써, 도3(l)에 나타나 있는 바와 같이 절연막(700)은 층간절연막(70)으로서 잔존한다. 그 후에 도3(m)에 나타나 있는 바와 같이 포토레지스트막(200)을 제거한다.
그 후에 도3(n)에 나타나 있는 바와 같이, 표면에 소스 전극(90), 이면에 드레인 전극(80)을 형성(전극형성공정)시킴으로써 도1의 반도체장치(1)가 제조된다. 또 도3(n)에 나타낸 영역에 있어서는 표면 전체면에 소스 전극(90)이 형성되어 있지만, 실제로는 드레인 전극(80)과는 달리 소스 전극(90)은 반도체장치(1)의 표면 전체면에는 형성되지 않는다. 실제로는 홈(25)은 도2, 3에 있어서의 지면과 수직방향으로 연장되어 있으며, 그 단부에 있어서 게이트 전극(60)은 소스 전극(90)과 접하지 않도록 표면측에 있어서 인출되도록 패터닝된다. 이에 따라 게이트 전극(60), 소스 전극(90), 드레인 전극(80)의 각각이 전극단자(電極端子)로서 기능한다.
도1의 구성에 있어서는, 소스 전극(90)과 바닥면전극(65)이 직접 접하고 있기 때문에 바닥면전극(65)은 소스 전극(90)과 동일한 전위로 된다. 여기에서 실제로는 바닥면전극(65)은 홈(25)의 연장방향에 있어서 홈(25)과 마찬가지로 연장되고 있지만, 바닥면전극(65) 자신은 반도체장치(1)의 주전류(主電流)의 경로로는 되지 않는다. 이 때문에 소스 전극(90)과 가늘고 긴 바닥면전극(65)이 홈(25)의 연장방향에 있어서 일정하게 접하고 있을 필요는 없고, 이들 접촉부분은 적합하게 설정할 수 있다.
도4(a)는, 이러한 경우에 있어서의 구성을 상면에서 본 평면도를 나타낸다. 여기에서 소스 전극(90), 층간절연막(70)의 기재를 생략하고, 바닥면전극(65) 위에 있어서의 층간절연막(70)의 개구부(開口部)(301)가 기재되어 있다. 도4(a)에 있어서 Ａ-Ａ방향의 단면도가 도4(b)이며, B-B방향의 단면도가 도4(c)이다. 이 예에서는 개구부(301)(즉 소스 전극(90)과 바닥면전극(65)의 접속부분)가 엇갈리게 배열(staggered arrangement)되어 있지만, 예를 들면 칩의 중앙부분에서는 개구부(301)를 형성하지 않고 칩의 단부에만 개구부(301)를 형성하더라도 좋다. 이러한 설정은, 층간절연막 패터닝 공정(도3(k))에 있어서의 마스크 패턴(mask pattern)에 의하여 할 수 있다.
또한 본딩 패드(bonding pad)를 형성하는 영역에 있어서는, 본딩 시의 균열억제를 위하여 도4(c)에 있어서의 층간절연막(70)의 표면이 평탄한 것이 바람직하다. 이 경우에 층간절연막(70)의 표면이 평탄(반도체 기판(100)표면과 평행)하게 되도록 하는 성막조건에서 층간절연막(70)을 형성하는 것이 바람직하다. 이와 같이 층간절연막(70)의 형상은, 게이트 전극(60)과 바닥면전극(65)이 절연 가능한 한도에서 적합하게 설정할 수 있다.
다음에 게이트 전극(60)과 바닥면전극(65)의 위치관계에 대하여 설명한다. 도1의 구성에 있어서, 홈(25)의 바닥면에 있어서 게이트 전극(60)과 바닥면전극(65) 사이의 위치관계는 반도체장치(1)의 특성에 영향을 끼친다. 도5는 홈(25)의 내부구조를 확대한 도면으로서, 게이트 전극(60)과 바닥면전극(65)의 간격이 D, 홈(25)내에 있어서 게이트 전극(60)의 바닥면전극(65)측에 대한 돌출량이 X이다.
돌출량(X)과 간격(D)의 관계에 대해서 설명하면 예를 들면 홈(25)의 폭과 바닥면전극(65)의 폭을 일정하게 했을 경우에, 간격(D)을 넓게 하고 돌출량(X)을 좁게 하면 귀환용량(Crss)을 감소시킬 수 있다. 이것은 돌출량(X)을 좁게 한 만큼 n-층(22)과 대향(對向)하는 게이트 전극(60)의 면적이 감소되기 때문이다.
한편 돌출량(X)을 넓게 하고 간격(D)을 좁게 하면 내압을 향상시킬 수 있다. 이것은 돌출량(X)을 넓게 한 만큼 게이트 전극(60)과 n-층(22) 사이의 전위차에 의한 공핍층과, 바닥면전극(65)과 n-층(22) 사이의 전위차에 의한 공핍층이 연속적으로 연결되기 위하여 홈(25)의 하부에 공핍층이 양호하게 넓어지기 때문이다.
이 때문에 돌출량(X)과 간격(D)을 조정함으로써 내압과 귀환용량(Crss)을 최적화할 수 있다. 또 돌출량(X)과 간격(D)의 조정은 후술하는 바와 같이 패터닝에 의하여 용이하게 가능하기 때문에, 종래와 같이 게이트 산화막(gate 酸化膜)의 두께를 변경하여 이들의 특성을 조정하는 것보다 프로세스(process)가 용이하게 된다.
상기의 구조, 제조방법에 의하면, 간격(D), 돌출량(X)은 모두 게이트 전극 패터닝 공정(도2(f))에 있어서 포토레지스트막(200)의 패턴(리소그래피(lithography)의 마스크 패턴)에 의하여 정해진다. 예를 들면 일반적으로 파워 MOSFET에 있어서는, 소자의 보호를 위하여 소스 전극(90), 드레인 전극(80) 사이에 있어서 브레이크다운(breakdown)이 발생하는 경우에는, 이 부분은 칩 상의 특정한 영역에서 발생하도록 정해진다. 이 경우에 이 특정한 부분에 있어서 간격(D)이 넓혀진 마스크 패턴을 사용함으로써, 칩 상에 있어서 활성영역(活性領域)(셀영역(cell領域))의 내압을 저하시키는 것을 용이하게 할 수 있다. 한편 간격(D)을 작게 함으로써 귀환용량(Crss)을 감소시킬 수도 있다. 즉 칩의 면내에 있어서 내압이나 귀환용량(Crss)의 분포의 제어를, 게이트 전극 패터닝 공정에 있어서의 리소그래피의 마스크 패턴만에 의해서 할 수 있다. 도2(f)에서의 리소그래피에 있어서는, 노광시의 초점을 홈(25)의 바닥면에 맞춤으로써 간격(D), 돌출량(X)을 고정밀도로 제어할 수 있다.
또 바닥면전극(65)의 단면형상(도2(g)에 있어서의 다결정 실리콘막(600)의 에칭 형상)은, 드라이 에칭 조건에 의하여 제어할 수 있다. 이에 따라 예를 들면 바닥면전극(65)을 순방향 테이퍼 형상(順方向 taper 形狀)(하측으로 넓어지는 형상)으로 하는 경우에는, 층간절연막(70)을 게이트 전극(60)과 바닥면전극(65) 사이에 메워 넣기 쉽게 되어, 이들 사이의 절연성을 양호하게 할 수 있다. 반대로 바닥면전극(65)을 역방향 테이퍼 형상(상측으로 넓어지는 형상)으로 하는 경우에는, 소스 전극(90)과 바닥면전극(65) 사이의 접촉면적을 크게 할 수 있어, 이들 사이의 콘택트 저항을 감소시킬 수 있다.
또 상기한 바와 같이 다결정 실리콘막(600)이 홈(25)의 외측(반도체 기판(100)의 표면)에서 배선으로서 잔존하는 부분도 존재하지만, 이 배선패턴은 간격(D), 돌출량(X)에 비해 굵다. 이 때문에 노광시의 초점을 홈(25)의 바닥면에 맞춘 경우에도 이 배선패턴의 패터닝은 용이하다. 즉 상기한 바와 같이 고정밀도로 간격(D), 돌출량(X)을 제어하는 경우에도, 이 반도체장치(1)에 있어서의 다결정 실리콘막(600)의 패터닝을 용이하게 할 수 있다. 또 층간절연막 패터닝 공정에 있어서도 실제로는 홈(25) 이외의 부분에 있어서도 절연막(700)이 잔존하는 부분이 존재하지만, 이 부분에 있어서의 패턴은 홈(25)내의 패턴(개구부(301))에 비해 굵기 때문에 마찬가지로 그 패터닝은 용이하다.
이상으로부터 상기의 반도체장치(1)를 간단한 제조공정으로 제조할 수 있으며, 그 특성의 제어도 리소그래피 시의 마스크 패턴에 의하여 할 수 있다.
상기의 구조를 홈(25)내에 형성하기 위해서, 상기의 반도체장치(1)에 있어서는 홈(25)의 폭은 넓은 것이 바람직하다. 이 때문에 홈(25)의 폭은 그 깊이보다 크게 하는 것이 바람직하다.
또한 상기의 예에서는, 홈(25)내의 양측면에 분단되어 형성된 게이트 전극(60)의 사이에 바닥면전극(65)이 형성되었지만, 바닥면전극(65)이 형성되지 않는 경우에도 귀환용량(Crss)이 감소되는 것은 분명하다. 이러한 경우에도 게이트 전극 패터닝 공정에 있어서의 리소그래피의 마스크 패턴을 변경하는 것 이외에 있어서는, 상기와 동일한 제조방법을 적용할 수 있다.
또한 게이트 전극이 홈내에서 좌우로 완전하게 분리되지 않고 바닥면에도 게이트 전극이 형성되지만, 바닥면에 있어서의 게이트 전극에 개구부가 형성된 경우에도 동일한 효과를 얻을 수 있는 것은 분명하다. 즉 게이트 전극이 좌우의 측벽에 형성되고, 적어도 게이트 전극이 홈의 바닥면에서 부분적으로 제거된 구성을 구비하면, 상기의 효과를 얻을 수 있다. 이러한 구조는 상기의 제조방법에 의하여 마찬가지로 제조할 수 있다. 부분적으로 제거된 부분에 있어서 게이트 전극과 절연된 바닥면전극을 형성했을 경우에 있어서도, 상기의 바닥면전극과 동일한 효과를 얻을 수 있다.
상기의 구성에 있어서, 도전형(導電型)(ｐ형, ｎ형)을 역전(逆轉)시켜도 동일한 효과를 얻을 수 있는 것은 분명하다. 반도체 기판, 게이트 전극 등을 구성하는 재료에 관계없이 상기의 구조, 제조방법을 실현할 수 있어, 동일한 효과를 얻을 수 있는 것도 분명하다.
또 상기에 있어서는, 반도체장치를 트렌치 게이트형의 파워 MOSFET인 것으로 했지만, IGBT 등의 트렌치 게이트형의 소자에 있어서도 동일한 구조를 사용할 수 있다. 즉 반도체 기판의 표면에 있어서 홈이 형성되고, 그 내면에 형성된 절연막과 접하는 게이트 전극이 형성되고, 반도체 기판의 이면측에 형성된 제1주전극과 표면측에 형성된 제2주전극 사이에 흐르는 동작전류가 게이트 전극에 인가된 전압에 의하여 스위칭 제어되는 반도체장치이면, 동일한 구조를 채용할 수 있어 동일한 효과를 얻을 수 있는 것은 분명하다.
(제2실시형태)
상기의 구조에 있어서 3∼20μm의 폭넓은 홈(25)을 가지는 IGBT의 경우에는, 정공(正孔)이 홈(25)의 바닥부에 축적되기 때문에 온 전압을 저하시킬 수 있어 특히 바람직하다. 또한 게이트 전극의 개수를 감소시킬 수 있기 때문에 귀환용량(Crss)을 더 감소시킬 수 있다.
본 발명의 제2실시형태에 관한 반도체장치(1)는, 도7에 나타나 있는 바와 같이 반도체 기판(100)이, 제1도전형의 제1반도체영역(10)과, 제1반도체영역(10) 위에 배치된 제2도전형의 제2반도체영역(20)과, 제2반도체영역(20) 위에 배치된 제1도전형의 제3반도체영역(30)과, 제3반도체영역(30) 위에 서로 이간(離間)하여 배치된 제2도전형의 제4반도체영역(40)을 구비한다.
도7에 나타나 있는 바와 같이 제4반도체영역(40)의 상면으로부터 연장되어 제4반도체영역(40) 및 제3반도체영역(30)을 관통하여 제2반도체영역(20)까지 도달하는 홈(25)이 형성되어 있다. 홈(25)의 내벽(內壁) 위에는 절연막(50)이 배치되어 있다. 그리고 홈(25)의 벽면(壁面)에 있어서, 절연막(50) 위에 제3반도체영역(30)의 측면과 대향하여 제어전극(制御電極)(60)이 배치되어 있다. 또한 홈(25)의 바닥면에 있어서, 절연막(50)의 위에 제어전극(60)과 이간하여 바닥면전극(65)이 배치되어 있다. 또한 반도체장치(1)는, 제1반도체영역(10)과 전기적으로 접속하는 제1주전극(80)과, 제3반도체영역(30) 및 제4반도체영역(40)과 전기적으로 접속하는 제2주전극(90)을 구비한다. 또 제2주전극(90)이 제3반도체영역(30)과 전기적으로 접속하지 않고 있어도 된다. 바닥면전극(65)은 제2주전극(90)과 전기적으로 접속되어 있다.
제1도전형과 제2도전형은 서로 반대 도전형이다. 즉 제1도전형이 ｎ형이면 제2도전형은 ｐ형이며, 제1도전형이 ｐ형이면 제2도전형은 ｎ형이다. 이하에 있어서 제1도전형이 ｐ형, 제2도전형이 ｎ형인 경우를 예시적으로 설명한다.
상기한 바와 같이 도7에 나타낸 반도체장치(1)는 트렌치 게이트형의 IGBT이다. 설명을 알기 쉽게 하기 위해서 이하에서는 제1반도체영역(10)을 ｐ형의 컬렉터 영역(collector 領域)(10), 제2반도체영역(20)을 ｎ형의 드리프트 영역(drift 領域)(20), 제3반도체영역(30)을 ｐ형의 베이스 영역(base 領域)(30), 제4반도체영역(40)을 ｎ형의 에미터 영역(emitter 領域)(40)으로서 설명한다. 복수의 에미터 영역(40)이, 베이스 영역(30)의 상면의 일부에 선택적으로 메워 넣어져 있다. 또한 제어전극(60)을 게이트 전극(60), 제1주전극(80)을 컬렉터 전극(80), 제2주전극(90)을 에미터 전극(90)으로서 설명한다. 게이트 전극(60)과 대향하는 베이스 영역(30)의 표면이 채널영역(channel領域)(101)이다. 즉 홈(25)의 측면에 형성된 절연막(50)의 영역이 게이트 절연막으로서 기능한다.
반도체 기판에 있어서 각 반도체영역의 불순물농도(不純物濃度) 및 두께 등을 예시하면 아래와 같다. 홈(25)의 폭(W1)을 3μm∼15μm, 홈(25)의 깊이를 2μm∼10μm으로 하였을 경우에, 에미터 영역(40)의 두께는 0.3μｍ 이상 1μｍ 이하 정도이며, 에미터 영역(40)의 불순물농도는 1×10 18 cm -3 ∼ 1×10 20 cm -3 정도이다. 또한 베이스 영역(30)의 두께는 4μｍ 정도이며, 베이스 영역(30)의 불순물농도는 5×10 16 ｃｍ -3 ∼ 1×10 18 ｃｍ -3 정도이다. 또한 드리프트 영역(20)의 두께는 40μｍ 이상 140μｍ 이하이며, 드리프트 영역(20)의 비저항은 10Ωｃｍ 이상 150Ωｃｍ 이하인 것이 바람직하다. 또한 컬렉터 영역(10)의 두께는 1μm∼300μm이며, 컬렉터 영역(10)의 불순물농도는 1×10 17 ｃｍ -3 ∼ 1×10 19 ｃｍ -3 정도이다.
도7에 나타내는 반도체장치(1)에서는, 서로 인접하는 홈(25) 상호간의 간격(W2)보다 홈(25)의 폭(W1)이 넓다. 홈(25)의 폭(W1)은, 베이스 영역(30)의 하면과 접하는 부분 즉 베이스 영역(30)과 드리프트 영역(20)과의 계면(界面)의 위치에 있어서의 홈(25)의 폭을 나타낸다. 홈(25) 상호간의 간격(W2)은 홈(25) 사이의 반도체영역의 폭을 말한다. 또한 도7에 있어서 폭(W3)으로 나타낸, 홈(25) 사이의 베이스 영역(30)에 있어서 에미터 전극(90)에 접하는 부분의 폭(연면거리(沿面距離))을 「접속영역폭」이라고 한다.
게이트 전극(60)의 상면에는 층간절연막(70)이 배치되어 있다. 층간절연막(70)을 사이에 두고 게이트 전극(60)의 상방에, 베이스 영역(30)과 에미터 영역(40)에 접속하는 에미터 전극(90)이 배치되어 있다. 층간절연막(70)에 의하여 게이트 전극(60)과 에미터 전극(90)은 전기적으로 절연되어 있다. 홈(25)의 내부에서는, 층간절연막(70)에 의하여 게이트 전극(60)과 바닥면전극(65)이 전기적으로 절연되어 있다.
또 도7에 나타낸 예에서는, 드리프트 영역(20)과 컬렉터 영역(10) 사이에 ｎ형의 버퍼층(buffer層)(15)이 배치되어 있다.
여기에서 도7에 나타낸 반도체장치(1)의 동작에 대하여 설명한다. 에미터 전극(90)과 컬렉터 전극(80) 사이에 소정의 컬렉터 전압을 인가하고, 에미터 전극(90)과 게이트 전극(60) 사이에 소정의 게이트 전압을 인가한다. 예를 들면 컬렉터 전압은 300V∼1600V 정도, 게이트 전압은 10V∼20V 정도이다. 이렇게 하여 반도체장치(1)를 온 상태로 하면, 채널영역(101)에 있어서 ｐ형으로부터 ｎ형으로 반전하여 채널이 형성된다. 형성된 채널을 통과하여 에미터 전극(90)으로부터 전자(電子)가 드리프트 영역(20)에 주입된다. 이 주입된 전자에 의하여 컬렉터 영역(10)과 드리프트 영역(20) 사이가 순방향 바이어스(順方向 bias)되어, 컬렉터 영역(10)으로부터 정공(홀(hole))이 드리프트 영역(20), 베이스 영역(30)의 순으로 이동한다. 또한 전류를 늘려 가면 컬렉터 영역(10)으로부터의 정공이 증가하여, 베이스 영역(30)의 하방에 정공이 축적된다. 이 결과로 전도도 변조(傳導度 變調)에 의하여 온 전압이 저하된다.
반도체장치(1)를 온 상태에서 오프 상태로 하는 경우에는, 게이트 전압을 임계치 전압(臨界値 電壓)보다 낮게 하여 예를 들면 게이트 전압을 에미터 전압과 같은 전위 또는 부전위(負電位)가 되도록 제어하여 채널영역(101)을 소멸시킨다. 이에 따라 에미터 전극(90)으로부터 드리프트 영역(20)으로의 전자의 주입이 정지된다. 컬렉터 전극(80)의 전위가 에미터 전극(90)보다 높기 때문에, 베이스 영역(30)과 드리프트 영역(20)과의 계면에서 공핍층이 넓어져 감과 아울러 드리프트 영역(20)에 축적된 정공은 에미터 전극(90)으로 빠져나간다.
이때에 정공은, 게이트 전극(60)이 형성된 서로 인접하는 홈(25) 사이의 반도체영역을 통과해서 이동한다. 즉 홈(25)과 홈(25) 사이가 정공의 흡출구(吸出口)이다.
도8에, 반도체장치(1)의 홈(25)의 폭(W1)과, 게이트-에미터 단락시의 컬렉터-에미터간 전압(Vces) 및 컬렉터-에미터간 포화전압(Vcesat)의 관계를 나타낸다. 컬렉터-에미터간 포화전압(Vcesat)은 온 전압에 상당한다. 또 홈(25) 사이의 간격(W2) 및 접속영역폭은 일정하게 했다. 컬렉터-에미터간 포화전압(Vcesat)은 낮을수록 바람직하고, 컬렉터-에미터간 전압(Vces)은 클수록 바람직하다. 도8로부터, 홈(25)의 폭(W1)을 넓힘으로써 온 전압이 저하되는 것을 알 수 있다. 이것은 이하의 이유에 의한다.
에미터 전극(90)과 컬렉터 전극(80) 사이에 소정의 컬렉터 전압을 인가하고, 에미터 전극(90)과 게이트 전극(60) 사이에 소정의 게이트 전압을 인가해서 반도체장치(1)를 온 하면, 채널영역(101)이 ｐ형으로부터 ｎ형으로 반전되어 채널이 형성된다. 형성된 채널을 통과하여 에미터 전극(90)으로부터 홈(25)의 측면을 따라 주로 이동해 온 전자가 드리프트 영역(20)에 주입된다. 이 주입된 전자에 의하여 컬렉터 영역(10)과 드리프트 영역(20) 사이가 순방향 바이어스되어, 정공이 컬렉터 영역(10)으로부터 드리프트 영역(20)으로 이동된다. 또 홈(25)의 바닥부의 하방에서의 드리프트 영역(20)의 두께는 홈(25)의 폭(W1)에 비하여 충분히 넓다. 이 때문에 홈(25)의 폭(W1)이 넓어졌다고 하더라도 홈(25)을 따라 이동한 전자는, 홈(25)보다 깊은 영역에 있어서의 드리프트 영역(20)에서 확산된다. 이에 따라 홈(25) 사이의 영역 바로 아래의 컬렉터 영역(10)과 드리프트 영역(20)의 계면뿐만 아니라, 그것보다 넓은 범위에서 컬렉터 영역(10)과 드리프트 영역(20)의 계면이 순방향 바이어스로 되어, 정공이 컬렉터 영역(10)으로부터 드리프트 영역(20)으로 이동된다.
컬렉터 영역(10)으로부터 이동해 온 정공은 홈(25)의 바닥부에 의하여 그 이동이 방해되고, 홈(25)의 바닥부 근방의 드리프트 영역(20)내에 정공이 축적되어 전도도 변조가 발생된다. 홈(25)의 폭(W1)이 넓을수록 홈(25)의 바닥부 근방의 드리프트 영역(20)내에서 정공이 축적되기 쉽다. 이 때문에 홈(25)의 폭(W1)이 넓게 형성된 반도체장치(1)에 의하면, 캐리어 축적층(carrier 蓄積層)을 배치하지 않더라도 온 전압을 감소시킬 수 있다. 도8에서 홈(25)의 폭(W1)이 7μｍ 정도인 경우에 가장 효과적으로 온 전압이 감소된다. 한편 일반적인 반도체장치에서는, 홈(25)의 폭(W1)은 넓은 경우에도 1μm∼2μｍ 정도이다.
또한 베이스 영역(30)에 있어서 에미터 전극(90)과 접하는 접속영역폭의 폭(W3)은, 정공이 베이스 영역(30) 그리고 에미터 전극(90)으로 이동하기 위한 창구(窓口)가 되는 부분의 길이이다. 폭(W3)이 폭(W1)에 비하여 충분하게 좁기 때문에, 에미터 전극(90)으로 이동하는 정공의 양이 감소하여 홈(25)의 바닥부 부근의 드리프트 영역(20)내에 정공이 축적된다.
도9(a)에, 홈(25)의 바닥면의 길이(L)가 2μm인 경우에 정공이 축적되는 모양의 시뮬레이션 결과(simulation 結果)를 나타낸다. 참고로 도9(a)보다 홈(25)의 바닥면이 좁은 경우의 시뮬레이션 결과를 도9(b)에 나타낸다. 도9(b)는, 홈(25)의 바닥면의 길이(L)가 1μm인 경우의 시뮬레이션 결과이다. 도9(a) 및 도9(b)의 가로축은 홈(25)의 바닥면이 연장되는 방향의 길이, 세로축은 홈(25)의 표면(개구)으로부터의 깊이이다. 또 영역(R20)은 드리프트 영역(20), 영역(R30)은 베이스 영역(30), 영역(R40)은 에미터 영역(40)의 위치를 나타낸다. 축적되는 정공의 밀도가 높은 영역일수록 짙게 표시하고 있다. 즉 홈(25)의 바닥부 근방의 드리프트 영역내에 정공이 축적되고, 특히 홈(25)의 바닥부의 하측의 영역에서 정공이 축적되어 있다. 정공이 축적됨으로써 전도도 변조에 의하여 온 저항이 저하되지만, 도9(a) 및 도9(b)에 나타나 있는 바와 같이 홈(25)의 바닥면의 길이가 1μm보다 2μm인 경우에 홈(25)의 바닥부 외측의 하방에 축적되는 정공의 밀도가 높다. 따라서 홈(25)의 폭(W1)이 넓은 경우에 온 전압이 낮다.
또 간격(W2)이 넓으면 베이스 영역(30)의 하방에 축적되지 않고 베이스 영역(30)으로 이동하는 정공의 양이 증가하거나 또는 칩 면적이 증대해버린다. 따라서 온 전압을 저하시키기 위해서는, 홈(25)의 폭(W1)이 간격(W2)보다 큰 것이 바람직하다.
또한 도8에 나타나 있는 바와 같이 홈(25)의 폭(W1)을 넓게 함으로써 반도체장치(1)의 내압을 향상시킬 수 있다. 이것은 이하의 이유에 의한다.
반도체장치(1)를 온 상태에서 오프 상태로 하면, 베이스 영역(30)과의 ＰＮ접합 계면측에서뿐만 아니라 홈(25)의 바닥부 주변에서도 드리프트 영역(20)내에 공핍층이 넓어져 간다. 이때에 공핍층의 넓어짐 모양이 일정하여 더 광범위하게 넓어져 있는 것이 바람직하다. 공핍층의 넓어짐이 불균일하거나 좁은 경우에는 내압이 저하된다. 홈(25)의 폭(W1)이 좁은 경우에는 전계 집중점(電界 集中点)인 홈(25)의 바닥면의 양단부 상호간이 가깝기 때문에, 홈(25)의 바닥면의 바로 아래에 있어서 공핍층이 양호하게 일정하고 또한 광범위하게 넓어지지 않는다. 그러나 홈(25)의 바닥부의 폭(W1)이 넓은 경우에는 홈(25)의 바닥면의 양단부의 간격이 넓기 때문에, 단부 사이의 홈(25)의 바닥부의 바로 아래에 있어서의 공핍층은 더 일정하게 또는 더 광범위하게 넓어진다. 이 때문에 홈(25)의 바닥부의 폭이 넓은 반도체장치(1)에서는 내압이 향상된다.
전위분포(電位分布)를 시뮬레이션한 결과가 도10(a), 도10(b)에 나타나 있다. 도10(a)는 홈(25)의 바닥면의 길이(L)가 2μm인 경우, 도10(b)는 홈(25)의 바닥면의 길이(L)가 1μm인 경우이다. 도10(a) 및 도10(b)의 세로축은 홈(25)의 표면으로부터의 깊이이다. 또 영역(R20)은 드리프트 영역(20), 영역(R30)은 베이스 영역(30), 영역(R40)은 에미터 영역(40)의 위치를 나타낸다. 전위가 높은 영역일수록 짙게 표시하고 있다. 도10(a), 도10(b)로부터 홈(25)의 바로 아래에 있어서 공핍층이 하방으로 넓혀지고 있는 것을 알 수 있다. 특히 홈(25)의 바닥면의 길이가 길수록 홈(25) 하방의 전위분포는 폭이 넓고 평탄해서, 전계가 집중되기 어려운 것이 시뮬레이션에 의하여 확인되었다.
또한 간격(W2)이 비교적 좁기 때문에 반도체장치(1)의 내압은 향상된다. 홈(25) 사이에 있어서의 공핍층의 깊이는, 홈(25) 바로 아래의 공핍층의 깊이보다 얕다. 홈(25)과 홈(25) 사이의 간격(W2)이 넓으면, 홈(25) 사이의 영역에 있어서 베이스 영역(30)과의 ＰＮ접합으로부터 넓어지는 공핍층이 더 평탄화(平坦化)된다. 이 때문에 홈(25)의 바닥면의 공핍층이 홈(25)의 측방으로부터 넓어지는 공핍층으로 연속하는 부분보다 일그러진 형상이 된다. 이 때문에 공핍층이 일그러진 부분인, 홈(25)의 바닥면의 단부 부근에 전계가 집중하여 내압이 저하된다. 따라서 간격(W2)은 어느 정도 좁은 것이 바람직하고, 간격(W2)을 홈(25)의 폭(W1) 이하로 한다. 이때에 홈(25)의 폭(W1)이 홈(25)의 깊이보다 커도 좋다.
또 칩 면적에는 한계가 있기 때문에, 칩 사이즈를 일정하게 한 경우에 홈(25)의 폭(W1)을 넓히면 채널 개수가 감소된다. 예를 들면 폭(W1)이 폭(W3)의 6배를 넘으면, 정공이 축적되어 전도도 변조에 의하여 온 전압이 저하되는 효과보다 채널 개수의 감소에 의한 온 전압의 상승의 효과가 커지게 되어, 반도체장치의 온 전압은 상승한다. 즉 도11에 나타나 있는 바와 같이 홈(25)의 폭(W1)을 넓히면, 반도체장치의 칩 사이즈에서 차지하는 채널영역(101)의 비율이 감소함으로써 컬렉터-에미터간 포화전압(Vcesat)이 증대한다는 문제가 발생한다. 따라서 반도체장치(1)에 형성되는 홈(25)의 폭(W1)은 3μm∼20μｍ 정도인 것이 바람직하다.
도12에, 접속영역폭의 폭(W3)에 대한 홈(25)의 폭(W1)의 비율(W1/W3)과, 게이트-에미터 단락시의 컬렉터-에미터간 전압(Vces) 및 컬렉터-에미터간 포화전압(Vcesat)의 관계를 나타낸다. 이미 상기한 바와 같이 컬렉터-에미터간 포화전압(Vcesat)은 온 전압에 상당한다. 도12에 전압값(Ｖａ)으로 나타낸 종래의 컬렉터-에미터간 포화전압(Vcesat)이, 비율(W1/W3) = 6 정도의 값이다. 반도체장치(1)의 온 전압을 낮게 하기 위해서는, 접속영역폭의 폭(W3)과 홈(25)의 폭(W1)은 이하의 식(1)의 관계를 만족하는 것이 바람직하다.
1 ≤ W1 / W3 ≤ 6 ··· (1)
식(1)과 같이 폭(W3)에 대한 폭(W1)의 비율(W1/W3)을 1 이상 6 이하로 함으로써 온 전압을 감소시킬 수 있다.
상기에서 나타나 있는 바와 같이, 온 전압 및 내압의 관점으로부터 접속영역폭의 폭(W3)에는 어느 정도의 넓이가 필요하며, 비율(W1/W3)이 식(1)에 나타낸 관계의 상한을 넘는 경우에는 채널의 총량이 감소됨으로써 온 전압이 높아진다. 그러나 종래보다 홈(25)의 폭(W1)이 넓음으로써 온 전압을 내릴 수 있어, 폭(W3)과 폭(W1)이 식(1)에 나타낸 관계를 만족하는 범위에 있어서 홈(25)의 개수를 적게 한다. 이에 따라 채널총량(channel總量)이 감소되어, 게이트 전극(60)과 홈(25) 측면의 반도체층 사이의 기생용량(寄生容量)을 감소시킬 수 있다. 이에 따라 반도체장치(1)의 고속동작이 가능하게 된다.
또한 홈(25)의 폭(W1)을 넓게 하여 홈(25)의 개수를 적게 함으로써 채널총량이 줄어들어 채널저항이 증대된다. 이 때문에 부하단락시에 반도체장치(1)를 흐르는 전류가 제한된다. 즉 반도체장치(1)에 의하면 단락내량(短絡耐量)의 확보가 가능하다.
또 반도체장치(1)의 온 전압을 감소시키기 위해서, 접속영역폭의 폭(W3)과 홈(25)의 폭(W1)이 이하의 식(2)의 관계를 만족하는 것이 보다 바람직하다.
1.5 ≤ W1 / W3 ≤ 5 ··· (2)
폭(W3)과 폭(W1)은 이하의 식(3)의 관계를 만족하는 것이 더 바람직하다.
1.7 ≤ W1 / W3 ≤ 2···(3)
도12에 나타나 있는 바와 같이 접속영역폭의 폭(W3)과 홈(25)의 폭(W1)이 식(3)의 관계를 만족하는 경우에 온 전압은 최소이다.
상기한 바와 같이 본 발명의 제2실시형태에 관한 반도체장치(1)에서는, 홈(25)의 폭(W1)을 3μm∼20μｍ 정도, 더 바람직하게는 5μm∼13μｍ 정도로 형성하고, 베이스 영역(30)의 에미터 전극(90)과 접하는 콘택트 폭(contact 幅)에 대한 홈(25)의 폭(W1)의 비율을 1∼6 정도, 더 바람직하게는 1.5∼5 정도로 설정한다. 이렇게 홈(25)의 바닥면의 면적을 증대시킴으로써 홈(25)의 바닥부에서의 정공의 이동을 억제한다. 또한 베이스 영역(30)의 에미터 전극(90)과 접하는 콘택트 폭을 좁게 함으로써, 홈(25)의 바닥부 근방의 드리프트 영역(20)에 정공을 축적시킨다. 또한 홈(25) 상호간의 간격을 좁힘으로써, 이 영역에 있어서 정공의 이동이 억제된다. 그 결과로서 홈(25)의 바닥부 근방의 드리프트 영역에 정공을 축적시켜서, IGBT 특유의 전도도 변조의 효과를 증가시켜 온 저항을 내릴 수 있다.
특히 도7에 나타낸 반도체장치(1)에서는, 에미터 전극(90)과 전기적으로 접속되는 바닥면전극(65)에 의하여 정공이 끌어 당겨져서, 홈(25)의 바닥부에 정공이 축적되기 쉽다. 이 때문에 드리프트 영역(20)에 더 많은 정공이 축적된다. 따라서 전도도 변조의 효과가 촉진되어 온 저항을 더 내릴 수 있다.
또한 반도체장치(1)에서는, 홈(25)의 내부에서 게이트 전극(60)이 분단되어 있다. 게이트 전극(60)을 분단함으로써, 홈(25)바닥부의 드리프트 영역(20)과 게이트 전극(60) 사이의 기생용량(Ｃｄｇ)이 감소되어 고속 스위칭이 가능하게 된다. 홈(25)의 폭(W1)에 대한 게이트 전극(60)의 폭(d1)은 1/20∼1/3 정도, 더 바람직하게는 1/15∼1/5 정도이다. 게이트 전극(60)은 예를 들면 다결정 실리콘막으로 이루어진다. 종래보다 홈(25)의 폭(W1)이 넓음으로써 게이트 저항이 감소된다. 이에 따라 동일한 칩내에 있어서 소자동작의 균일화를 실현할 수 있다.
또 도7에 나타나 있는 바와 같이, 홈(25)의 바닥면에 배치된 영역의 막두께(t1)가, 홈(25)의 측면에 배치되고 베이스 영역(30)과 대향하는 영역의 막두께(t2)보다 두껍게 되도록 절연막(50)을 형성하는 것이 바람직하다. 반도체장치(1)에서는 게이트 전극(60)이 형성되는 홈(25)의 폭(W1)이 넓기 때문에, 홈(25)의 바닥면측의 게이트 전극(60)과 반도체영역 사이에 발생하는 기생용량(Ｃｄｇ)은 증가하는 경향에 있다. 그러나 홈(25)의 바닥면측의 절연막(50)의 막두께를 두껍게 함으로써 기생용량(Ｃｄｇ)을 감소시킬 수 있다.
또한 상기한 바와 같이 홈(25)의 바닥면의 양단부는 전계 집중점이 되기 때문에, 도7에 나타나 있는 바와 같이 홈(25)의 바닥면의 양단부에 있어서의 절연막(50)은 완만한 곡면으로 형성하는 것이 바람직하다. 또한 홈(25)의 바닥면의 양단부에 있어서 절연막의 막두께를, 홈(25)의 바닥면에 배치된 영역의 막두께(t1)나 홈(25)의 측면에 배치되어 베이스 영역(30)과 대향하는 영역의 막두께(t2)보다 두껍게 형성할 수도 있다. 예를 들면 막두께(t2)를 홈(25)의 바닥면의 양단부 근방에서 홈(25)의 바닥면을 향하여 서서히 막두께가 두껍게 되도록 형성하더라도 좋다.
절연막(50)의 측면측은 게이트 절연막으로서 기능하기 위하여, 절연막(50)의 측면측의 막두께를 두껍게 하는 데는 한계가 있다. 이 때문에 절연막(50)의 측면측의 막두께에 비하여 절연막(50)의 바닥면측의 막두께를 두껍게 하는 것이 바람직하다. 절연막(50)에 있어서 홈(25)의 바닥면에서의 막두께(t1)는 예를 들면 300ｎｍ 정도이며, 홈(25)의 측면에서의 막두께(t2)는 예를 들면 150ｎｍ 정도이다.
또한 도13(a), 도13(b)에 나타나 있는 바와 같이 홈(25)의 바닥면과 대향하는 영역에 있어서, 게이트 전극(60)의 폭(d1)보다 바닥면전극(65)의 폭(d2)이 넓은 것이 바람직하다. 이것은 이하의 이유에 의한다.
도7에 나타나 있는 바와 같은, 홈(25) 사이의 간격(W2)에 비하여 홈(25)의 폭(W1)이 넓은 반도체장치(1)에서는, 넓은 홈(25)의 바닥부에 정공을 효과적으로 축적시킬 수 있다. 이 때문에 IGBT 특유의 전도도 변조를 발생시켜서 온 저항을 저하할 수 있다. 그러나 폭이 넓은 홈(25)을 게이트 전극(60)으로 메워 넣었을 경우에, 귀환용량(Crss)이 대폭적으로 증대해 버린다. 이에 대하여 귀환용량(Crss)에 영향을 주지 않는 바닥면전극(65)의 폭(d2)을 게이트 전극(60)의 폭(d1)보다 넓힘으로써, 귀환용량(Crss)의 대폭적인 증대를 억제할 수 있다. 그와 더불어 바닥면전극(65)과 컬렉터 영역(10) 사이의 전위차에 의하여 홈(25)의 바닥부측으로부터 반도체영역측으로 공핍층이 넓어져서, 홈(25)내를 게이트 전극(60)으로 메워 넣었을 경우와 동일한 정도의 내압을 확보할 수 있다.
또한 바닥면전극(65)을 에미터 전극(90)과 전기적으로 접속함으로써, 바닥면전극(65)의 바로 아래 및 그 근방의 드리프트 영역(20)에 비교적 정공이 모이기 쉽다. 이 때문에 폭이 넓은 홈(25)의 바닥부에 정공을 축적할 수 있다. 이에 따라 IGBT 특유의 전도도 변조를 더 발생시켜서 온 전압을 저하시킬 수 있다.
또한 폭이 넓은 홈(25)을 형성함으로써 칩의 크기에서 차지하는 홈(25)의 개수가 적어지게 되어, 게이트 전극(60)과 드리프트 영역(20)이 대향하는 면적이 감소하여 귀환용량(Crss)을 감소시킬 수 있다. 또한 칩의 크기에서 차지하는 홈(25)의 개수가 적어지면, 칩의 크기에서 게이트 전극(60)과 대향하는 에미터 영역(40)이 차지하는 면적도 작아지게 되어, 입력용량(Ｃｉｓｓ)( = Ｃｇｄ + Ｃｇｓ)도 감소시킬 수 있다.
또 바닥면전극(65)의 폭(d2)이, 바닥면전극(65)의 막두께방향의 두께(m)보다 큰 것이 바람직하다. 예를 들면 바닥면전극(65)의 폭(d2)을 2μm, 두께(m)를 1.1μｍ 정도로 한다. 이에 따라 게이트 전극(60)과 대향하는 바닥면전극(65)의 면적이 작아지기 때문에 기생용량(Ｃｇｓ)을 감소시킬 수 있다. 그 결과 입력용량(Ｃｉｓｓ)을 더 감소시킨다. 게이트 전극(60)은, 베이스 영역(30)과 드리프트 영역(20)의 계면(ＰＮ접합)보다 하방으로 연장되어 있다. 예를 들면 바닥면전극(65)의 상면의 위치는, 베이스 영역(30)과 드리프트 영역(20)의 계면의 위치와 거의 동일한 높이 혹은 계면보다 낮게 설정된다. 구체적인 예로서 홈(25)의 깊이를 5μｍ 정도, 베이스 영역(30)의 막두께를 4μｍ 정도, 바닥면전극(65)의 두께(m)를 1.1μｍ 정도로 한다. 폭이 넓은 홈(25)에 대하여 바닥면전극(65)을 너무 두껍게는 메워 넣지 않기 때문에, 바닥면전극(65)의 형성공정의 시간을 단축할 수 있다. 이에 따라 제조비용을 감소시킬 수 있다.
또한 바닥면전극(65)의 폭(d2)은, 바닥면전극(65)과 게이트 전극(60) 사이의 간격(D)보다 큰 것이 바람직하다. 이에 따라 홈(25)과 드리프트 영역(20)과의 계면으로부터 넓어지는 공핍층을 게이트 전극(60)과 바닥면전극(65)에 의하여 양호하게 매끄러운 모양으로 넓힐 수 있다. 그 결과 반도체장치(1)의 내압이 향상된다.
바닥면전극(65)의 폭(d2)과 홈(25) 상호간의 간격(W2)과의 비율은, 1/4∼11/4 정도로 하는 것이 바람직하다. 이 비율이 1/4보다 작으면 정공이 드리프트 영역(20)에 축적되기 어렵다. 한편 11/4보다 크면 채널저항이 증대하여 온 저항이 증가한다.
예를 들면 내압 600V의 반도체장치(1)의 경우에, 마스크 사이즈에서의 홈(25)의 폭(W1)은 8μｍ 정도, 홈(25) 상호간의 간격(W2)은 4μｍ 정도이다. 홈(25)의 측면에서의 절연막(50)의 막두께(t2)가 0.15μm, 게이트 전극(60)의 폭(d1)이 1.1μm, 바닥면전극(65)의 폭(d2)이 2μm로서, 바닥면전극(65)과 게이트 전극(60) 사이의 간격(D)은 2μｍ 정도이다. 내압 1200V의 반도체장치(1)의 경우에, 마스크 사이즈에서의 홈(25)의 폭(W1)은 11μｍ 정도이며, 바닥면전극(65)의 폭(d2)을 내압 600V의 경우보다 넓힐 수 있다.
도7, 도13 등에 나타나 있는 바와 같이 게이트 전극(60)의 바닥면의 위치는, 바닥면전극(65)의 상면의 위치보다 하방인 것이 바람직하다. 이에 대하여 게이트 전극(60)보다 하방에 바닥면전극(65)을 배치하기 위해서는, 그만큼 홈(25)을 깊게 형성할 필요가 있다. 이에 따라 제조시간이 증대한다. 또한 홈(25)을 깊게 형성함으로써, 바닥면전극(65)을 양호하게 홈(25)의 벽면에서 드리프트 영역(20)과 대향하도록 형성할 수 없어 내압을 충분히 확보할 수 없거나, 평탄성을 확보하기 위해서 막의 후막화(厚膜化) 등이 필요하게 되거나 하는 경우가 있다.
따라서 게이트 전극(60)의 바닥면의 위치가 바닥면전극(65)의 상면의 위치보다 하방이 되도록 형성하는 것이 바람직하다. 이에 따라 상기 문제를 해소할 수 있다. 또한 게이트 전극(60)이 홈(25)의 바닥면에 도달되어 있는 것이 더 바람직하고, 이에 따라 정공이 홈(25)의 바닥부에 더 축적되기 쉽다. 홈(25)의 깊이는 예를 들면 5μｍ 정도이다.
또 도13(a)에 나타나 있는 바와 같이 평면에서 볼 때에 홈(25)의 연장방향의 길이는 홈(25)의 폭 이상이다.
그런데 도9(a)나 도10(a)에 나타나 있은 시뮬레이션 결과나 상기의 비율(W1/W3)의 관계식은, 도14에 나타나 있는 바와 같이 에미터 영역(40)이 홈(25)을 따라 연속적으로 형성된 구조에 대하여 얻어진다. 그러나 도15에 나타나 있는 바와 같이 에미터 영역(40)이 홈(25)을 따라 베이스 영역(30)의 상부에 띄엄띄엄 배치되더라도 좋다. 도15에 나타내는 구조의 경우에, 에미터 전극(90)과 접하는 베이스 영역(30) 및 에미터 영역(40)의 총면적이 간격(W2)을 대신하게 되며, 드리프트 영역(20)과 베이스 영역(30)과의 계면의 위치에 있어서 홈(25)의 에미터 전극(90)과 대향하는 총면적이 홈(25)의 폭(W1)을 대신하게 된다. 즉 평면에서 볼 때에 있어서 홈(25) 사이의 반도체영역의 면적에 비하여 홈(25)의 면적이 넓으면 좋다. 또한 홈(25)의 바닥면과 대향하는 게이트 전극(60)의 면적보다, 홈(25)의 바닥면과 대향하는 바닥면전극(65)의 면적이 넓다.
또한 폭(W3)에 대한 홈(25)의 폭(W1)의 비율(W1/W3)의 관계는, 베이스 영역(30)의 에미터 전극(90)에 접하는 영역의 총면적에 대한, 드리프트 영역(20)과 베이스 영역(30)과의 계면과 동일한 평면레벨에 있어서 홈(25)의 에미터 전극(90)과 대향하는 총면적의 비율(이하에 있어서 「면적비율(S)」이라고 한다)로 치환된다.
도14 및 도15에 있어서, 홈(25)의 에미터 전극(90)과 대향하는 영역(S1)과 베이스 영역(30)의 에미터 전극(90)과 대향하는 영역(S2)을 해칭(hatching)으로 나타냈다. 즉 영역(S1)은, 평면에서 볼 때 홈(25)에 있어서 절연막(50), 층간절연막(70) 및 에미터 전극(90)의 영역이다. 영역(S2)은, 평면에서 볼 때 반도체 기판(100)의 표면에 노출된 베이스 영역(30)의 영역이다.
영역(S2)의 총면적에 대한 영역(S1)의 총면적의 면적비율(S)은 1 이상이며, 1 이상 6 이하인 것이 바람직하다. 또한 면적비율(S)은, 1.5 이상 5 이하인 것이 보다 바람직하고, 1.7 이상 2 이하인 것이 더 바람직하다.
반도체장치(1)에는, 도16의 평면도에 나타낸 바와 같이 복수의 홈(25)이 병렬로 배치된 구조를 채용할 수 있다. 도16에 나타낸 홈(25)은, 홈(25)의 내부에 배치된 절연막(50), 게이트 전극(60), 바닥면전극(65) 및 층간절연막(70)을 포함해서 도식적으로 나타나 있다. 홈(25)의 양측에는 에미터 영역(40)이 배치되어 있다. 또 에미터 전극(90) 등은 도면에 나타내는 것을 생략하고 있다.
도16에 나타나 있는 바와 같이 반도체장치(1)는, 홈(25)의 연장방향과 교차하는 방향으로 연장되는 교차부분을 적어도 구비하고, 교차부분에 있어서 홈(25)이 연결되는 접속홈(125)을 구비한다. 접속홈(125)은, 홈(25)과 마찬가지로 베이스 영역(30)을 관통하여 드리프트 영역(20)에 선단(先端)이 도달되도록 형성되어 있다. 다만 홈(25)과는 달리 에미터 영역(40)은 접속홈(125)의 개구부 주변에 형성되어 있지 않다.
또 도16에 나타낸 접속홈(125)은, 활성영역의 홈(25)과 평행하게 배치된 병행부분(竝行部分)을 더 구비한다. 이 병행부분은 최외주(最外周)의 홈(25)의 외측에 배치되어 있다. 예를 들면 칩의 외측 가장자리를 따라 접속홈(125)이 배치되어 있다. 도16에서는 병행부분이 홈(25)의 외측에 1개씩 배치된 예를 나타냈지만, 홈(25)의 외측에 복수 개의 접속홈(125)을 홈(25)과 평행하게 배치하더라도 좋다.
상기한 바와 같이 홈(25)과 연장방향이 교차하는 접속홈(125)을 배치함으로써, 칩의 평면적인 내응력 균형(內應力 均衡)을 개선할 수 있다. 또한 접속홈(125)을 배치함으로써 컬렉터 영역(10)으로부터 드리프트 영역(20)으로 이동하는 정공을, 접속홈(125)의 외측보다 접속홈(125)의 내측에서 더 많이 축적시킬 수 있다.
도16에 나타나 있는 바와 같이 홈(25)은, 그 양단에 있어서 접속홈(125)에 연결되어 있다. 접속홈(125)과 홈(25)과의 연결부분을 확대한 평면도를 도17에 나타낸다. 도17에서는 층간절연막(70)이나 에미터 전극(90)에 대해 도면에 나타내는 것을 생략하고 있다. 또 도7은 도17의 ＶＩＩ-ＶＩＩ 방향을 따른 단면도이다.
접속홈(125)의 내부에 배치된 도전성막(導電性膜)에 의하여 병렬로 배치된 복수의 홈(25)에 배치된 게이트 전극(60)이 서로 접속된다. 구체적으로는 홈(25) 내부에 형성된 게이트 전극(60)으로부터의 연장부(60a)가, 접속홈(125)의 내부에도 연속하여 형성되어 있다. 반도체영역(베이스 영역(30) 및 에미터 영역(40))을 사이에 두고 대향하는 한 쌍의 홈(25)에 각각 형성된 게이트 전극(60) 상호간이, 접속홈(125)에 형성된 연장부(60a)에 의하여 우선 접속된다. 접속홈(125)의 내부에는 연장부(60a)가 연속하여 배치되어 있기 때문에, 반도체장치(1)의 각 홈(25)에 형성된 게이트 전극(60)이 서로 전기적으로 접속된다.
또한 도17에 나타나 있는 바와 같이 접속홈(125)의 내부에 있어서 바닥면전극(65)의 단부가 다른 영역보다 폭이 넓게 형성되어 있다. 이 폭이 넓은 단부에 있어서 바닥면전극(65)과 에미터 전극(90)이 접속된다.
홈(25)과 마찬가지로 접속홈(125)의 내벽면에는 절연막(50)이 배치되고, 절연막(50)의 위에 게이트 전극(60)으로부터의 연장부(60a) 및 바닥면전극(65)이 배치되어 있다. 따라서 홈(25)을 형성하는 공정에 있어서 접속홈(125)을 동시에 형성할 수 있다.
또 접속홈(125)의 홈폭은 홈(25)의 홈폭보다 좁게 하더라도 좋다. 접속홈(125)의 개구부 주변에는 에미터 영역(40)이 배치되어 있지 않기 때문에 채널은 형성되지 않는다. 접속홈(125)의 홈폭을 좁게 함으로써, 접속홈(125)의 바닥면 및 그 근방에 있어서의 정공의 축적은 홈(25)의 바닥면에 비해서 적어진다. 이에 따라 반도체장치(1)의 외주영역에 잔존하는 정공에 기인하는 래치업 현상(latch up 現象)의 발생을 억제할 수 있다.
한편 접속홈(125)의 홈폭은 홈(25)의 홈폭보다 넓게 하더라도 좋다. 이에 따라 칩의 평면적인 내응력 균형을 더 개선할 수 있다.
또 홈(25)과 접속홈(125)이 연결되는 연결영역에 있어서의 홈측면은 곡면이다. 연결영역을 곡면으로 함으로써 공핍층을 매끄러운 모양으로 넓힐 수 있다. 또 이 연결영역의 절연막(50)의 막두께(t3)를, 게이트 절연막으로서 기능하는 영역의 막두께(t2)보다 두껍게 형성하더라도 좋다. 이에 따라 반도체소자가 형성되는 활성영역을 둘러싸는 외주영역의 내압이, 활성영역의 내압보다 높아진다. 그 결과 활성영역에서 브레이크다운이 발생하기 쉬워지게 되어, 전류집중을 억제해서 반도체장치(1)의 파괴를 방지할 수 있다.
또한 접속홈(125)의 측벽면에 형성되는 절연막(50)의 막두께(t4)를, 활성영역에서의 막두께(t2)보다 두껍게 하더라도 좋다. 이에 따라 외주영역의 내압을 활성영역보다 높게 할 수 있다.
또 절연막(50)의 막두께에 대하여 홈(25)의 바닥면에 배치된 영역의 막두께(t1)를 홈(25)의 측면에서의 막두께(t2)보다 두껍게 한 경우에, 연결영역에서의 막두께(t3)나 접속홈(125)에서의 막두께(t4)를 활성영역에서의 막두께(t2)보다 두껍게 하기 위해서, 이들 막두께를 막두께(t1)와 동일한 정도로 하더라도 좋다. 즉 홈(25)의 바닥면에 배치하는 영역과 동시에 연결영역이나 접속홈(125)의 절연막(50)을 형성하면 된다.
도18에, 홈(25)과 접속홈(125)과의 연결부분의 단면도를 나타낸다. 도18에 나타나 있는 바와 같이 접속홈(125)의 외측까지 베이스 영역(30)을 형성하더라도 좋다. 이에 따라 베이스 영역(30)과 에미터 전극(90)이 확실하게 콘택트(contact)할 수 있는 영역을 접속홈(125)의 외측에 확보할 수 있다. 에미터 전극(90)을 접속홈(125)의 외측의 베이스 영역(30)과 접속함으로써 외주영역에서의 정공의 축적을 억제할 수 있다.
한편 게이트 영역으로서 사용하지 않기 때문에, 홈(25)과 접속홈(125)의 연결부분까지는 에미터 영역(40)이 연장되지 않아도 된다.
또 게이트 전극(60)으로부터의 연장부(60a)는, 반도체 기판(100)의 표면상에 배치된 접속부(61)를 통하여 접속홈(125)의 내부로부터 칩 외측 가장자리에 배치된 버스라인(bus line)(62)에 접속되어 있다. 반도체 기판(100)의 표면에 배치된 접속부(61) 및 버스라인(62)은, 도17에서는 파선으로 나타냈다. 버스라인(62)으로부터 게이트 전극(60)에 소정의 게이트 전압을 인가할 수 있다.
도면에 나타내는 것을 생략하였지만, 버스라인(62)의 외측에 있어서 외주영역에 다양한 내압향상 구조를 채용할 수 있다. 예를 들면 리서프(Reduced Surface Field : RESURF)나 전계완화 링(Field Limiting Ring : ＦＬＲ) 등이 외주영역에 배치된다.
또 도19에 나타나 있는 바와 같이 칩의 코너부에는 활성영역(41)을 배치하지 않는 것이 바람직하다. 칩의 코너부에서는 정공이 집중되기 쉽지만, 이 영역에 에미터 영역(40)을 형성하지 않음으로써 정공이 빠지기 쉽게 되어, 외주영역에서의 래치업 현상의 발생을 억제할 수 있다.
도20에 나타나 있는 바와 같이 게이트 전극(60)에 있어서 홈(25)의 바닥면과 대향하는 하면에 테이퍼(taper)를 주어도 좋다. 게이트 전극(60)의 하면에 테이퍼를 줌으로써 게이트 전극(60)의 바닥면과 드리프트 영역(20)(컬렉터 영역(10))과의 대향하는 면적이 좁아지게 되어, 기생용량(Ｃｄｇ)을 감소시킬 수 있다.
또한 층간절연막(70)의 일부가 홈(25)의 내부에 메워 넣어지기 때문에, 도20에 나타나 있는 바와 같이 층간절연막(70)의 막두께는 홈(25)의 개구부의 테두리 상방에서 두껍고, 홈(25)의 개구부의 중앙 상방에서 얇게 형성되더라도 좋다. 에미터 전극(90)의 상면에, 홈(25)의 개구부의 중앙 상방에서 크게 구덩이가 발생한다. 이 때문에 에미터 전극(90)의 상면에 배치되는 클립리드(clip lead)나 본딩와이어(bonding wire)와 에미터 전극(90) 사이의 접속면적이 증대하여, 접속강도가 향상된다.
게이트 전극(60)이나 바닥면전극(65)이 도펀트(dopant)를 구비하는 다결정 실리콘 전극인 경우에, 층간절연막(70)에는 예를 들면 도20에 나타나 있는 바와 같이 ＢＰＳＧ막(Boro-Phospho Silicate Glass膜)으로 이루어지는 제1절연막(71)과 ＮＳＧ막(None-doped Silicate Glass膜)으로 이루어지는 제2절연막(72)의 적층구조(積層構造)를 채용하는 것이 바람직하다. ＢＰＳＧ막은 어닐처리(anneal處理)에 의하여 표면을 완만하게 할 수 있는 층간막이지만, 인(P)을 포함하기 때문에 전극의 도전성에 영향을 끼친다. 그 때문에 인을 포함하지 않는 보호막으로서 ＮＳＧ막을 전극과 ＢＰＳＧ막 사이에 배치함으로써, 전극의 도전성에 영향을 끼치지 않고 또한 층간절연막(70)의 상면을 완만하게 할 수 있다.
또한 도20에 나타나 있는 바와 같이 베이스 영역(30)의 하면의 위치가, 홈(25)으로부터 이간된 영역보다 홈(25)에 인접하는 영역에 있어서 얕게 형성하더라도 좋다.
이 구성에 따라 도20에 있어서의 상하방향 즉 드리프트 영역(20)의 막두께방향에서 본 경우에, 서로 이웃하는 홈(25) 사이에 있어서 홈(25)에 인접하는 영역에서는, 홈(25)으로부터 이간된 영역과 비교하여 드리프트 영역(20)의 막두께가 두껍게 된다.
이 때문에 홈(25)의 바닥부 및 그 주변영역에 축척된 정공은, 드리프트 영역(20)의 홈(25)에 인접하는 영역보다 홈(25)으로부터 이간된 영역에 있어서 베이스 영역(30)의 바닥면에 도달하기 쉬워, 드리프트 영역(20)의 홈(25)으로부터 이간된 영역에 있어서 정공의 이동량이 상대적으로 많아진다.
이와 같이 홈(25)에 인접하는 영역에 있어서의 정공의 이동을 상대적으로 억제함으로써, 에미터 영역의 바닥부를 따라 이동하는 정공의 이동량이 적어진다. 따라서 래치업 현상을 감소시킬 수 있다.
또한 정공은 베이스 영역(30)의 불순물농도가 높은 영역일수록 이동하기 쉽다. 그래서 베이스 영역(30)에 있어서 홈(25)에 인접하는 영역의 불순물농도를 홈(25)으로부터 이간된 영역의 불순물농도보다 낮게 되도록 형성하더라도 좋다. 이 구성에 의하여 베이스 영역(30)에 있어서도 홈(25)에 인접하는 영역에서 정공의 이동을 억제하여, 홈(25)으로부터 이간된 영역에서 정공의 이동량을 상대적으로 많게 할 수 있다. 따라서 에미터 영역의 바닥부를 따라 이동하는 정공의 이동량이 더 적어지기 때문에 래치업 현상을 더 감소시킬 수 있다.
또한 본 발명의 반도체장치를 홈(25)의 연장방향에 대하여 수직으로 자른 단면 즉 도20에서 본 경우에 있어서, 게이트 전극(60)이 바닥면전극(65)과 대향하는 영역에 있어서 게이트 전극(60)을 홈(25)의 상면측으로부터 바닥면측을 향하여 바닥면전극(65)과의 간격이 서서히 넓어지도록 테이퍼 형상으로 하면, 내압을 향상시키면서 기생용량(Ｃｄｇ)을 감소시킬 수 있다.
홈(25)의 바닥면의 양단부의 공핍층을 넓이기 위하여, 게이트 전극(60)은 홈(25)의 바닥면에 가능한 한 인접시키는 것이 바람직하다. 이것은 홈(25)의 바닥면의 양단부는 전계 집중점이 되기 때문에, 이 부분의 공핍층을 양호하게 넓혀서 내압을 향상시키기 위함이다.
한편 게이트 전극(60)을 홈(25)의 바닥면에 인접시켜 배치한 경우에, 게이트 전극(60)은 바닥면전극(65)과 대향하기 때문에 이 부분에 있어서 기생용량이 발생한다.
그러나 게이트 전극(60)이 바닥면전극(65)과 대향하는 영역에 있어서 게이트 전극(60)을 바닥면전극(65)과의 간격이 서서히 넓어지는 듯한 테이퍼 형상으로 했기 때문에, 이 부분을 테이퍼 형상으로 하지 않은 구조와 비교하여 게이트 전극(60)과 바닥면전극(65) 사이의 기생용량(Ｃｄｇ)을 감소시킬 수 있다.
따라서 내압을 향상시키면서 기생용량을 감소시킬 수 있다.
또 도20에 있어서는 홈(25)의 바닥면에 배치된 영역의 절연막(50)의 막두께가 홈(25)의 측면에 배치되고 베이스 영역(30)과 대향하는 영역의 절연막(50)의 막두께보다 두꺼운 경우를 예로서 했지만, 내압의 향상에 대해서는 예를 들면 홈(25)의 바닥면에 배치된 영역의 절연막(50)의 막두께가 홈(25)의 측면에 배치되고 베이스 영역(30)과 대향하는 영역의 절연막(50)의 막두께와 동일한 정도로 하는 등 홈(25)의 바닥면에 배치된 영역의 절연막(50)의 막두께를 얇게 할수록 상기 기재의 효과는 크다.
또 드리프트 영역(20)과 베이스 영역(30) 사이에, 드리프트 영역(20)보다 불순물농도가 높은 ｎ형의 반도체영역을 배치하더라도 좋다. 불순물농도가 높은 반도체영역을 배치함으로써, 이 반도체영역의 하방의 드리프트 영역(20)과의 계면 근방에 있어서 드리프트 영역(20)에 정공이 더 많이 축적된다. 그 결과 온 저항을 더 감소시킬 수 있다.
이상에서 설명한 바와 같이 본 발명의 제2실시형태에 관한 반도체장치(1)에서는, 게이트 전극(60)이 형성되는 홈(25)의 폭(W1)을 넓고 또한 홈(25) 사이의 간격(W2)을 홈(25)의 폭(W1) 이하로 설정한다. 이 때문에 홈(25)의 바닥부 근방에 있어서 정공이 축적되기 쉽다. 그 결과 고내압·저 온 전압(高耐壓·低 on 電壓)인 반도체장치를 제공할 수 있다.
(다른 실시형태)
상기한 바와 같이 본 발명은 실시형태에 따라 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해해서는 안 된다. 이 개시로부터 당업자에게는 다양한 대체 실시형태, 실시예 및 운용기술이 분명하게 된다.
예를 들면 단부보다 중앙부가 얕도록 홈(25)의 바닥부를 형성하더라도 좋다. 이렇게 홈(25)의 바닥부를 형성함으로써 홈(25)의 바닥부의 중앙부에 정공을 더 효율적으로 축적할 수 있다. 그 결과 온 전압을 내릴 수 있다.
혹은 홈(25)의 바닥부의 적어도 일부가 아래로 볼록한 곡면인 것처럼 둥글게 되어 있더라도 좋다. 홈(25)의 바닥부에 있어서 단부의 둥글게 되는 부분이 넓으면, 정공이 홈(25)의 아래에 축적되지 않고 베이스 영역(30)으로 이동하기 쉬워진다. 이 때문에 홈(25)의 바닥부가 평탄 또는 아래로 볼록한 부분이 넓으면 온 전압을 낮게 할 수 있다.
이와 같이 본 발명은 여기에서는 기재되지 않은 다양한 실시형태 등을 포함하는 것은 물론이다. 따라서 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허청구범위에 관한 발명의 특정사항에 의해서만 정해지는 것이다.
1 ; 반도체장치
10 ; 컬렉터 영역, 제1반도체영역
15 ; 버퍼층
20 ; 드리프트 영역, 제2반도체영역
21 ; n+층
22 ; n-층
25 ; 홈
30 ; p-층, 베이스 영역, 제3반도체영역
40 ; n+층, 에미터 영역, 제4반도체영역
50 ; 절연막
60 ; 게이트 전극, 제어전극
65 ; 바닥면전극
70 ; 층간절연막
71 ; 제1절연막
72 ; 제2절연막
80 ; 드레인 전극, 컬렉터 전극, 제1주전극
90 ; 소스 전극, 에미터 전극, 제2주전극
100 ; 반도체 기판
101 ; 채널영역
125 ; 접속홈

Claims (13)

  1. 제1도전형(第一導電型)의 제1반도체영역(第一半導體領域)과,
    상기 제1반도체영역의 위에 배치된 제2도전형의 제2반도체영역과,
    상기 제2반도체영역의 위에 배치된 제1도전형의 제3반도체영역과,
    상기 제3반도체영역의 위에 배치된 복수의 제2도전형의 제4반도체영역과,
    상기 제4반도체영역의 상면(上面)으로부터 연장되어 상기 제4반도체영역 및 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하는 홈(groove)의 내벽(內壁) 위에 각각 배치된 절연막(絶緣膜)과,
    상기 홈의 측면에 있어서 상기 절연막의 상기 제3반도체영역의 측면과 대향(對向)하는 영역 위에 배치된 제어전극(制御電極)과,
    상기 제1반도체영역과 전기적으로 접속하는 제1주전극(第一主電極)과,
    상기 제4반도체영역과 전기적으로 접속하는 제2주전극과,
    상기 홈의 바닥면에 있어서 상기 제어전극과 이간(離間)하여 상기 절연막의 위에 배치되고, 상기 제2주전극과 전기적으로 접속된 바닥면전극을
    구비하고,
    평면에서 볼 때에 있어서 상기 홈이 연장되는 방향의 길이는 상기 홈의 폭 이상이며, 또한 인접하는 상기 홈 상호간의 간격보다 상기 홈의 폭이 넓은 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 제어전극에서 상기 홈의 바닥면과 대향하는 폭보다, 상기 바닥면전극에서 상기 홈의 바닥면과 대향하는 폭이 넓은 것을 특징으로 하는 반도체장치.
  3. 제1도전형의 제1반도체영역과,
    상기 제1반도체영역의 위에 배치된 제2도전형의 제2반도체영역과,
    상기 제2반도체영역의 위에 배치된 제1도전형의 제3반도체영역과,
    상기 제3반도체영역의 위에 배치된 복수의 제2도전형의 제4반도체영역과,
    상기 제4반도체영역의 상면으로부터 연장되어 상기 제4반도체영역 및 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하는 홈의 내벽 위에 각각 배치된 절연막과,
    상기 홈의 측면에 있어서 상기 절연막의 상기 제3반도체영역의 측면과 대향하는 영역 위에 배치된 제어전극과,
    상기 홈의 바닥면에 있어서 상기 제어전극과 이간하여 상기 절연막의 위에 배치된 바닥면전극과,
    상기 제1반도체영역과 전기적으로 접속하는 제1주전극과,
    상기 제어전극 및 상기 바닥면전극의 위에 배치된 층간절연막(層間絶緣膜)과,
    상기 층간절연막을 사이에 두고 상기 제어전극 및 상기 바닥면전극의 상방(上方)에, 상기 제3반도체영역 위 및 상기 제4반도체영역 위에 배치되고 상기 제4반도체영역 및 상기 바닥면전극과 전기적으로 접속하는 제2주전극을
    구비하고,
    평면에서 볼 때에 있어서 인접하는 상기 홈 사이의 반도체영역의 면적보다 상기 홈의 면적이 넓은 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서,
    상기 제어전극에서 상기 홈의 바닥면과 대향하는 면적보다, 상기 바닥면전극에서 상기 홈의 바닥면과 대향하는 면적이 넓은 것을 특징으로 하는 반도체장치.
  5. 제1항 내지 제4항 중의 어느 하나의 항에 있어서,
    상기 바닥면전극에서 상기 홈의 바닥면과 대향하는 폭이, 상기 바닥면전극의 막두께방향의 두께보다 큰 것을 특징으로 하는 반도체장치.
  6. 제1항 내지 제4항 중의 어느 하나의 항에 있어서,
    상기 제어전극의 바닥면의 위치가, 상기 바닥면전극의 상면의 위치보다 하방(下方)인 것을 특징으로 하는 반도체장치.
  7. 제1항 내지 제4항 중의 어느 하나의 항에 있어서,
    상기 바닥면전극에서 상기 홈의 바닥면과 대향하는 폭이, 상기 바닥면전극과 상기 제어전극 사이에서 상기 홈의 바닥면을 따른 간격보다 큰 것을 특징으로 하는 반도체장치.
  8. 제1항 내지 제4항 중의 어느 하나의 항에 있어서,
    상기 홈의 홈폭이 상기 홈의 깊이보다 크고 또한 상기 홈폭이 3∼20μm인 것을 특징으로 하는 반도체장치.
  9. 제1항 내지 제4항 중의 어느 하나의 항에 있어서,
    상기 제3반도체영역을 관통하여 상기 제2반도체영역에 도달하여 형성되고, 상기 홈이 연장되는 방향과 교차하는 방향으로 연장되는 교차부분(交差部分)을 적어도 구비하고, 상기 교차부분에 있어서 상기 홈이 연결되는 접속홈을 더 구비하고,
    병렬로 배치된 복수의 상기 홈에 배치된 상기 제어전극이, 상기 접속홈의 내부에 배치된 도전성막(導電性膜)에 의하여 서로 접속되는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서,
    상기 접속홈이, 상기 홈과 평행하게 배치된 병행부분(竝行部分)을 더 구비하는 것을 특징으로 하는 반도체장치.
  11. 제9항 또는 제10항에 있어서,
    상기 접속홈의 홈폭이 상기 홈의 홈폭보다 좁은 것을 특징으로 하는 반도체장치.
  12. 제9항 또는 제10항에 있어서,
    상기 접속홈의 홈폭이 상기 홈의 홈폭보다 넓은 것을 특징으로 하는 반도체장치.
  13. 제1항 내지 제4항 중의 어느 하나의 항에 있어서,
    상기 홈의 폭이 3μm∼15μm이며,
    상기 홈의 깊이가 2μm∼10μm이며,
    상기 제2반도체영역의 두께가 40μm∼140μm이며,
    상기 제2반도체영역의 비저항(比抵抗)이 10Ωｃｍ∼150Ωｃｍ인 것을 특징으로 하는 반도체장치.
KR1020140124179A 2013-09-20 2014-09-18 반도체장치 KR101589904B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JPJP-P-2013-194834 2013-09-20
JP2013194834 2013-09-20
JP2014148356 2014-07-18
JPJP-P-2014-148356 2014-07-18
JPJP-P-2014-155442 2014-07-30
JP2014155442 2014-07-30

Publications (2)

Publication Number Publication Date
KR20150032799A true KR20150032799A (ko) 2015-03-30
KR101589904B1 KR101589904B1 (ko) 2016-01-29

Family

ID=52271310

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140124179A KR101589904B1 (ko) 2013-09-20 2014-09-18 반도체장치

Country Status (4)

Country Link
US (1) US9190504B2 (ko)
KR (1) KR101589904B1 (ko)
CN (3) CN104465718B (ko)
DE (1) DE102014013947A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108110047B (zh) * 2013-09-20 2021-01-01 三垦电气株式会社 半导体装置
CN106533163A (zh) * 2016-01-22 2017-03-22 东莞市清能光伏科技有限公司 光伏功率转换器
CN105789290B (zh) * 2016-04-26 2018-10-23 电子科技大学 一种沟槽栅igbt器件及其制造方法
CN105870177B (zh) * 2016-04-26 2018-10-02 电子科技大学 一种双向igbt器件及其制造方法
CN107452787B (zh) * 2016-05-31 2020-05-12 无锡华润上华科技有限公司 沟槽栅极引出结构及其制造方法
JP7005453B2 (ja) 2018-08-08 2022-01-21 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243561A (ja) * 1991-08-08 1993-09-21 Toshiba Corp 電力用半導体素子
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP2007165380A (ja) * 2005-12-09 2007-06-28 Toshiba Corp 半導体装置及びその製造方法
JP2008311301A (ja) * 2007-06-12 2008-12-25 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
JP2013524481A (ja) 2010-05-27 2013-06-17 富士電機株式会社 Ｍｏｓ駆動型半導体装置およびｍｏｓ駆動型半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235672A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
US6163051A (en) * 1995-08-24 2000-12-19 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JP3904648B2 (ja) 1997-01-31 2007-04-11 株式会社ルネサステクノロジ 半導体装置
JP3927111B2 (ja) * 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
US7109551B2 (en) * 2003-08-29 2006-09-19 Fuji Electric Holdings Co., Ltd. Semiconductor device
DE102005052734B4 (de) * 2005-10-06 2012-02-23 Infineon Technologies Ag Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur
US9318592B2 (en) * 2007-01-10 2016-04-19 Infineon Technologies Americas Corp. Active area shaping of III-nitride devices utilizing a source-side field plate and a wider drain-side field plate
US20080203535A1 (en) * 2007-02-27 2008-08-28 Masaaki Noda Semiconductor device
US8129779B2 (en) * 2007-09-03 2012-03-06 Rohm Co., Ltd. Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance
US7825465B2 (en) 2007-12-13 2010-11-02 Fairchild Semiconductor Corporation Structure and method for forming field effect transistor with low resistance channel region
US9425305B2 (en) * 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
JP2012069579A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 逆通電型の絶縁ゲート型バイポーラトランジスタ
JP5126335B2 (ja) 2010-10-18 2013-01-23 富士電機株式会社 トレンチゲート型半導体装置
JP2012178389A (ja) 2011-02-25 2012-09-13 Renesas Electronics Corp 半導体装置
JP2012204590A (ja) 2011-03-25 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
KR101980197B1 (ko) * 2012-09-04 2019-05-20 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
KR101920717B1 (ko) * 2013-01-14 2018-11-21 삼성전자주식회사 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243561A (ja) * 1991-08-08 1993-09-21 Toshiba Corp 電力用半導体素子
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP2007165380A (ja) * 2005-12-09 2007-06-28 Toshiba Corp 半導体装置及びその製造方法
JP2008311301A (ja) * 2007-06-12 2008-12-25 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
JP2013524481A (ja) 2010-05-27 2013-06-17 富士電機株式会社 Ｍｏｓ駆動型半導体装置およびｍｏｓ駆動型半導体装置の製造方法

Also Published As

Publication number Publication date
CN106067484A (zh) 2016-11-02
US9190504B2 (en) 2015-11-17
US20150084093A1 (en) 2015-03-26
CN106067484B (zh) 2019-06-14
CN104465718B (zh) 2017-07-14
DE102014013947A1 (de) 2015-03-26
CN204102904U (zh) 2015-01-14
KR101589904B1 (ko) 2016-01-29
CN104465718A (zh) 2015-03-25

Similar Documents

Publication Publication Date Title
US20210126117A1 (en) Trench-type insulated gate semiconductor device including an emitter trench and an overlapped floating region
US9947779B2 (en) Power MOSFET having lateral channel, vertical current path, and P-region under gate for increasing breakdown voltage
JP7279770B2 (ja) 半導体装置
US9263572B2 (en) Semiconductor device with bottom gate wirings
KR101589904B1 (ko) 반도체장치
CN111316445B (zh) Igbt功率器件及其制造方法
US20190252533A1 (en) Semiconductor device
JP2001168327A (ja) 半導体装置とそれを用いたパワースイッチング駆動システム
JP7056031B2 (ja) 半導体装置
TW202006956A (zh) 具有整合的偽肖特基二極體於源極接觸溝槽之功率金屬氧化物半導體場效電晶體
JP5687582B2 (ja) 半導体素子およびその製造方法
JP2004335990A (ja) Ｍｉｓ型半導体装置
JP2020038986A (ja) 半導体装置
JP5838176B2 (ja) 半導体装置
WO2018034818A1 (en) Power mosfet having planar channel, vertical current path, and top drain electrode
JP6173987B2 (ja) 半導体装置
CN116741828A (zh) 沟渠式栅极晶体管组件
JP5875026B2 (ja) 半導体装置
KR101701240B1 (ko) 반도체 장치
US11804524B2 (en) Semiconductor device and method for producing same
JP2015095466A (ja) 半導体装置及びその製造方法
JP2012160601A (ja) 半導体装置の製造方法
JP6726402B2 (ja) 半導体装置
JP3218573U (ja) 半導体装置
WO2023112547A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190103

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20200103

Year of fee payment: 5