JP5841693B2 - 半導体装置 - Google Patents
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本発明は、半導体装置に関する。
従来、ドレイン層(低抵抗半導体層)とドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置が知られている(例えば、特許文献1の図23参照。)。図32は、従来の半導体装置800を説明するために示す図である。図32(a)は半導体装置800の要部を示す平面図であり、図32(b)は図32(a)のX−X断面図である。
従来の半導体装置800は、図32に示すように、n+ドレイン層51とn−ドリフト層52とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置である。そして、能動素子部は、図32(b)に示すように、n+ドレイン層51と、n−ドリフト層52と、n−ドリフト層52の表面に形成されたpベース領域53と、pベース領域53の表面に形成されたn+ソース領域54と、n+ソース領域54とn−ドリフト層52とに挟まれたpベース領域53上にゲート絶縁膜56を介して設けられたゲート電極57と、ゲート電極57とは層間絶縁膜58を介して絶縁された状態でn+ソース領域54及びpベース領域53の表面に接して設けられたソース電極61とを備える。
また、ゲートパッド部は、図32(b)に示すように、n+ドレイン層51と、n−ドリフト層52と、n−ドリフト層52上に層間絶縁膜72を介してゲートパッド部の全面にわたって形成されたポリシリコン膜からなる導電体73と、導電体73上に形成されたゲートパッド用電極62と、ゲートパッド部の全面にわたってn−ドリフト層52の表面に形成されたp領域71を備える。なお、図32中、符号55はp+ウェル領域を示し、符号59はソースコンタクトホール59を示し、符号60はドレイン電極を示し、符号70はポリシリコン膜を示し、符号74はp領域コンタクトホールを示す。
従来の半導体装置800によれば、ゲートパッド部においては、n−ドリフト層52の表面において、ゲートパッド部の全面にわたってp領域71が形成されていることから、逆バイアス時にはn−ドリフト層52中の空乏層がゲートパッド部の全面においてn+ドレイン層51に向かって伸長することで、高耐圧の半導体装置を構成することが可能となる。
ところで、従来の半導体装置800においては、近年のスイッチング速度の高速化やセルの微細化によりスイッチオフ時におけるゲート発振現象(後述する図30(c)参照。)が問題となってきていることから、ゲート・ドレイン間に容量及び抵抗を外付けすることにより、スイッチオフ時におけるゲート発振現象を抑止することが行われている。
しかしながら、ゲート・ドレイン間に容量及び抵抗を外付けすることは、外付けするディスクリート部品の増加やディスクリート部品を外付けする工程の増加などのため、好ましくない。
しかしながら、ゲート・ドレイン間に容量及び抵抗を外付けすることは、外付けするディスクリート部品の増加やディスクリート部品を外付けする工程の増加などのため、好ましくない。
そこで、本発明は、上記した事情に鑑みてなされたものであり、ゲート・ドレイン間に容量及び抵抗を外付けすることなく、スイッチオフ時におけるゲート発振現象を抑止することが可能な半導体装置を提供することを目的とする。
[1]本発明の半導体装置は、第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、前記能動素子部は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層の表面に形成された第2導電型のベース領域と、前記ベース領域の表面に形成された第1導電型の高濃度拡散領域と、前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、前記ゲートパッド部は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層上に、フィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備えることを特徴とする。
[2]本発明の半導体装置は、第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、前記能動素子部は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層の表面に形成された第2導電型のベース領域と、前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第1導電型の高濃度拡散領域と、前記トレンチの内周面に形成してなるゲート絶縁層と、前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、前記ゲートパッド部は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層上に、フィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備えることを特徴とする。
[3]本発明の半導体装置においては、前記フィールド絶縁層が前記ゲート絶縁層よりも厚いことが好ましい。
[4]本発明の半導体装置においては、前記導電体層は、前記フィールド絶縁層と、前記フィールド絶縁層の上方に形成されたゲートパッド用電極層との間に形成されたポリシリコン層であることが好ましい。
[5]本発明の半導体装置においては、前記導電体層は、前記フィールド絶縁層上に形成されたゲートパッド用電極層であることが好ましい。
[6]本発明の半導体装置においては、前記導電体層は、前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部を介して前記ゲート電極層と電気的に接続されており、かつ、前記ゲートフィンガー部を介さずに前記ゲート電極層と直接接続されている箇所を有しないことが好ましい。
[7]本発明の半導体装置において、前記ゲートパッド部に隣接するセルにおいては、前記ゲートパッド部側の前記高濃度拡散領域が削除された構造を有することが好ましい。
[8]本発明の半導体装置において、前記ゲートパッド部に隣接するトレンチにおいては、前記ゲートパッド部側の前記高濃度拡散領域が削除された構造を有することが好ましい。
[9]本発明の半導体装置においては、前記能動素子部は、前記ベース領域から下方に張り出すように形成された第2導電型の高濃度張り出し拡散領域をさらに備え、前記第2導電型不純物拡散領域は、前記高濃度張り出し拡散領域と同一工程で、かつ、前記高濃度張り出し拡散領域と連続するように形成されたものであることが好ましい。
[10]本発明の半導体装置においては、前記第2導電型不純物拡散領域は、前記ベース領域と同一工程で、かつ、前記ベース領域と連続するように形成されたものであることが好ましい。
[11]本発明の半導体装置においては、前記能動素子部は、前記ベース領域から下方に張り出すように形成された第2導電型の低濃度張り出し拡散領域をさらに備え、前記第2導電型不純物拡散領域は、前記低濃度張り出し拡散領域と同一工程で、かつ、前記低濃度張り出し拡散領域と連続するように形成されたものであることが好ましい。
[12]本発明の半導体装置においては、前記第2導電型不純物拡散領域は、前記能動素子部を囲んで形成されるガードリングと同一工程で形成されたものであることが好ましい。
[13]本発明の半導体装置においては、前記第2導電型不純物拡散領域は、前記ベース領域と同一工程で、かつ、前記ベース領域と連続するように形成されたものであることが好ましい。
[14]本発明の半導体装置においては、前記能動素子部は、前記ベース領域から下方に張り出すように形成された第2導電型の高濃度張り出し拡散領域をさらに備え、前記第2導電型不純物拡散領域は、前記高濃度張り出し拡散領域と同一工程で、かつ、前記高濃度張り出し拡散領域と連続するように形成されたものであることが好ましい。
[15]本発明の半導体装置において、前記ゲートパッド部においては、前記第2導電型不純物非拡散領域がストライプ状に形成されてなることが好ましい。
[16]本発明の半導体装置において、前記ゲートパッド部においては、前記第2導電型不純物非拡散領域がアイランド状に形成されてなることが好ましい。
[17]本発明の半導体装置においては、前記第2導電型不純物拡散領域は、内部に第1導電型の半導体領域を有しないことが好ましい。
[18]本発明の半導体装置においては、前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることが好ましい。
本発明の半導体装置において、「ある領域が当該ある領域とは別の領域と連続するように形成されている」とは、「ある領域」が「当該ある領域とは別の領域」と他の層を介さずに直接繋がって形成されていることを意味するものとする。
ところで、従来の半導体装置800においては、ゲート・ドレイン間容量は、能動素子部に形成されるコンデンサC0の容量に、ゲートパッド部に形成されるコンデンサC1の容量が付加された値となる(後述する図3(b)の半導体装置100A参照。)。このうち、ゲートパッド部に形成されるコンデンサC1は、「『一方電極としての導電体層(図3ではポリシリコン層136)』、『誘電体としてのフィールド絶縁層134及びp+型拡散領域158』並びに『他方電極としてのドリフト層114』」が積層された構造を有する。
一方、本発明の半導体装置においても、ゲート・ドレイン間容量は、能動素子部(MOSFET部)に形成されるコンデンサC0の容量に、ゲートパッド部に形成されるコンデンサC2,C3の容量が付加された値となる(後述する図3(a)の半導体装置100参照。)。このうち、コンデンサC2は、ドリフト層の表面において第2導電型不純物拡散領域(図3(a)ではp+型拡散領域132a)が形成されている領域に形成されたコンデンサであって、「『一方電極としての導電体層(図3ではポリシリコン層136)』、『誘電体としてのフィールド絶縁層(図3(a)ではフィールド絶縁層134)及び第2導電型不純物拡散領域(図3(a)ではp+型拡散領域132a)』並びに『他方電極としてのドリフト層(図3(a)ではドリフト層114)』」からなるコンデンサである。また、コンデンサC3は、ドリフト層の表面において第2導電型不純物非拡散領域(図3(a)ではp型不純物非拡散領域132b)に形成されたコンデンサであって、「『一方電極としての導電体層(図3(a)ではポリシリコン層136)』、『誘電体としてのフィールド絶縁層(図3(a)ではフィールド絶縁層134)』及び『他方電極としてのドリフト層(図3(a)ではドリフト層114)』」からなるコンデンサである。
そして、本発明の半導体装置においては通常、フィールド絶縁層が従来の半導体装置におけるp領域71(図32(b))やp+型拡散領域158(図3(b))よりも極めて薄く形成されていることから(フィールド絶縁層:200nm〜500nm、p領域71やp+型拡散領域158:2.4μm〜8.0μm)、コンデンサC1,C2,C3のうち、コンデンサC3の容量が極めて大きくなり、その結果、本発明の半導体装置のゲート・ドレイン間容量Crssは、従来の半導体装置のゲート・ドレイン間容量Crssよりも大きくなる。
また、本発明の半導体装置においては、ドリフト層の表面において隣接する第2導電型不純物拡散領域に挟まれた狭い領域(第2導電型不純物非拡散領域)が電流経路となることから(後述する図3(a)参照。)、また、当該電流経路は、スイッチオフ時において、第2導電型不純物拡散領域からドリフト層側に空乏層が拡がる結果、より一層狭く、かつ、より一層長くなり、そして最終的には空乏化することから(後述する図4参照。)、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗(後述する図3(a)の抵抗R3参照。)が形成されることとなる。
その結果、本発明の半導体装置によれば、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けすることなく、スイッチオフ時におけるゲート発振現象を抑止することが可能となる。
また、本発明の半導体装置によれば、ゲートパッド部においては、ドリフト層の表面において、第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造が形成されていることから、後述する図4(a)〜図4(d)に示すように、逆バイアス時には互いの空乏層が横方向に伸びて接触しながらゲートパッド部の全面において低抵抗半導体層112に向かって伸長することで、従来の半導体装置800の場合と同様に、高耐圧の半導体装置を構成することが可能となる。
なお、従来の半導体装置800においては、ゲートパッド部の全面にわたってp領域71が形成されていることから、pn接合面積が大きく、スイッチオフ時に注入されるキャリア量も多くなるため、逆回復期間trrが長くなるとともに、逆回復ピーク電流IRPが大きくなるという問題点もある。これに対して、本発明の半導体装置によれば、ゲートパッド部においては、ドリフト層の表面において、第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造が形成されていることから、pn接合面積が小さく、スイッチオフ時に注入されるキャリア量も小さくなるため、逆回復期間trrが短くなるとともに、逆回復ピーク電流IRPが小さくなるという効果も得られる。
なお、特許文献1には、ゲートパッド部にもMOSFETのセルを作り込んだ半導体装置が開示されている(特許文献1の図1参照。)。このような半導体装置を従来第2の半導体装置ということとする。従来第2の半導体装置によっても、従来の半導体装置800の場合よりも、ゲート・ドレイン間容量の大きな半導体装置を構成することが可能になると考えられる。
しかしながら、従来第2の半導体装置においては通常、ゲート絶縁層を介してゲート電極層と対向しているドリフト領域の面積割合が小さいことから、本発明の半導体装置よりも、ゲート・ドレイン間容量を大きくする効果は小さく、実際上、スイッチオフ時におけるゲート発振現象を抑止する効果は小さい。
また、従来第2の半導体装置においては、ゲートパッド部のMOSFETは能動素子部のMOSFETと並列して同じ動作を行うことから、スイッチオフ時におけるゲート発振現象の抑止効果は得られない。
また、従来第2の半導体装置においては、ゲートパッド部直下の領域でアバランシェ降伏が起こったとき、ゲートパッド部直下の領域から能動素子部のソース電極層まで長い距離をアバランシェ電流が流れることとなることから、ゲートパッド部周辺端において寄生トランジスタを動作させ易く、MOSFETを破壊させてしまう恐れがある。
なお、ゲートパッド部の下部にリング状にpウェル層が形成された半導体装置が知られている(例えば、特開平5−167070号公報参照。)。このような半導体装置を従来第3の半導体装置900ということとする。図33は、従来第3の半導体装置900の断面図である。
従来第3の半導体装置900は、図33に示すように、n+ドレイン層(図示せず)とn−ドリフト層901とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置である。そして、能動素子部は、図33に示すように、n+ドレイン層(図示せず)と、n−ドリフト層901と、n−ドリフト層901の表面に形成されたpベース領域902と、pベース領域902の表面に形成されたn+ソース領域903と、n+ソース領域903とn−ドリフト層901とに挟まれたpベース領域902上にゲート絶縁膜904を介して設けられたゲート電極905と、ゲート電極905とは層間絶縁膜906を介して絶縁された状態でn+ソース領域903及びpベース領域902の表面に接して設けられたソース電極908とを備える。
また、ゲートパッド部は、図33に示すように、n+ドレイン層(図示せず)と、n−ドリフト層901と、n−ドリフト層901上にフィールド絶縁層910を介してゲートパッド部の全面にわたって形成されたポリシリコン膜からなる導電体911と、導電体911上に形成されたゲートパッド用電極907と、ゲートパッド部の下部にリング状に形成されたpウェル層919とを備える。
しかしながら、従来第3の半導体装置900は、従来の半導体装置(従来の半導体装置800、又は、特開平5−167070号公報の図3に記載の半導体装置)よりも、スイッチオフ時における破壊耐量を大きくするために、ゲートパッド部下の寄生ダイオードの容量を小さくしている。また、従来第3の半導体装置900においては、ゲートパッド部の中央部分にはpウェル層919が形成されていないことから、ゲートパッド部の中央部分に形成される抵抗R3の値は小さくなる。このため、従来第3の半導体装置900においては、本発明のように、スイッチオフ時におけるゲート発振現象を抑止することはできない。
また、従来第3の半導体装置900においては、ゲートパッド部の下部にリング状にpウェル層919を形成したものである、すなわち、ゲートパッド部の中央部分にはpウェル層919が形成されていないことから(後述する図5(b)参照。)、逆バイアス時にゲートパッド部下の空乏層の拡がりを安定にすると言う効果が小さくなるという問題も生ずる。
これに対して、本発明の半導体装置によれば、ドリフト層の表面において、第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えるため、このような従来第3の半導体装置900が有する問題は発生しない。
また、従来第3の半導体装置900においては、ゲートパッド部の下部に形成されたpウェル層919は、ソース電極と接続されていないことから、pウェル層919が形成されていない領域においては逆バイアス時に空乏層が伸長しないために電界強度が小さくならずに耐圧が低下する。
これに対して、本発明の半導体装置によれば、ドリフト層の表面において、第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることから、このような問題は発生しない。
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。
[実施形態1]
1.実施形態1に係る半導体装置100
図1及び図2は、実施形態1に係る半導体装置100を説明するために示す図である。図1(a)は半導体装置100の平面図であり、図1(b)は図1(a)のA1−A1断面図である。図2(a)は半導体装置100の平面図であり、図2(b)は図2(a)のA2−A2断面図である。なお、図1(a)においては、p+型張り出し拡散領域118、p+型拡散領域132a,162、p型不純物非拡散領域132b、ゲート発振抑制構造132及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図2(a)においては、ポリシリコン層136及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図1(a)においてはp+型張り出し拡散領域118及びp+型拡散領域132a,162をドット模様で示し、図1(b)においてはp+型張り出し拡散領域118及びp+型拡散領域132aを白抜き模様で示す。図1(b)及び図2(b)中、符号130はドレイン電極層を示す。
1.実施形態1に係る半導体装置100
図1及び図2は、実施形態1に係る半導体装置100を説明するために示す図である。図1(a)は半導体装置100の平面図であり、図1(b)は図1(a)のA1−A1断面図である。図2(a)は半導体装置100の平面図であり、図2(b)は図2(a)のA2−A2断面図である。なお、図1(a)においては、p+型張り出し拡散領域118、p+型拡散領域132a,162、p型不純物非拡散領域132b、ゲート発振抑制構造132及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図2(a)においては、ポリシリコン層136及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図1(a)においてはp+型張り出し拡散領域118及びp+型拡散領域132a,162をドット模様で示し、図1(b)においてはp+型張り出し拡散領域118及びp+型拡散領域132aを白抜き模様で示す。図1(b)及び図2(b)中、符号130はドレイン電極層を示す。
実施形態1に係る半導体装置100は、図1に示すように、n+型の低抵抗半導体層112とn−型のドリフト層114とが積層された半導体基板110に画定された、MOSFET部(本発明の能動素子部に相当)、ゲートパッド部及びゲートフィンガー部を備える半導体装置(パワーMOSFET)である。
MOSFET部は、図1(b)に示すように、低抵抗半導体層112と、低抵抗半導体層112上に形成されたドリフト層114と、ドリフト層114の表面に形成されたp型のベース領域116と、ベース領域116の表面に形成されたn+型のソース領域(高濃度拡散領域)120と、ソース領域120とドリフト層114とに挟まれたベース領域116上においてゲート絶縁層122を介して形成されたゲート電極層124と、ゲート電極層124とは層間絶縁層126を介して絶縁された状態でソース領域120及びベース領域116の表面に接して形成されたソース電極層(本発明の第1電極層に相当)128とを備える。
ゲートパッド部は、図1(b)に示すように、低抵抗半導体層112と、低抵抗半導体層112上に形成されたドリフト層114と、ドリフト層114上に、フィールド絶縁層134を介してゲートパッド部の全面にわたって形成された導電体層としてのポリシリコン層136と、ドリフト層114の表面において、ソース電極層128と電気的に接続されているp+型拡散領域(本発明の第2導電型不純物拡散領域に相当)132aと、n−型のp型不純物非拡散領域(本発明の第2導電型不純物非拡散領域に相当)132bとが交互に形成されたゲート発振抑制構造132とを備える。p+型拡散領域132aは、後述するp+型拡散領域162及びp+型張り出し拡散領域118を介してソース電極層128と電気的に接続されている。
なお、実施形態1及び後述する実施形態2〜17において、p+型拡散領域、p型拡散領域及びp−型拡散領域が第2導電型不純物拡散領域に相当するものであり、p型不純物非拡散領域が第2導電型不純物非拡散領域に相当するものである。
ゲートフィンガー部は、図2(b)に示すように、低抵抗半導体層112と、低抵抗半導体層112上に形成されたドリフト層114と、ドリフト層114上に、フィールド絶縁層134を介してゲートフィンガー部の全面にわたって形成されたポリシリコン層136と、ドリフト層114の表面全域に形成されたp+型拡散領域(第2導電型不純物拡散領域)162とを備える。p+型拡散領域162は、p+型張り出し拡散領域118を介してソース電極層128と電気的に接続されている。
実施形態1に係る半導体装置100においては、図1(b)に示すように、ゲートパッド部において、ポリシリコン層136上に層間絶縁層126が形成されており、層間絶縁層126上にゲートパッド用電極層138が形成されている。ポリシリコン層136とゲートパッド用電極層138とは、層間絶縁層126に設けられているスルーホール140を介して電気的に接続されている。
実施形態1に係る半導体装置100においては、図2(b)に示すように、ゲートフィンガー部において、ポリシリコン層136上に層間絶縁層126が形成されており、層間絶縁層126上にゲートフィンガー用配線層142が形成されている。ポリシリコン層136とゲートフィンガー用配線層142とは、層間絶縁層126に設けられているスルーホール140を介して電気的に接続されている。
実施形態1に係る半導体装置100においては、ポリシリコン層136は、ゲートパッド用電極層138とゲート電極層124とを連結するゲートフィンガー部を介してゲート電極層124と電気的に接続されており、かつ、ゲートフィンガー部を介さずにゲート電極層124と直接接続されている箇所を有しない。
実施形態1に係る半導体装置100において、ゲートパッド部においては、p型不純物非拡散領域132bがストライプ状に形成されてなる。また、p+型拡散領域132aがp型不純物非拡散領域132bを囲むように、両端が連結されたストライプ状に形成されている。
実施形態1に係る半導体装置100において、ゲートパッド部に隣接するセルにおいては、ゲートパッド部側のソース領域120が削除された構造を有する(後述する図5における符号Bで示す部分参照。)。
実施形態1に係る半導体装置100においては、MOSFET部は、ベース領域116から下方に(深い方向に)張り出すように形成されたp+型張り出し拡散領域118をさらに備える。ゲートパッド部のp+型拡散領域132aは、MOSFET部のp+型張り出し拡散領域118及びゲートフィンガー部のp+型拡散領域162と同一工程で、かつ、MOSFET部のp+型張り出し拡散領域118及びゲートフィンガー部のp+型拡散領域162と連続するように形成されたものである。
実施形態1に係る半導体装置100においては、p+型拡散領域132aは、内部にn型の半導体領域を有しない。
また、実施形態1に係る半導体装置100においては、ゲートパッド部において導電体層としてのポリシリコン層136がフィールド絶縁層134を介してドリフト層114に対向する部分が占める面積のゲートパッド部全体の面積に対する割合が、MOSFET部においてゲート電極層124がゲート絶縁層122を介してドリフト層114に対向する部分が占める面積のMOSFET部全体の面積に対する割合よりも大きい。
低抵抗半導体層112の厚さは100μm〜400μmであり、低抵抗半導体層112不純物濃度は1×1019cm−3〜1×1020cm−3である。ドリフト層114の厚さは5μm〜50μmであり、ドリフト層114の不純物濃度は1×1014cm−3〜1×1016cm−3である。ベース領域116の深さは2μm〜2.5μmであり、ベース領域116の不純物濃度は5×1016cm−3〜1×1018cm−3である。ソース領域120の深さは0.2μm〜0.4μmであり、ソース領域120の不純物濃度は5×1019cm−3〜2×1020cm−3である。p+型張り出し拡散領域118の深さは2.4μm〜8.0μmであり、p+型張り出し拡散領域118の不純物濃度は1×1017cm−3〜3×1018cm−3である。p+型拡散領域132aの深さは2.4μm〜8.0μmであり、p+型拡散領域132aの不純物濃度は1×1017cm−3〜3×1018cm−3である。
ベース領域116、p+型張り出し拡散領域118、ゲート電極層124及びp+型拡散領域132aは、ストライプ状に形成されている。そして、ベース領域116、p+型張り出し拡散領域118、ゲート電極層124の形成ピッチは例えば15μmであり、p+型拡散領域132aの形成ピッチは例えば15μmである。ベース領域116のストライプ幅は例えば9μmであり、p+型張り出し拡散領域118のストライプ幅は例えば3.75μmであり、ゲート電極層124のストライプ幅は例えば6μmである。p+型拡散領域132aのストライプ幅は例えば8μmである。
ゲート絶縁層122は、熱酸化法により形成された厚さが例えば100nmの二酸化珪素膜からなる。フィールド絶縁層134は、熱酸化法により形成された厚さが例えば450nmの二酸化珪素膜からなる。層間絶縁層126は、CVD法により形成された厚さが1000nmのPSG膜からなる。ゲート電極層124は、CVD法及びイオン注入法により形成された厚さが例えば500nmの低抵抗ポリシリコン膜からなる。ポリシリコン層136は、CVD法及びイオン注入法により形成された厚さが例えば500nmの低抵抗ポリシリコン膜からなる。ゲート電極層124及びポリシリコン層136は同一工程により形成されている。
ソース電極層128は、スパッタ法により形成された厚さが例えば4μmのアルミニウム膜からなる。ゲートパッド用電極層138及びゲートフィンガー用配線層142は、スパッタ法により形成された厚さが例えば4μmのアルミニウム膜からなる。ソース電極層128並びにゲートパッド用電極層138及びゲートフィンガー用配線層142は同一工程により形成されている。ドレイン電極層130は、Ti−Ni−Auなどの多層金属膜により形成され、厚さが例えば多層金属膜全体にて0.5μmで形成されている。
2.実施形態1に係る半導体装置100の効果
図3〜図5は、実施形態1に係る半導体装置100の効果を説明するために示す図である。図3(a)は実施形態1に係る半導体装置100の断面図に寄生容量及び寄生抵抗を追記した図であり、図3(b)は比較例1に係る半導体装置100Aの断面図に寄生容量及び寄生抵抗を追記した図である。なお、比較例1に係る半導体装置100Aは基本的には従来の半導体装置800に対応するものである。
図3〜図5は、実施形態1に係る半導体装置100の効果を説明するために示す図である。図3(a)は実施形態1に係る半導体装置100の断面図に寄生容量及び寄生抵抗を追記した図であり、図3(b)は比較例1に係る半導体装置100Aの断面図に寄生容量及び寄生抵抗を追記した図である。なお、比較例1に係る半導体装置100Aは基本的には従来の半導体装置800に対応するものである。
図4(a)〜図4(d)は逆バイアス時に空乏層dが伸長する様子を示す図であって、図4(a)は逆バイアス電圧が印加されていないときの空乏層dが伸長する様子を示す図であり、図4(b)は低い逆バイアス電圧が印加されているときの空乏層dが伸長する様子を示す図であり、図4(c)は中くらいの逆バイアス電圧が印加されているときの空乏層dが伸長する様子を示す図であり、図4(d)は高い逆バイアス電圧が印加されているときの空乏層dが伸長する様子を示す図である。なお、図4においては、低抵抗半導体層112、ドレイン電極層130、層間絶縁層126及びソース電極層128の図示を省略している。
図5(a)は実施形態1に係る半導体装置100の断面図に寄生容量及び寄生抵抗を追記した図であり、図5(b)は比較例2に係る半導体装置100Bの断面図に寄生容量及び寄生抵抗を追記した図である。また、比較例2に係る半導体装置100Bは基本的には従来第3の半導体装置900に対応するものである。図5(a)及び図5(b)は、図3(a)及び図3(b)よりもMOSFET部を小さく図示し、ゲートパッド部を大きく図示している。
ところで、従来の半導体装置800(又は比較例1に係る半導体装置100A)においては、ゲート・ドレイン間容量は、MOSFET部に形成されるコンデンサC0の容量に、ゲートパッド部に形成されるコンデンサC1の容量が付加された値となる(図3(b)参照、)。このうち、ゲートパッド部に形成されるコンデンサC1は、「『一方電極としての導電体層(ポリシリコン層136)』、『誘電体としてのフィールド絶縁層134及びp+型拡散領域158』並びに『他方電極としてのn−ドリフト層114』」が積層された構造(図3(b)参照。)を有する。
一方、実施形態1に係る半導体装置100においては、図3(a)に示すように、ゲート・ドレイン間容量は、MOSFET部に形成されるコンデンサC0の容量に、ゲートパッド部に形成されるコンデンサC2,C3の容量が付加された値となる。このうち、コンデンサC2は、ドリフト層114の表面においてp+型拡散領域132aが形成されている領域に形成されたコンデンサであって、「『一方電極としての導電体層(ポリシリコン層136)』、『誘電体としてのフィールド絶縁層134及びp+型拡散領域132a』並びに『他方電極としてのドリフト層114』」からなるコンデンサである。また、コンデンサC3は、ドリフト層114の表面においてp型不純物が拡散されていない領域(p型不純物非拡散領域132b)に形成されたコンデンサであって、「『一方電極としての導電体層(ポリシリコン層136)』、『誘電体としてのフィールド絶縁層134』及び『他方電極としてのドリフト層114』」からなるコンデンサである。
そして、実施形態1に係る半導体装置100においては通常、フィールド絶縁層134がp+型拡散領域132aよりも極めて薄く形成されていることから(フィールド絶縁層134:200nm〜500nm、p+型拡散領域132a:2.4μm〜8.0μm)、コンデンサC1,C2,C3のうち、コンデンサC3の容量が極めて大きくなり、その結果、実施形態1に係る半導体装置100のゲート・ドレイン間容量Crssは、従来の半導体装置800(又は比較例1に係る半導体装置100A)のゲート・ドレイン間容量Crssよりも大きくなる。
また、実施形態1に係る半導体装置100においては、ドリフト層114の表面において隣接するp+型拡散領域132aに挟まれた狭い領域(p型不純物非拡散領域132b)が電流経路となることから(図3(a)参照。)、また、当該電流経路は、スイッチオフ時において、p+型拡散領域132aからドリフト層側に空乏層が拡がる結果、より一層狭く、かつ、より一層長くなり、そして最終的には空乏化することから、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗(図3(a)の抵抗R3参照。)が形成されることとなる。
その結果、実施形態1に係る半導体装置100によれば、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けすることなく、スイッチオフ時におけるゲート発振現象を抑止することが可能となる。
また、実施形態1に係る半導体装置100によれば、ゲートパッド部においては、ドリフト層114の表面において、ソース電極層128と電気的に接続されているp+型拡散領域132aと、p型不純物非拡散領域132bとが交互に形成されたゲート発振抑制構造を備えることから、図4(a)〜図4(d)に示すように、逆バイアス時には互いの空乏層が横方向に伸びて接触しながらゲートパッド部の全面において低抵抗半導体層112に向かって伸長することで、従来の半導体装置800の場合と同様に、高耐圧の半導体装置を構成することが可能となる。
なお、上記したように、従来第3の半導体装置900(又は比較例2に係る半導体装置100B)においては、ゲートパッド部の下部にリング状にpウェル層919(132c)が形成されている。
しかしながら、従来第3の半導体装置900(又は比較例2に係る半導体装置100B)は、従来の半導体装置(従来の半導体装置800、又は、特開平5−167070号公報の図3に記載の半導体装置)よりも、スイッチオフ時における破壊耐量を大きくするために、ゲートパッド部下の寄生ダイオードの容量を小さくしている。また、従来第3の半導体装置900(又は比較例2に係る半導体装置100B)においては、ゲートパッド部の中央部分にはpウェル層919(132c)が形成されていないことから、ゲートパッド部の中央部分に形成される抵抗R3の値は小さくなる。このため、従来第3の半導体装置900においては、実施形態1に係る半導体装置100のように、スイッチオフ時におけるゲート発振現象を抑止することはできない。
また、従来第3の半導体装置900(又は比較例2に係る半導体装置100B)においては、ゲートパッド部の下部にリング状にpウェル層919(132c)を形成したものである、すなわち、ゲートパッド部の中央部分にはpウェル層919(132c)が形成されていないことから(図33及び図5(b)参照。)、逆バイアス時にゲートパッド部下の空乏層の拡がりを安定にすると言う効果が小さくなるという問題も生ずる。
これに対して、実施形態1に係る半導体装置100によれば、ドリフト層114の表面において、ソース電極層128と電気的に接続されているp+型拡散領域132aと、p型不純物非拡散領域132bとが交互に形成されたゲート発振抑制構造132を備えるため、このような従来第3の半導体装置900(又は比較例2に係る半導体装置100B)が有する問題は発生しない。
また、従来第3の半導体装置900(又は比較例2に係る半導体装置100B)においては、ゲートパッド部の下部に形成されたpウェル層919(132c)は、ソース電極と接続されていないことから、pウェル層919(132c)が形成されていない領域においては逆バイアス時に空乏層が伸長しないために電界強度が小さくならずに耐圧が低下する。
これに対して、実施形態1に係る半導体装置100によれば、ドリフト層114の表面において、ソース電極層128と電気的に接続されているp+型拡散領域132aと、p型不純物非拡散領域132bとが交互に形成されたゲート発振抑制構造132を備えるため、このような従来第3の半導体装置900(又は比較例2に係る半導体装置100B)が有する問題は発生しない。
また、実施形態1に係る半導体装置100によれば、導電体層としてのポリシリコン層136上に層間絶縁層126が形成されており、層間絶縁層126上にゲートパッド用電極層138が形成されていることから、これらポリシリコン層136、層間絶縁層126及びゲートパッド用電極層138からなる多層構造が、外部端子をゲートパッド用電極層138に接続する際に緩衝材として働くようになり、信頼性の高い半導体装置を構成することが可能となる。
また、実施形態1に係る半導体装置100によれば、図2(a)に示すように、ポリシリコン層136が、ゲートパッド用電極層138とゲート電極層124とを連結するゲートフィンガー部を介してゲート電極層124と電気的に接続されており、かつ、ゲートフィンガー部を介さずにゲート電極層124と直接接続されている箇所を有しないことから、ゲートパッド用電極層138がゲート電極層124と直接接続されている比較例2に係る半導体装置100Bの場合(図5(b)の符号Cで示す部分参照。)よりもゲートパッド用電極層138とゲート電極層124との距離が長くなり、これによってもゲート発振現象を抑制することが可能となる。
また、実施形態1に係る半導体装置100は、ゲートパッド部に隣接するセルにおいては、ゲートパッド部側のソース領域120が削除された構造を有する(図5(a)及び図5(b)の符号Bが示す部分参照。)。このように、実施形態1に係る半導体装置100によれば、最もゲートパッド部に近くて最もゲート発振現象の起こりやすいソース領域120が削除された構造を有することから、これによってもゲート発振現象を抑制することが可能となる。
また、実施形態1に係る半導体装置100によれば、ゲートパッド部のp+型拡散領域132aがMOSFET部のp+型張り出し拡散領域118と同一工程で形成されたものであることから、ゲートパッド部にp+型拡散領域132aを形成するために余分な工程を実施することもない。また、ゲートパッド部のp+型拡散領域132aがMOSFET部のp+型張り出し拡散領域118と連続するように形成されたものであることから、ゲートパッド部のp+型拡散領域132aがMOSFET部のp+型張り出し拡散領域118の電位と同一の電位を与えられるようになり、その結果、逆バイアス時にはドリフト層114中の空乏層がドレイン層向かって伸長することで、高耐圧の半導体装置を構成することが可能となる。
また、実施形態1に係る半導体装置100によれば、ゲートパッド部においては、p型不純物非拡散領域132bがストライプ状に形成されてなるとともに、p+型拡散領域132aがp型不純物非拡散領域132bを囲むように、両端が連結されたストライプ状に形成されてなることから、逆バイアス時にはp型不純物非拡散領域132bが空乏化し易くなり、これによっても高耐圧の半導体装置を構成することが可能となる。
また、実施形態1に係る半導体装置100によれば、p+型拡散領域132aが内部にn型の半導体領域を有しないことから、リーチスルー現象が起こらず、高耐圧を確保できるという効果も得られる。
また、実施形態1に係る半導体装置100によれば、面積が広いために高い絶縁性が求められているフィールド絶縁層134がゲート絶縁層122よりも厚いことから、絶縁性に優れた信頼性の高い半導体装置を構成できる。
また、実施形態1に係る半導体装置100によれば、ゲートパッド部において導電体層としてのポリシリコン層136がフィールド絶縁層134を介してドリフト層114に対向する部分が占める面積のゲートパッド部全体の面積に対する割合が、MOSFET部においてゲート電極層124がゲート絶縁層122を介してドリフト層114に対向する部分が占める面積のMOSFET部全体の面積に対する割合よりも大きいことから、ゲート・ドレイン間容量Crssを効果的に大きくすることができる。
3.実施形態1に係る半導体装置の製造方法
実施形態1に係る半導体装置100は、以下に示す製造工程を有する製造方法(実施形態1に係る半導体装置の製造方法)により製造することができる。図6〜図10は、実施形態1に係る半導体装置の製造方法を説明するために示す図である。図6(a)〜図10(c)は各工程である。
実施形態1に係る半導体装置100は、以下に示す製造工程を有する製造方法(実施形態1に係る半導体装置の製造方法)により製造することができる。図6〜図10は、実施形態1に係る半導体装置の製造方法を説明するために示す図である。図6(a)〜図10(c)は各工程である。
(1)半導体基板の準備
低抵抗半導体層112を構成するシリコン基板上に、ドリフト層114を構成するシリコン層をエピタキシャル成長法により成膜させた半導体基板110を準備する。低抵抗半導体層112の厚さは例えば100μm〜400μmとし、低抵抗半導体層112の不純物濃度は1×1019cm−3〜1×1020cm−3とする。ドリフト層114の厚さは5μm〜50μmとし、ドリフト層114の不純物濃度は1×1014cm−3〜1×1016cm−3とする。
低抵抗半導体層112を構成するシリコン基板上に、ドリフト層114を構成するシリコン層をエピタキシャル成長法により成膜させた半導体基板110を準備する。低抵抗半導体層112の厚さは例えば100μm〜400μmとし、低抵抗半導体層112の不純物濃度は1×1019cm−3〜1×1020cm−3とする。ドリフト層114の厚さは5μm〜50μmとし、ドリフト層114の不純物濃度は1×1014cm−3〜1×1016cm−3とする。
(2)p+型張り出し拡散領域及びp+型拡散領域並びにフィールド絶縁層の形成
その後、p+型張り出し拡散領域118に対応する領域及びp+型拡散領域132aに対応する領域に開口を有する二酸化珪素薄膜M1を形成し、当該二酸化珪素薄膜M1を介してイオン打ち込み法によりドリフト層114の表面にp型不純物(例えばボロンイオン)を注入することにより、ドリフト層114の表面におけるp+型張り出し拡散領域118に対応する領域及びp+型拡散領域132aに対応する領域にp型不純物を導入する(図6(a)参照。)。
その後、p+型張り出し拡散領域118に対応する領域及びp+型拡散領域132aに対応する領域に開口を有する二酸化珪素薄膜M1を形成し、当該二酸化珪素薄膜M1を介してイオン打ち込み法によりドリフト層114の表面にp型不純物(例えばボロンイオン)を注入することにより、ドリフト層114の表面におけるp+型張り出し拡散領域118に対応する領域及びp+型拡散領域132aに対応する領域にp型不純物を導入する(図6(a)参照。)。
その後、酸素ガス含有雰囲気下において、半導体基板110の熱処理を行うことによりp+型張り出し拡散領域118及びp+型拡散領域132aを形成する(図6(b)参照。)。p+型張り出し拡散領域118及びp+型拡散領域132aの形成深さは2.4μm〜8.0μmとし、p+型張り出し拡散領域118及びp+型拡散領域132aの不純物濃度は1×1017cm−3〜3×1018cm−3とする。なお、このとき、ゲートパッド部においては、ドリフト層114の表面にp型不純物が拡散されていない部分にp型不純物非拡散領域132bが形成される。また、ドリフト層114の表面が熱酸化されて、フィールド絶縁層134が形成される。フィールド絶縁層134の厚さは例えば450nmとする。
(3)ゲート絶縁層及びゲート電極層の形成
その後、MOSFET部に開口を有するマスク(図示せず。)を形成した後、フィールド絶縁層134のエッチングを行い、MOSFET部においてドリフト層114を露出させる(図6(c)参照。)。その後、酸素ガス含有雰囲気下において、半導体基板110の熱処理を行うことによりドリフト層114の表面を熱酸化して、MOSFET部においてゲート絶縁層122を形成する(図7(a)参照。)。ゲート絶縁層122の厚さは例えば100nmとする。
その後、MOSFET部に開口を有するマスク(図示せず。)を形成した後、フィールド絶縁層134のエッチングを行い、MOSFET部においてドリフト層114を露出させる(図6(c)参照。)。その後、酸素ガス含有雰囲気下において、半導体基板110の熱処理を行うことによりドリフト層114の表面を熱酸化して、MOSFET部においてゲート絶縁層122を形成する(図7(a)参照。)。ゲート絶縁層122の厚さは例えば100nmとする。
その後、CVD法により、フィールド絶縁層134及びゲート絶縁層122の表面上に低抵抗のポリシリコン層123を形成する(図7(b)参照。)。ポリシリコン層123の厚さは例えば500nmとする。その後、ポリシリコン層136に対応する領域及びゲート電極層124に対応する領域にマスク(図示せず。)を形成した後、ポリシリコン層123のエッチングを行い、MOSFET部においてゲート電極層124を形成するとともに、ゲートパッド部においてポリシリコン層136を形成する(図7(c)参照。)。
(4)ベース領域の形成
その後、フィールド絶縁層134及びゲート電極層124をマスクとして、ゲート絶縁層122を介してイオン打ち込み法によりドリフト層114の表面にp型不純物(例えばボロンイオン)を注入することにより、ドリフト層114の表面におけるベース領域116に対応する領域にp型不純物を導入する(図8(a)参照。)。
その後、半導体基板110の熱処理を行うことによりp型不純物の活性化アニール処理を行ってベース領域116を形成する(図8(b)参照。)。ベース領域116の深さは2μm〜2.5μmとし、ベース領域116の不純物濃度は5×1016cm−3〜1×1018cm−3とする。
その後、フィールド絶縁層134及びゲート電極層124をマスクとして、ゲート絶縁層122を介してイオン打ち込み法によりドリフト層114の表面にp型不純物(例えばボロンイオン)を注入することにより、ドリフト層114の表面におけるベース領域116に対応する領域にp型不純物を導入する(図8(a)参照。)。
その後、半導体基板110の熱処理を行うことによりp型不純物の活性化アニール処理を行ってベース領域116を形成する(図8(b)参照。)。ベース領域116の深さは2μm〜2.5μmとし、ベース領域116の不純物濃度は5×1016cm−3〜1×1018cm−3とする。
(5)ソース領域の形成
その後、ゲート絶縁層122上におけるソース領域120を形成する領域を除く領域にマスクM2を形成し、当該マスクM2並びにゲート電極層124及びフィールド絶縁層134をマスクとして、ゲート絶縁層122を介してイオン打ち込み法によりドリフト層114の表面にn型不純物(例えばリンイオン)を注入することにより、ドリフト層114の表面におけるソース領域120に対応する領域にn型不純物を導入する(図8(c)参照。)。
その後、ゲート絶縁層122上におけるソース領域120を形成する領域を除く領域にマスクM2を形成し、当該マスクM2並びにゲート電極層124及びフィールド絶縁層134をマスクとして、ゲート絶縁層122を介してイオン打ち込み法によりドリフト層114の表面にn型不純物(例えばリンイオン)を注入することにより、ドリフト層114の表面におけるソース領域120に対応する領域にn型不純物を導入する(図8(c)参照。)。
その後、マスクM2を除去した後、半導体基板110の第1主面側の全面にCVD法により例えば1000nmの厚さのPSGからなる層間絶縁層126を形成し(図9(a)参照。)、その後、半導体基板110の熱処理を行うことによりn型不純物の活性化アニール処理を行ってソース領域120を形成する(図9(b)参照。)。ソース領域120の深さは0.2μm〜0.4μmとし、ソース領域120の不純物濃度は5×1019cm−3〜2×1020cm−3とする。
(6)ソース電極層及びゲートパッド用電極層並びにドレイン電極層の形成
その後、ゲートパッド用電極層138がポリシリコン層136とコンタクトする部分(スルーホール140)及びソース電極層128がソース領域120及びベース領域116とコンタクトする部分(コンタクトホール141)にある層間絶縁層126を選択的に除去した後(図9(c)参照。)、層間絶縁層126の上方からスパッタ法によりアルミニウムからなる金属層127を形成する(図10(a)参照。)。その後、金属層127の所定領域をエッチングにより除去して、金属層127をソース電極層128とゲートパッド用電極層138に分離することにより、ソース電極層128とゲートパッド用電極層138を形成する(図10(b)参照。)。ソース電極層128及びゲートパッド用電極層138の厚さは例えば4μmとする。
その後、ゲートパッド用電極層138がポリシリコン層136とコンタクトする部分(スルーホール140)及びソース電極層128がソース領域120及びベース領域116とコンタクトする部分(コンタクトホール141)にある層間絶縁層126を選択的に除去した後(図9(c)参照。)、層間絶縁層126の上方からスパッタ法によりアルミニウムからなる金属層127を形成する(図10(a)参照。)。その後、金属層127の所定領域をエッチングにより除去して、金属層127をソース電極層128とゲートパッド用電極層138に分離することにより、ソース電極層128とゲートパッド用電極層138を形成する(図10(b)参照。)。ソース電極層128及びゲートパッド用電極層138の厚さは例えば4μmとする。
その後、半導体基板110の第2主面側の表面(低抵抗半導体層112の表面)に、Ti−Ni−Auなどの多層金属膜からなる金属膜を成膜しドレイン電極層130とする(図10(c)参照。)。ドレイン電極層130の厚さは例えば多層金属膜全体で0.5μmとする。
以上の工程を実施することにより、実施形態1に係る半導体装置100を製造することができる。
[実施形態2〜5]
図11は、実施形態2に係る半導体装置100aを説明するために示す図である。図11(a)は半導体装置100aの平面図であり、図11(b)は図11(a)のA1−A1断面図である。図12は、実施形態3に係る半導体装置100bを説明するために示す図である。図12(a)は半導体装置100bの平面図であり、図12(b)は図12(a)のA1−A1断面図である。図13は、実施形態4に係る半導体装置100cを説明するために示す図である。図13(a)は半導体装置100cの平面図であり、図13(b)は図13(a)のA1−A1断面図である。図14は、実施形態5に係る半導体装置100dを説明するために示す図である。図14(a)は半導体装置100dの平面図であり、図14(b)は図14(a)のA1−A1断面図である。図中、符号130はドレイン電極層を示す。なお、図11(a)、図12(a)、図13(a)及び図14(a)においては、p+型張り出し拡散領域118、p+型拡散領域132a,162、p型不純物非拡散領域132b、ゲート発振抑制構造132及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図11(a)、図12(a)、図13(a)及び図14(a)においてはp+型張り出し拡散領域118及びp+型拡散領域132a,162をドット模様で示し、図11(b)、図12(b)、図13(b)及び図14(b)においてはp+型張り出し拡散領域118及びp+型拡散領域132aを白抜き模様で示す。
図11は、実施形態2に係る半導体装置100aを説明するために示す図である。図11(a)は半導体装置100aの平面図であり、図11(b)は図11(a)のA1−A1断面図である。図12は、実施形態3に係る半導体装置100bを説明するために示す図である。図12(a)は半導体装置100bの平面図であり、図12(b)は図12(a)のA1−A1断面図である。図13は、実施形態4に係る半導体装置100cを説明するために示す図である。図13(a)は半導体装置100cの平面図であり、図13(b)は図13(a)のA1−A1断面図である。図14は、実施形態5に係る半導体装置100dを説明するために示す図である。図14(a)は半導体装置100dの平面図であり、図14(b)は図14(a)のA1−A1断面図である。図中、符号130はドレイン電極層を示す。なお、図11(a)、図12(a)、図13(a)及び図14(a)においては、p+型張り出し拡散領域118、p+型拡散領域132a,162、p型不純物非拡散領域132b、ゲート発振抑制構造132及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図11(a)、図12(a)、図13(a)及び図14(a)においてはp+型張り出し拡散領域118及びp+型拡散領域132a,162をドット模様で示し、図11(b)、図12(b)、図13(b)及び図14(b)においてはp+型張り出し拡散領域118及びp+型拡散領域132aを白抜き模様で示す。
実施形態2〜5に係る半導体装置100a〜100dは、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、ゲート発振抑制構造132の平面構造が実施形態1に係る半導体装置100の場合と異なる。すなわち、実施形態2に係る半導体装置100aにおいては、図11に示すように、ゲート発振抑制構造132におけるp+型拡散領域132aのストライプピッチが実施形態1に係る半導体装置100の場合よりも狭い。また、実施形態3に係る半導体装置100bにおいては、図12に示すように、ゲート発振抑制構造132におけるp+型拡散領域132aの幅が実施形態1に係る半導体装置100の場合よりも広い。また、実施形態4に係る半導体装置100cにおいては、図13に示すように、ゲート発振抑制構造132におけるp+型拡散領域132aのストライプの向きが実施形態1に係る半導体装置100の場合と異なり、p+型張り出し拡散領域118のストライプの向きと直交している。また、実施形態5に係る半導体装置100dにおいては、図14に示すように、ゲート発振抑制構造132におけるp型不純物非拡散領域132bの形状が、実施形態1に係る半導体装置100の場合と異なり、アイランド状である。すなわち、p+型拡散領域132aの形状が格子状である。
[実施形態6及び7]
図15は、実施形態6に係る半導体装置100eの断面図である。図16は、実施形態7に係る半導体装置100fの断面図である。
図15は、実施形態6に係る半導体装置100eの断面図である。図16は、実施形態7に係る半導体装置100fの断面図である。
実施形態6及び7に係る半導体装置100e,100fは、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、ゲートパッド部における電極積層構造が実施形態1に係る半導体装置100の場合と異なる。すなわち、実施形態6に係る半導体装置100eにおいては、図15に示すように、導電体層としてのポリシリコン層136上のほぼ全面にゲートパッド用電極層138が層間絶縁層126を介することなく直接形成されている。また、実施形態7に係る半導体装置100fにおいては、図16に示すように、フィールド絶縁層134上のほぼ全面に導電体層としてのゲートパッド用電極層138がポリシリコン層を介することなく直接形成されている。
[実施形態8]
図17は、実施形態8に係る半導体装置100gを説明するために示す図である。図17(a)は半導体装置100gの平面図であり、図17(b)は図17(a)のA1−A1断面図である。図17(b)中、符号130はドレイン電極層を示す。なお、図17(a)においては、ベース領域116、p型拡散領域(本発明の第2導電型不純物拡散領域に相当)133a、p型不純物非拡散領域(本発明の第2導電型不純物非拡散領域に相当)133b、ゲート発振抑制構造133及びソース電極層128の輪郭線(一点鎖線)のみを示す。
図17は、実施形態8に係る半導体装置100gを説明するために示す図である。図17(a)は半導体装置100gの平面図であり、図17(b)は図17(a)のA1−A1断面図である。図17(b)中、符号130はドレイン電極層を示す。なお、図17(a)においては、ベース領域116、p型拡散領域(本発明の第2導電型不純物拡散領域に相当)133a、p型不純物非拡散領域(本発明の第2導電型不純物非拡散領域に相当)133b、ゲート発振抑制構造133及びソース電極層128の輪郭線(一点鎖線)のみを示す。
実施形態8に係る半導体装置100gは、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、第2導電型不純物拡散領域の形成工程が実施形態1に係る半導体装置100の場合と異なる。すなわち、実施形態8に係る半導体装置100gにおいては、図17に示すように、MOSFET部においてp+型張り出し拡散領域の代わりにp+型コンタクト領域144が形成されており、p型拡散領域133aは、p+型張り出し拡散領域ではなくベース領域116と同一工程で形成されたものである。
[実施形態9〜11]
図18は、実施形態9に係る半導体装置100hの断面図である。図19は、実施形態10に係る半導体装置100iの断面図である。図20は、実施形態11に係る半導体装置100jを説明するために示す図である。図20(a)は半導体装置100jにおけるゲートパッド部及びMOSFET部の断面図であり、図20(b)は半導体装置100jにおけるMOSFET部、ゲートフィンガー部及びガードリング部の断面図である。なお、図18〜図20において、符号150bはp型不純物非拡散領域(本発明の第2導電型不純物非拡散領域に相当)を示し、符号150はゲート発振抑制構造を示す。
図18は、実施形態9に係る半導体装置100hの断面図である。図19は、実施形態10に係る半導体装置100iの断面図である。図20は、実施形態11に係る半導体装置100jを説明するために示す図である。図20(a)は半導体装置100jにおけるゲートパッド部及びMOSFET部の断面図であり、図20(b)は半導体装置100jにおけるMOSFET部、ゲートフィンガー部及びガードリング部の断面図である。なお、図18〜図20において、符号150bはp型不純物非拡散領域(本発明の第2導電型不純物非拡散領域に相当)を示し、符号150はゲート発振抑制構造を示す。
実施形態9〜11に係る半導体装置100h〜100jは、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、ベース領域116よりも高濃度のp型不純物を含有するp+型拡散領域132aに代えてベース領域116よりも低濃度のp型不純物を含有するp−型拡散領域(本発明の第2導電型不純物拡散領域に相当)150aを備える点が実施形態1に係る半導体装置100の場合と異なる。すなわち、実施形態9〜11に係る半導体装置100h〜100jにおいては、図18〜図20に示すように、隣接するベース領域116の間にベース領域116よりも浅く形成され、かつ、ドリフト層114よりも高濃度、かつソース領域120よりも低濃度のn型不純物を含有するn型基準濃度半導体層146をMOSFET部に備える。また、ベース領域116よりも高濃度のp型不純物を含有するp+型張り出し拡散領域118に代えてベース領域116よりも低濃度のp型不純物を含有するp−型張り出し拡散領域148をMOSFET部に備え、さらには、ベース領域116よりも高濃度のp型不純物を含有するp+型拡散領域132aに代えてベース領域116よりも低濃度のp型不純物を含有するp−型拡散領域150aをゲートパッド部に備える。なお、MOSFET部にn型基準濃度半導体層146及びp−型張り出し拡散領域148を形成する技術は、本出願人が開発した技術であり、特開2011−228643号公報に詳細に記載されている。
このうち、実施形態9に係る半導体装置100hにおいては、n型基準濃度半導体層146がゲートパッド部にまで延在している(図18参照。)。また、実施形態10に係る半導体装置100iにおいては、n型基準濃度半導体層146がMOSFET部にのみ形成されている(図19参照。)。また、実施形態11に係る半導体装置100jにおいては、n型基準濃度半導体層146の表面にn型基準濃度半導体層146よりも浅く形成され、かつ、n型基準濃度半導体層146よりも高濃度、かつ、ソース領域120よりも低濃度のn型不純物を含有するn+型半導体層152をMOSFET部に備える(図20参照。)。
そして、実施形態9〜11に係る半導体装置100h〜100jにおいては、ゲートパッド部のp−型拡散領域150aが、MOSFET部のp−型張り出し拡散領域148と同一工程で、かつ、MOSFET部のp−型張り出し拡散領域148と連続するように形成されている(図18〜図20参照。)。
実施形態10に係る半導体装置100iは、以下に示す半導体装置の製造方法によって製造することができる。図21は、実施形態10に係る半導体装置の製造方法を説明するために示す図である。図21(a)〜図21(c)は、各工程図である。
実施形態10に係る半導体装置の製造方法は、基本的には実施形態1に係る半導体装置の製造方法と同様の工程を含むが、n型基準濃度半導体層146、p−型張り出し拡散領域148及びp−型拡散領域150aを形成する工程の内容が実施形態1に係る半導体装置の製造方法の場合とは異なる。そこで、n型基準濃度半導体層146、p−型張り出し拡散領域148及びp−型拡散領域150aを形成する工程を中心として実施形態10に係る半導体装置の製造方法を説明する。
(1)n型基準濃度半導体層の形成
実施形態1に係る半導体装置の製造方法の場合と同様にして「半導体基板の準備(工程)」を行った後、n型基準濃度半導体層146に対応する領域に開口を有する二酸化珪素薄膜M3を形成し、当該二酸化珪素薄膜M3を介してイオン打ち込み法によりドリフト層114の表面にn型不純物(例えばリンイオン)を注入することにより、ドリフト層114の表面におけるn型基準濃度半導体層146に対応する領域にn型不純物を導入する(図21(a)参照。)。
実施形態1に係る半導体装置の製造方法の場合と同様にして「半導体基板の準備(工程)」を行った後、n型基準濃度半導体層146に対応する領域に開口を有する二酸化珪素薄膜M3を形成し、当該二酸化珪素薄膜M3を介してイオン打ち込み法によりドリフト層114の表面にn型不純物(例えばリンイオン)を注入することにより、ドリフト層114の表面におけるn型基準濃度半導体層146に対応する領域にn型不純物を導入する(図21(a)参照。)。
(2)p−型張り出し拡散領域及びp−型拡散領域並びにフィールド絶縁層の形成
その後、二酸化珪素薄膜M3を除去した後、p−型張り出し拡散領域148に対応する領域及びp−型拡散領域150aに対応する領域に開口を有する二酸化珪素薄膜M4を形成し、当該二酸化珪素薄膜M4を介してイオン打ち込み法によりドリフト層114の表面にp型不純物(例えばボロンイオン)を注入することにより、ドリフト層114の表面におけるp−型張り出し拡散領域148に対応する領域及びp−型拡散領域150aに対応する領域にp型不純物を導入する(図21(b)参照。)。
その後、二酸化珪素薄膜M3を除去した後、p−型張り出し拡散領域148に対応する領域及びp−型拡散領域150aに対応する領域に開口を有する二酸化珪素薄膜M4を形成し、当該二酸化珪素薄膜M4を介してイオン打ち込み法によりドリフト層114の表面にp型不純物(例えばボロンイオン)を注入することにより、ドリフト層114の表面におけるp−型張り出し拡散領域148に対応する領域及びp−型拡散領域150aに対応する領域にp型不純物を導入する(図21(b)参照。)。
その後、酸素ガス含有雰囲気下において、半導体基板110の熱処理を行うことにより、n型基準濃度半導体層146、p−型張り出し拡散領域148及びp−型拡散領域150aを形成する(図21(c)参照。)。p−型張り出し拡散領域148及びp−型拡散領域150aの形成深さは6.0μm〜8.0μmとし、p−型張り出し拡散領域148及びp−型拡散領域150aの不純物濃度は1×1017cm−3〜3×1018cm−3とする。なお、このとき、ドリフト層114の表面が熱酸化されて、フィールド絶縁層134が形成される。フィールド絶縁層134の厚さは例えば450nmとする。
その後、実施形態1に係る半導体装置の製造方法の場合と同様にして、「ゲート絶縁層及びゲート電極層の形成」、「ベース領域の形成」、「ソース領域の形成」及び「ソース電極層及びゲートパッド用電極層並びにドレイン電極層の形成」の各工程を実施する。これにより、実施形態11に係る半導体装置100iを製造することができる。
なお、実施形態9に係る半導体装置100hを製造する際には、「n型基準濃度半導体層の形成」の工程を実施する際に、ゲートパッド部においても、イオン打ち込み法によりドリフト層114の表面にn型不純物(例えばリンイオン)を注入する。
また、実施形態11に係る半導体装置100jを製造する際には、上記した「p−型張り出し拡散領域及びp−型拡散領域並びにフィールド絶縁層の形成」の工程を実施した後、n+型半導体層152を形成する領域にのみ、イオン打ち込み法によりドリフト層114の表面にn型不純物(例えばリンイオン)を注入することにより、ドリフト層114の表面におけるn+型半導体層152を形成する領域にn型不純物を導入する。そして、その後、半導体基板110の熱処理を行うことによりn型不純物の活性化アニール処理を行って、n+型半導体層152を形成する。
[実施形態12]
図22は、実施形態12に係る半導体装置100kを説明するために示す図である。図22(a)は半導体装置100kにおけるゲートパッド部及びMOSFET部の断面図であり、図22(b)は半導体装置100kにおけるMOSFET部、ゲートフィンガー部及びガードリング部の断面図である。
図22は、実施形態12に係る半導体装置100kを説明するために示す図である。図22(a)は半導体装置100kにおけるゲートパッド部及びMOSFET部の断面図であり、図22(b)は半導体装置100kにおけるMOSFET部、ゲートフィンガー部及びガードリング部の断面図である。
実施形態12に係る半導体装置100kは、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、p+型半導体領域の形成工程が実施形態1に係る半導体装置100の場合と異なる。すなわち、実施形態12に係る半導体装置100kにおいては、MOSFET部においてp+型張り出し拡散領域118の代わりにp+型コンタクト領域144が形成され、ゲートパッド部においてp+型拡散領域132aがMOSFET部を囲んで形成されるp+型拡散領域162及びガードリング154と同一工程で形成されている(図22参照。)。
[実施形態13〜15]
図23は、実施形態13に係る半導体装置200の断面図である。図24は、実施形態14に係る半導体装置200aの断面図である。図25は、実施形態15に係る半導体装置200bの断面図である。
図23は、実施形態13に係る半導体装置200の断面図である。図24は、実施形態14に係る半導体装置200aの断面図である。図25は、実施形態15に係る半導体装置200bの断面図である。
実施形態13〜15に係る半導体装置200〜200bは、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、MOSFET部がプレーナ構造ではなくトレンチ構造を有する点で実施形態1に係る半導体装置100の場合と異なる。
すなわち、実施形態13〜15に係る半導体装置200〜200bは、図23〜図25に示すように、n+型の低抵抗半導体層212とn−型のドリフト層214とが積層された半導体基板210に画定されたMOSFET部及びゲートパッド部を備える半導体装置200である。そして、MOSFET部は、低抵抗半導体層212と、低抵抗半導体層212上に形成されたドリフト層214と、ドリフト層214の表面に形成されたp型のベース領域216と、ベース領域216を開口しドリフト層214に達して形成してなる複数のトレンチ217と、ベース領域216内に配置されるとともに少なくとも一部をトレンチ217の内周面に露出させて形成してなるn+型のソース領域220と、トレンチ217の内周面に形成してなるゲート絶縁層222と、ゲート絶縁層222を介してトレンチ217の内部に埋め込まれてなるゲート電極層224と、ゲート電極層224とは層間絶縁膜226を介して絶縁された状態でソース領域220及びベース領域216の表面に接して形成されたソース電極層228とを備える。また、ゲートパッド部は、低抵抗半導体層212と、低抵抗半導体層212上に形成されたドリフト層214と、ドリフト層214上に、フィールド絶縁層234を介してゲートパッド部の全面にわたって形成された導電体層としてのポリシリコン層236と、ドリフト層214の表面において、ソース電極層128と電気的に接続されている第2導電型不純物拡散領域(実施形態13においてはp型拡散領域233a、実施形態14及び15においてはp+型拡散領域232a)と、第2導電型不純物非拡散領域(実施形態13においてはp型不純物非拡散領域233b、実施形態14及び15においてはp型不純物非拡散領域232a)が交互に形成されたゲート発振抑制構造(実施形態13においてはゲート発振抑制構造233、実施形態14及び15においてはゲート発振抑制構造232)を備える。ゲート電極層224とソース領域220とはゲート絶縁層222により絶縁されている。
そして、実施形態13に係る半導体装置200においては、p型拡散領域233aは、MOSFET部のベース領域216と同一工程で、かつ、MOSFET部のベース領域216と連続するように形成されたものである(図23参照。)。また、実施形態14に係る半導体装置200aにおいては、p+型拡散領域232aは、MOSFET部のp+型張り出し拡散領域218と同一工程で、かつ、MOSFET部のp+型張り出し拡散領域218と連続するように形成されたものである(図24参照。)。また、実施形態15に係る半導体装置200bにおいては、p+型拡散領域232aは、MOSFET部を取り囲む位置に配設された、図示しないガードリングと同一工程で形成されたものである(図25参照。)。
[実施形態16]
図26は、実施形態16に係る半導体装置300の断面図である。
実施形態16に係る半導体装置300は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、半導体装置がパワーMOSFETではなくIGBTである点で実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態16に係る半導体装置300は、図26に示すように、IGBTであり、低抵抗半導体層として、n+型の低抵抗半導体層の代わりにp+型の低抵抗半導体層を備える。
図26は、実施形態16に係る半導体装置300の断面図である。
実施形態16に係る半導体装置300は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、半導体装置がパワーMOSFETではなくIGBTである点で実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態16に係る半導体装置300は、図26に示すように、IGBTであり、低抵抗半導体層として、n+型の低抵抗半導体層の代わりにp+型の低抵抗半導体層を備える。
[実施形態17]
図27は、実施形態17に係る半導体装置100lを説明するために示す図である。図27(a)は半導体装置100lの平面図であり、図27(b)は図27(a)のA1−A1断面図である。図27(b)中、符号130はドレイン電極層を示す。なお、図27(a)においては、p+型張り出し拡散領域118、p+型拡散領域132a、p型不純物非拡散領域132b、ゲート発振抑制構造132、及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図27(a)においてはp+型張り出し拡散領域118及びp+型拡散領域132aをドット模様で示し、図27(b)においてはp+型張り出し拡散領域118及びp+型拡散領域132aを白抜き模様で示す。
図27は、実施形態17に係る半導体装置100lを説明するために示す図である。図27(a)は半導体装置100lの平面図であり、図27(b)は図27(a)のA1−A1断面図である。図27(b)中、符号130はドレイン電極層を示す。なお、図27(a)においては、p+型張り出し拡散領域118、p+型拡散領域132a、p型不純物非拡散領域132b、ゲート発振抑制構造132、及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図27(a)においてはp+型張り出し拡散領域118及びp+型拡散領域132aをドット模様で示し、図27(b)においてはp+型張り出し拡散領域118及びp+型拡散領域132aを白抜き模様で示す。
実施形態17に係る半導体装置100lは、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、ゲートパッド用電極層138とゲート電極層124とを連結するゲートフィンガー部においても複数のp+型拡散領域が互いに離隔して形成されている点で実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態17に係る半導体装置100lは、図27に示すように、ゲートパッド用電極層138とゲート電極層124とを連結するゲートフィンガー部においてもドリフト層114の表面において互いに離隔して複数のp+型拡散領域132aが形成されている。そして、ゲートフィンガー部におけるドリフト層114の表面にはフィールド絶縁層134が形成され、当該フィールド絶縁層134上には、ゲートパッド用電極層138直下のポリシリコン層136から延在するようにポリシリコン層136が形成されている。複数のp+型拡散領域132aは、図27(a)に示すように、ゲートフィンガー部の長辺に沿ってストライプ状に形成されていてもよいし、ゲートフィンガー部の短辺に沿ってストライプ状に形成されていてもよいし、ゲートフィンガー部の領域において格子状に形成されていてもよいし、ゲートフィンガー部の領域においてアイランド状に形成されていてもよい。
[実施形態2〜17の効果]
以上のように、実施形態2〜17に係る半導体装置100a〜300は、一部の構成(実施形態2〜5:ゲート発振抑制構造132の平面構造、実施形態6〜7:ゲートパッド部における電極積層構造、実施形態8:第2導電型不純物拡散領域の形成工程、実施形態9〜11:p+型拡散領域の代わりにp−型拡散領域を備える点、実施形態12:第2導電型不純物拡散領域の形成工程、実施形態13〜15:MOSFET部がトレンチ構造を有する点、実施形態16:半導体装置がIGBTである点、実施形態17:ゲートフィンガー部においても複数のp+型拡散領域が互いに離隔して形成されている点)が実施形態1に係る半導体装置100の場合と異なるが、ゲートパッド部が、ドリフト層上にフィールド絶縁層を介してゲートパッド部の全面にわたって形成された導電体層としてのポリシリコン層、及び、ドリフト層の表面において、第1電極層(ソース電極層又はエミッタ電極層)と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることから、ゲート・ドレイン間容量Crssが、従来の半導体装置のゲート・ドレイン間容量Crssよりも大きくなる。また、ドリフト層の表面において隣接する第2導電型不純物拡散領域に挟まれた狭い領域(第2導電型不純物非拡散領域)が電流経路となることから、また、当該電流経路は、スイッチオフ時において、第2導電型不純物拡散領域からドリフト層側に空乏層が拡がる結果、より一層狭く、かつ、より一層長くなり、そして最終的には空乏化することから、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗が形成されることとなる。その結果、実施形態1に係る半導体装置100の場合と同様に、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けすることなく、スイッチオフ時におけるゲート発振現象を抑止することが可能となる。
以上のように、実施形態2〜17に係る半導体装置100a〜300は、一部の構成(実施形態2〜5:ゲート発振抑制構造132の平面構造、実施形態6〜7:ゲートパッド部における電極積層構造、実施形態8:第2導電型不純物拡散領域の形成工程、実施形態9〜11:p+型拡散領域の代わりにp−型拡散領域を備える点、実施形態12:第2導電型不純物拡散領域の形成工程、実施形態13〜15:MOSFET部がトレンチ構造を有する点、実施形態16:半導体装置がIGBTである点、実施形態17:ゲートフィンガー部においても複数のp+型拡散領域が互いに離隔して形成されている点)が実施形態1に係る半導体装置100の場合と異なるが、ゲートパッド部が、ドリフト層上にフィールド絶縁層を介してゲートパッド部の全面にわたって形成された導電体層としてのポリシリコン層、及び、ドリフト層の表面において、第1電極層(ソース電極層又はエミッタ電極層)と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることから、ゲート・ドレイン間容量Crssが、従来の半導体装置のゲート・ドレイン間容量Crssよりも大きくなる。また、ドリフト層の表面において隣接する第2導電型不純物拡散領域に挟まれた狭い領域(第2導電型不純物非拡散領域)が電流経路となることから、また、当該電流経路は、スイッチオフ時において、第2導電型不純物拡散領域からドリフト層側に空乏層が拡がる結果、より一層狭く、かつ、より一層長くなり、そして最終的には空乏化することから、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗が形成されることとなる。その結果、実施形態1に係る半導体装置100の場合と同様に、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けすることなく、スイッチオフ時におけるゲート発振現象を抑止することが可能となる。
なお、上記した他、実施形態9〜11に係る半導体装置100h〜100j及び実施形態17に係る半導体装置100lは、以下の効果を有する。
すなわち、実施形態9〜11に係る半導体装置100h〜100jによれば、隣接するベース領域116の間にベース領域116よりも浅く形成され、かつ、ドリフト層114よりも高濃度、かつ、ソース領域120よりも低濃度のn型不純物を含有するn型基準濃度半導体層146をMOSFET部に備えることから、従来よりもベース領域の間隔を狭くして半導体装置を微細化することが可能となる。また、ベース領域の間隔を従来よりも狭くしたとしても半導体装置のオン抵抗を増加させることもない。このため、実施形態9〜11に係る半導体装置100h〜100jは、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有する半導体装置となる。
また、実施形態11に係る半導体装置100jによれば、n型基準濃度半導体層146の表面にn型基準濃度半導体層146よりも浅く形成され、かつ、n型基準濃度半導体層146よりも高濃度、かつソース領域120よりも低濃度のn型不純物を含有するn+型半導体層152をMOSFET部に備えることから、半導体装置のオン抵抗を低減することが可能で、かつ、スイッチオフ時におけるゲート発振現象をより一層効果的に抑止することが可能となる。
また、実施形態10に係る半導体装置100iによれば、ゲートパッド部にはn型基準濃度半導体層146が形成されていないことから、隣接するp−型拡散領域150aに挟まれた狭い領域(p型不純物非拡散領域150b)の抵抗の抵抗値を低くしすぎることもない。
また、実施形態17に係る半導体装置100lによれば、ゲートパッド用電極層138とゲート電極層124とを連結するゲートフィンガー部においても、ドリフト層114上にフィールド絶縁層134を介して導電体層としてのポリシリコン層136、及び、ドリフト層114の表面において互いに離隔して形成された複数のp+型拡散領域132aを備えることから、ゲート・ドレイン間容量Crssが、実施形態1に係る半導体装置100のゲート・ドレイン間容量Crssよりもより一層大きくなるという効果が得られる。
[試験例]
なお、実施形態1〜17に係る半導体装置100〜300を構成するにあたっては、以下の試験例1及び2の結果を参考にした。
なお、実施形態1〜17に係る半導体装置100〜300を構成するにあたっては、以下の試験例1及び2の結果を参考にした。
[試験例1]
試験例1は、本発明の半導体装置が、ゲート・ドレイン間に大きな容量を有することを明らかにするための試験例である。
図28は、試験例1及び2に用いる半導体装置100i,100Cの断面図である。図29は、試験例1の評価結果を説明するために示す図である。図29(a)は半導体装置100iの等価回路を示す図であり、図29(a)は半導体装置100Cの等価回路を示す図であり、図29(c)は半導体装置100i及び半導体装置100Cの測定結果を示す図である。なお、図28に示す半導体装置100i、100Cは、図2に示す半導体装置100又は図3に示す半導体装置100Aとは若干構造が異なるが、理解を容易にするために、対応する抵抗及び容量を同じ符号(C0,C1,C2,C3,R0,R1,R2,R3)で表すものとする。
試験例1は、本発明の半導体装置が、ゲート・ドレイン間に大きな容量を有することを明らかにするための試験例である。
図28は、試験例1及び2に用いる半導体装置100i,100Cの断面図である。図29は、試験例1の評価結果を説明するために示す図である。図29(a)は半導体装置100iの等価回路を示す図であり、図29(a)は半導体装置100Cの等価回路を示す図であり、図29(c)は半導体装置100i及び半導体装置100Cの測定結果を示す図である。なお、図28に示す半導体装置100i、100Cは、図2に示す半導体装置100又は図3に示す半導体装置100Aとは若干構造が異なるが、理解を容易にするために、対応する抵抗及び容量を同じ符号(C0,C1,C2,C3,R0,R1,R2,R3)で表すものとする。
1.半導体装置の構成条件
(1)実施例に係る半導体装置
実施形態10に係る半導体装置100iと同様の構成の半導体装置をそのまま実施例に係る半導体装置100iとした。
(1)実施例に係る半導体装置
実施形態10に係る半導体装置100iと同様の構成の半導体装置をそのまま実施例に係る半導体装置100iとした。
(2)比較例に係る半導体装置
実施形態10に係る半導体装置100iとほぼ同様の構成を有するが、ゲートパッド部においては、ドリフト層114の表面において、p−型拡散領域150aと、p型不純物非拡散領域150bとが交互に形成されたゲート発振抑制構造150に代えてドリフト層114の表面においてゲートパッド部の全面にわたって形成されたウェル状のp−型拡散領域160を備える半導体装置を比較例3に係る半導体装置100Cとした。
実施形態10に係る半導体装置100iとほぼ同様の構成を有するが、ゲートパッド部においては、ドリフト層114の表面において、p−型拡散領域150aと、p型不純物非拡散領域150bとが交互に形成されたゲート発振抑制構造150に代えてドリフト層114の表面においてゲートパッド部の全面にわたって形成されたウェル状のp−型拡散領域160を備える半導体装置を比較例3に係る半導体装置100Cとした。
2.試験の方法
試験は、上記した実施例に係る半導体装置100i及び比較例3に係る半導体装置100Cについて、容量測定装置を用いて、ドレイン・ソ−ス間電圧VDSを変化させながらゲート・ドレイン間容量Crssを測定することにより行った。
試験は、上記した実施例に係る半導体装置100i及び比較例3に係る半導体装置100Cについて、容量測定装置を用いて、ドレイン・ソ−ス間電圧VDSを変化させながらゲート・ドレイン間容量Crssを測定することにより行った。
3.試験の結果
測定結果を図29(c)に示す。その結果、図29(c)からも分かるように、本発明の半導体装置(実施例に係る半導体装置100i)が従来の半導体装置(比較例3に係る半導体装置100C)よりも大きなゲート・ドレイン間容量Crssを有することが明らかとなった。
測定結果を図29(c)に示す。その結果、図29(c)からも分かるように、本発明の半導体装置(実施例に係る半導体装置100i)が従来の半導体装置(比較例3に係る半導体装置100C)よりも大きなゲート・ドレイン間容量Crssを有することが明らかとなった。
[試験例2]
試験例2は、本発明の半導体装置が、従来の半導体装置よりもスイッチオフ時におけるゲート発振現象が抑制されていることを明らかにするための試験例である。
試験例2は、本発明の半導体装置が、従来の半導体装置よりもスイッチオフ時におけるゲート発振現象が抑制されていることを明らかにするための試験例である。
1.半導体装置の構成条件
(1)実施例に係る半導体装置
試験例1で用いた「実施例に係る半導体装置100i」を試験例2においてもそのまま実施例に係る半導体装置100iとして用いた。
(1)実施例に係る半導体装置
試験例1で用いた「実施例に係る半導体装置100i」を試験例2においてもそのまま実施例に係る半導体装置100iとして用いた。
(2)比較例に係る半導体装置
試験例2で用いた「比較例3に係る半導体装置100C」を試験例2においてもそのまま比較例3に係る半導体装置100Cとして用いた。
試験例2で用いた「比較例3に係る半導体装置100C」を試験例2においてもそのまま比較例3に係る半導体装置100Cとして用いた。
2.試験の方法
図30は、試験例2における評価方法及び評価結果を説明するために示す図である。図30(a)は試験例2に用いる測定系を示す図であり、図30(b)は実施例に係る半導体装置100iにおけるスイッチオフ時における応答波形を示す図であり、図30(c)は比較例3に係る半導体装置100Cにおけるスイッチオフ時における応答波形を示す図である。
図30は、試験例2における評価方法及び評価結果を説明するために示す図である。図30(a)は試験例2に用いる測定系を示す図であり、図30(b)は実施例に係る半導体装置100iにおけるスイッチオフ時における応答波形を示す図であり、図30(c)は比較例3に係る半導体装置100Cにおけるスイッチオフ時における応答波形を示す図である。
試験は、図30(a)に示した測定系を用いて、スイッチオフ時のゲート・ソース間電圧VGS及びドレイン電流IDを測定することにより行った。
3.試験の結果
試験の結果を図30(b)及び図30(c)に示す。その結果、図30(b)及び図30(c)からも分かるように、本発明の半導体装置(実施例に係る半導体装置100i)が、従来第3の半導体装置900(比較例3に係る半導体装置100C)においてよりもスイッチオフ時におけるゲート発振現象が抑制されていることが明らかになった。
試験の結果を図30(b)及び図30(c)に示す。その結果、図30(b)及び図30(c)からも分かるように、本発明の半導体装置(実施例に係る半導体装置100i)が、従来第3の半導体装置900(比較例3に係る半導体装置100C)においてよりもスイッチオフ時におけるゲート発振現象が抑制されていることが明らかになった。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
(1)上記各実施形態においては、n型を第1導電型としp型を第2導電型として本発明を説明したが、本発明はこれに限定されるものではない。例えば、p型を第1導電型としn型を第2導電型としても本発明を適用可能である。
(2)本発明は、導電体層(ポリシリコン層136)が、ゲートフィンガー部を介してゲート電極層124と電気的に接続されており、かつ、ゲートフィンガー部を介さずにゲート電極層124と直接接続されている箇所を有しないものであれば、図2(a)に示すようにレイアウトされたものに限定されるものではない。図31は、変形例に係る半導体装置100mの平面図である。図31においては、図2(a)の場合と同様に、ポリシリコン層136及びソース電極層128の輪郭線(一点鎖線)のみを示す。導電体層(ポリシリコン層136)は、例えば、図31に示すようにレイアウトされたものであってもよい。
100,100A,100B,100C,100a,100b,100c,100d,100e,100f,100g,100h,100i,100j,100k,100l,100m,200,200a,200b,300,800,900…半導体装置、112,212,312…低抵抗半導体層、114,214,314…ドリフト層、116,216,316…ベース領域、118,218,318…p+型張り出し拡散領域、120,220…ソース領域、122,222,322…ゲート絶縁層、124,224,324…ゲート電極層、126,226,326…層間絶縁層、127…金属層、128,228,328…ソース電極層、130,230,320…ドレイン電極層、132,133,150,232,233,332…ゲート発振抑制構造、132a,158,162,232a,332a…p+型拡散領域、132b,133b,150b,232b,233b,332b…p型不純物非拡散領域、133a,163,233a…p型拡散領域、134,234,334…フィールド絶縁層、136,137,236,336…ポリシリコン層、138,238,338…ゲートパッド用電極層、140,240,340…スルーホール、141…コンタクトホール、142…ゲートフィンガー用配線層、144…コンタクト領域、146…n型基準濃度半導体層、148…p−型張り出し拡散領域、150a,160,164…p−型拡散領域、152…n+型半導体領域、154…ガードリング、156…チャネルストッパ、217…トレンチ、320…エミッタ領域、328…エミッタ電極層、330…コレクタ電極層
Claims (11)
- 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域の表面に形成された第1導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ200nm〜500nmのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記能動素子部は、前記ベース領域から下方に張り出すように形成された第2導電型の高濃度張り出し拡散領域をさらに備え、
前記第2導電型不純物拡散領域は、前記高濃度張り出し拡散領域と同一工程で、かつ、前記高濃度張り出し拡散領域と連続するように形成されたものであることを特徴とする
の半導体装置。 - 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域の表面に形成された第1導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ200nm〜500nmのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記第2導電型不純物拡散領域は、前記ベース領域と同一工程で、かつ、前記ベース領域と連続するように形成されたものであることを特徴とする半導体装置。 - 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域の表面に形成された第1導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ200nm〜500nmのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記第2導電型不純物拡散領域は、前記能動素子部を囲んで形成されるガードリングと同一工程で形成されたものであることを特徴とする半導体装置。 - 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、
前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第1導電型の高濃度拡散領域と、
前記トレンチの内周面に形成してなるゲート絶縁層と、
前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ200nm〜500nmのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記第2導電型不純物拡散領域は、前記ベース領域と同一工程で、かつ、前記ベース領域と連続するように形成されたものであることを特徴とする半導体装置。 - 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、
前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第1導電型の高濃度拡散領域と、
前記トレンチの内周面に形成してなるゲート絶縁層と、
前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ200nm〜500nmのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記能動素子部は、前記ベース領域から下方に張り出すように形成された第2導電型の高濃度張り出し拡散領域をさらに備え、
前記第2導電型不純物拡散領域は、前記高濃度張り出し拡散領域と同一工程で、かつ、前記高濃度張り出し拡散領域と連続するように形成されたものであることを特徴とする半導体装置。 - 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域の表面に形成された第1導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ200nm〜500nmのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記導電体層は、前記フィールド絶縁層と、前記フィールド絶縁層の上方に形成されたゲートパッド用電極層との間に形成されたポリシリコン層であり、
前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることを特徴とする半導体装置。 - 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、
前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第1導電型の高濃度拡散領域と、
前記トレンチの内周面に形成してなるゲート絶縁層と、
前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ200nm〜500nmのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記導電体層は、前記フィールド絶縁層と、前記フィールド絶縁層の上方に形成されたゲートパッド用電極層との間に形成されたポリシリコン層であり、
前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることを特徴とする半導体装置。 - 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域の表面に形成された第1導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ200nm〜500nmのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記導電体層は、前記フィールド絶縁層上に形成されたゲートパッド用電極層であり、
前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることを特徴とする半導体装置。 - 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、
前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第1導電型の高濃度拡散領域と、
前記トレンチの内周面に形成してなるゲート絶縁層と、
前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ200nm〜500nmのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記導電体層は、前記フィールド絶縁層上に形成されたゲートパッド用電極層であり、
前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることを特徴とする半導体装置。 - 請求項6〜9のいずれかに記載の半導体装置において、
前記フィールド絶縁層が前記ゲート絶縁層よりも厚いことを特徴とする半導体装置。 - 請求項6〜10のいずれかに記載の半導体装置において、
前記導電体層は、前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部を介して前記ゲート電極層と電気的に接続されており、かつ、前記ゲートフィンガー部を介さずに前記ゲート電極層と直接接続されている箇所を有しないことを特徴とする半導体装置。
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