JP2010537428A - シールドされたゲートトレンチｆｅｔのための方法及び構造 - Google Patents

シールドされたゲートトレンチｆｅｔのための方法及び構造 Download PDF

Info

Publication number
JP2010537428A
JP2010537428A JP2010521949A JP2010521949A JP2010537428A JP 2010537428 A JP2010537428 A JP 2010537428A JP 2010521949 A JP2010521949 A JP 2010521949A JP 2010521949 A JP2010521949 A JP 2010521949A JP 2010537428 A JP2010537428 A JP 2010537428A
Authority
JP
Japan
Prior art keywords
dielectric
layer
trench
forming
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010521949A
Other languages
English (en)
Inventor
ゴードン ケー． マドソン
Original Assignee
フェアチャイルド・セミコンダクター・コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by フェアチャイルド・セミコンダクター・コーポレーション filed Critical フェアチャイルド・セミコンダクター・コーポレーション
Publication of JP2010537428A publication Critical patent/JP2010537428A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H01L31/035272—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions characterised by at least one potential jump barrier or surface barrier
    • H01L31/035281—Shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H01L33/18—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous within the light emitting region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H10N10/17—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects characterised by the structure or configuration of the cell or thermocouple forming the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Abstract

シールドされたゲートを備える電界効果トランジスタは半導体領域に伸張しているトレンチを含む。シールド電極は、当該トレンチの低部位にあり、シールド誘電体によって前記半導体領域から絶縁される。当該シールド誘電体は第１及び第２の誘電体層を含み、当該第１の誘電体層は当該第２の誘電体層と当該半導体領域との間に伸張している。当該第２の誘電体層は、酸化プロセスの間に、当該第２の誘電体層よって覆われた当該半導体領域の表面に沿った酸化物成長を抑制する材料を含む。電極間誘電体が当該シールド電極を覆い、ゲート誘電体は上部トレンチ側壁を裏張りする。ゲート電極は当該電極間誘電体を覆って当該トレンチの上部位にある。

Description

本発明は、半導体技術に概ね関し、特に、シールドされたゲートトレンチＦＥＴにおいて電極間誘電体及びゲート誘電体を形成する方法及びその構造に関する。
本願は、２００７年８月２１日付け出願された米国特許仮出願第６０／９５６，９８０号の利益を主張する２００７年８月３０日付けで出願された米国特許出願第１１／８４８，１２４号に基づく優先権を主張し、これらの開示は参照によって本願内容に全目的のために組み入れられる。
シールドされたゲートトレンチＦＥＴは、当該シールド電極が当該ゲート−ドレイン静電容量（Ｃｇｄ）を低減し、当該トランジスタオン抵抗を犠牲にすることなく、当該トランジスタの破壊電圧を改良するという点で従来のＦＥＴに勝る優位性がある。図１は、従来のシールドされたゲートトレンチＭＯＳＦＥＴの単純化された断面図である。ｎ型エピタキシャル層１０２がｎ＋基板１００を通して伸長している。Ｎ＋ソース領域１０８及びｐ＋高濃度ボディ領域１０６がｐ型ボディ領域１０４に形成されて、ｐ型ボディ領域１０４はエピタキシャル層１０２に形成される。トレンチ１１０は、ボディ領域１０４を通って伸張し、ボディ領域１０４と基板１００との間に伸張しているエピタキシャル層１０２の当該部位であるドリフト領域で終端する。トレンチ１１０はゲート電極１２２の下方にシールド電極１１４を含む。ゲート電極１２２は、その隣接したシリコン領域からゲート誘電体１２０よって絶縁され、シールド電極１１４は、その隣接したシリコン領域からゲート誘電体１２０より厚いシールド誘電体１１２よって絶縁される。
当該ゲート及びシールド電極は、電極間誘電体すなわちＩＥＤと称される誘電体層１１６よって互いに絶縁される。ＩＥＤ層１１６は、シールド電極１１４とゲート電極１２２との間に動作中に存在するかもしれない電位差を支持するのに充分な品質及び厚さから成らなければならない。加えて、ＩＥＤ層１１６に又はシールド電極１１４とＩＥＤ層１１６との境界に、比較的低い境界トラップ電荷及び誘電体トラップ電荷を有することが望ましい。
ＩＥＤ層を形成する従来の方法としては、熱酸化法又は化学気相成長法（ＣＶＤ）を含む。これらの方法の各々は限界を有する。例えば、当該ＣＶＤプロセスは、より低品質の誘電体やより高いトラップ電荷を作出する傾向がある。他方、熱酸化においては、当該デバイスチャネル表面及び当該シールド電極の両方が同時に酸化され、当該ＩＥＤの厚さが当該チャネルゲート誘電体の目標厚さよって制限されてしまう。その結果、熱酸化がより高品質の酸化物をしばしば作成する場合であっても、当該所望のＩＥＤ厚さを得ることは困難である。
このように、目標ゲート誘電体厚さよって制限されることなく、所望の厚さで高品質なＩＥＤを形成するのを可能とするシールドされたゲートトレンチＦＥＴを形成するための構造及び方法に対する要請がある。
本発明の実施例に従って、シールドされたゲートを備える電界効果トランジスタは半導体領域中に伸張しているトレンチを含む。シールド電極が当該トレンチの低部位にあり、当該半導体領域からシールド誘電体よって絶縁されている。当該シールド誘電体は第１及び第２の誘電体層を含み、当該第１の誘電体層は当該第２の誘電体層と当該半導体領域との間に伸張している。当該第２の誘電体層は、酸化プロセスの間に、当該第２の誘電体層よって覆われた当該半導体領域の表面に沿った酸化物成長を抑制する材料を含む。電極間誘電体が当該シールド電極を被覆し、ゲート誘電体が上部トレンチ側壁を裏張りする。ゲート電極は当該電極間誘電体を覆って当該トレンチの上部位にある。
１つの実施例において、当該第１の誘電体層は当該トレンチ側壁に沿って伸長し、当該第１の誘電体層の部位が上部トレンチ側壁に沿って伸張して当該ゲート誘電体を形成する。
他の実施例において、当該第１及び第２の誘電体層は当該トレンチ側壁に沿って伸長し、上部トレンチ側壁に沿って伸張している当該第１及び第２の誘電体層の部位は当該ゲート誘電体を形成する。
１つの実施例において、当該第１の誘電体層は酸化物層を含み、当該第２の誘電体層は窒化シリコン層を含み、当該ゲート誘電体は酸化ゲート層を含む。
他の実施例において、当該ゲート誘電体は窒化シリコン層を含む。
他の実施例において、当該電極間誘電体は、熱酸化物を含み、当該ゲート誘電体の厚さより大きい厚さを有する。
他の実施例において、当該シールド誘電体は第３の誘電体層を含み、当該第２の誘電体層は当該第１及び第３の誘電体層の間に伸張している。
他の実施例において、当該第１及び第３の誘電体層の各々は酸化物層を含み、当該第２の誘電体層は窒化シリコン層を含む。
他の実施例において、当該第３の誘電体層は、当該第１及び第２の誘電体層の各々の厚さより大きい厚さを有する。
本発明の他の実施例に従って、シールドされたゲートを備える電界効果トランジスタを形成する方法は以下の工程を含む。トレンチが半導体領域に形成される。最初に、第２の第３の誘電体層が当該トレンチのトレンチ側壁及び底面に沿って伸張して形成され、当該第２の誘電体層は当該第１の誘電体層の後に形成され、当該第３の誘電体層は当該第２の誘電体層後に形成される。シールド電極が当該トレンチの低部位に形成され、当該シールド電極は当該第１、第２及び第３の誘電体層よって当該半導体領域から絶縁される。上部トレンチ側壁に沿って伸張している当該第３の誘電体層の部位は除去され、これにより当該第２のシールド誘電体層の対応する部位を露出する。電極間誘電体が当該トレンチに形成される。ゲート電極が当該トレンチに当該電極間誘電体を覆って形成される。
１つの実施例において、当該第１及び第３の誘電体層の各々は酸化物層を含み、当該第２の誘電体層化は窒化シリコン層を含む。
他の実施例において、当該電極間誘電体は、熱酸化物を含み、当該第１及び第２の誘電体層の結合された厚さより大きい厚さを有する。
他の実施例において、当該第３の誘電体層は、当該第１及び第２の誘電体層の各々の厚さより大きい厚さを有する。
他の実施例において、当該電極間誘電体は当該シールド電極を酸化することよって形成される。さらに他の１つの実施例において、当該第２の誘電体層が窒化シリコン層を含むことによって、当該シールド電極の酸化工程中において、当該窒化シリコンが当該第２の誘電体層よって覆われる当該半導体領域の表面に沿った酸化物成長を抑制する。
他の実施例において、電極間誘電体を形成する工程は以下の工程を含む。ポリシリコンライナが当該シールド電極を覆って且つ当該第２の誘電体層を覆う上部トレンチ側壁に沿って伸張して形成される。酸化プロセスが次いで実行されて当該ポリシリコンライナを酸化物に変成する。１つの実施例において、当該酸化プロセスは、また、当該シールド電極の上部位を酸化物に変成する。
他の実施例において、当該ゲート電極を形成する工程に先立って、上部トレンチ側壁に沿って伸張している当該第２の誘電体層の当該露出した部位が除去され、これによって当該第１の誘電体層の対応する部位を露出し、当該第２の誘電体層の当該除去された部位に対応する当該第１の誘電体層の部位が当該ゲート電極を当該半導体領域から絶縁するゲート誘電体を形成する。
他の実施例において、当該ゲート電極を形成する工程に先立って、（１）上部トレンチ側壁に沿って伸張している当該第１及び第２の誘電体層の部位が除去され、これにより当該トレンチ側壁の対応する部位を露出し、（２）酸化プロセスが実行されて、第１及び第２の誘電体層の当該除去された部位に対応する当該トレンチ側壁の部位に沿って酸化物層を形成し、当該酸化物層は、当該ゲート電極を当該半導体領域から絶縁するゲート誘電体を形成する。
他の実施例において、当該ゲート電極を形成する工程に先立って、（１）上部トレンチ側壁に沿って伸張している当該第２の誘電体層の当該露出した部位が除去され、これにより当該第１の誘電体層の対応する部位を露出し、（２）酸化プロセスが実行されて、上部トレンチ側壁に沿って熱酸化物層を形成し、当該第２の誘電体層の当該除去された部位に対応する当該第１の誘電体層の部位と共に、当該熱酸化物層は、当該ゲート電極を当該半導体領域から絶縁するゲート誘電体を形成する。
本発明のさらなる他の実施例に従ったシールドされたゲートを備える電界効果トランジスタを形成する方法は以下の工程を含む。トレンチが半導体領域に形成される。当該トレンチの側壁及び底面に沿って伸張している第１及び第２の誘電体層が形成され、当該第２の誘電体層は当該第１の誘電体層の後に形成される。シールド電極が当該トレンチの低部位に形成される。電極間誘電体が当該トレンチに形成される。当該シールド電極は酸化されて電極間誘電体を形成する。当該第２の誘電体層は、当該シールド電極の酸化工程中において、上部トレンチ側壁に沿った酸化物成長を抑制する材料を含む。上部トレンチ側壁に沿って伸張している当該第１及び第２の誘電体層の部位が除去されて、上部トレンチ側壁の対応する部位を露出する。当該露出された上部トレンチ側壁を裏張りするゲート誘電体が形成される。ゲート電極は当該トレンチに当該電極間誘電体を覆って形成される。
１つの実施例において、当該第１の誘電体層は酸化物層を含み、当該第２の誘電体層は窒化シリコン層を含む。
他の実施例において、当該電極間誘電体は、熱酸化物を含み、当該ゲート誘電体の厚さより大きい厚さを有する。
他の実施例において、当該第１の誘電体層は当該第２の誘電体層の厚さより大きい厚さを有する。
引き続く詳細な説明及び添付の図面は本発明の性質及び優位点のより良い理解を提供する。
従来のシールドされたゲートトレンチＭＯＳＦＥＴを例示している断面図である。 本発明の実施例に従った、酸化物／窒化物ゲート誘電体を含んでいるシールドされたゲートトレンチ電界効果トランジスタを形成するプロセスの１つの段階における単純化された断面図である。 図２Ａに引き続く１つの段階における単純化された断面図である。 図２Ｂに引き続く１つの段階における単純化された断面図である。 図２Ｃに引き続く１つの段階における単純化された断面図である。 図２Ｄに引き続く１つの段階における単純化された断面図である。 図２Ｅに引き続く１つの段階における単純化された断面図である。 図２Ｆに引き続く１つの段階における単純化された断面図である。 図２Ｇに引き続く１つの段階における単純化された断面図である。 図２Ｈに引き続く１つの段階における単純化された断面図である。 図２Ｉに引き続く１つの段階における単純化された断面図である。 本発明の他の実施例に従った、酸化物／窒化物ゲート誘電体を含んでいるシールドされたゲートトレンチ電界効果トランジスタを形成するプロセスの１つの段階における単純化された断面図である。 図３Ａに引き続く１つの段階における単純化された断面図である。 図３Ｂに引き続く１つの段階における単純化された断面図である。 図３Ｃに引き続く１つの段階における単純化された断面図である。 本発明の実施例に従った、酸化物ゲート誘電体を含んでいるシールドされたゲートトレンチ電界効果トランジスタを形成するプロセスの１つの段階における単純化された断面図である。 図４Ａに引き続く１つの段階における単純化された断面図である。 図４Ｂに引き続く１つの段階における単純化された断面図である。 本発明の変形例に従った、酸化物ゲート誘電体を含んでいるシールドされたゲートトレンチ電界効果トランジスタを形成するプロセスの１つの段階における単純化された断面図である。 図５Ａに引き続く１つの段階における単純化された断面図である。 本発明の更なる他の実施例に従ったシールドされたゲートトレンチ電界効果トランジスタを形成するプロセスの１つの段階における単純化された断面図である。 図６Ａに引き続く１つの段階における単純化された断面図である。 図６Ｂに引き続く１つの段階における単純化された断面図である。
本発明の実施例に従って、様々な技術がシールドされたゲートトレンチＦＥＴにおける電極間誘電体（ＩＥＤ）及びゲート誘電体を形成するために記載されている。１つの実施例において、当該シールド電極が当該ＩＥＤを形成するために酸化されるとき、窒化物及び酸化物の合成誘電体層が当該トレンチ側壁の表面を保護するのに用いられる。高品質ＩＥＤは、熱酸化よって所望の厚さに優位に形成され得る。１つの実施例において、当該合成誘電体層が当該ゲート誘電体として用いられ、当該ゲート誘電体は移動イオン及び湿気に対する障壁を提供し、更にプロセス欠陥に対する堅牢性を加える。本発明の１つの変形例において、ポリシリコンライナが積層及び酸化されて、当該ＩＥＤの凹んだ隅の鋭さを緩和し、これにより当該ゲート電極の底部隅の電界を実質的に最小にしている。変形例において、当該ゲート誘電体から当該窒化物層を除去するための技術が提供され、かかる態様は低い誘電体電荷及びトラップを要求する応用において望ましいものである。本発明の上記及び他の実施例は、他の特徴及び優位はより詳細に後述される。
図２Ａ〜図２Ｊは、本発明の１つの実施例に従ったシールドされたゲートトレンチ電界効果トランジスタを形成する方法のフローを示している単純化された断面図である。当該方法のフローにおける工程の以下の記述は、例示だけのものであって、本発明の範囲がこの特定例に限られないと理解されるべきである。特に、温度、圧力及び層厚さの如きプロセス条件は、本発明の思想から逸脱することなく変容されてもよい。
図２Ａにおいて、従来技術を用いて、トレンチ２１０は半導体領域２０２に形成される。１つの実施例において、半導体領域２０２は、高濃度ドープがなされた基板（例えば、ｎ型チャネルＭＯＳＦＥＴの場合にはｎ型）と、当該基板上を覆うエピタキシャル層（例えば、ｎ型チャネルＭＯＳＦＥＴの場合にはｎ型）と、当該エピタキシャル層中を伸長し終端するトレンチ２１０と、を含む。他の変形例において、トレンチ２１０は、当該エピタキシャル層を通って伸張し、当該基板内で終端する。尚、本明細書の図における様々な大きさは寸法が計られたものではなく、より明確に構造上の特徴を示すために、そのサイズにおいて時によっては誇張されるか又は縮小されている。
図２Ｂにおいて、第１のシールド誘電体層２１１が従来の技術を用いて当該トレンチ側壁及び底を裏張りして形成され、当該トレンチに隣接する丘（mesa）領域を覆って伸張している。１つの実施例において、シールド誘電体層２１１はシリコンの熱酸化を用いて所望の厚さに形成される。図２Ｃにおいて、第１のシールド誘電体層２１１とは異なる誘電体材料からなる第２のシールド誘電体層２１２が、従来の技術を用いて、第１のシールド酸化物層２１１を覆って形成される。認められるように、第２のシールド誘電体層２１２が担う１つの目的は、後のプロセスの工程中に、当該トレンチ側壁に沿った（及びある実施例において丘面を覆った）酸化物成長を抑制することである。１つの実施例において、第２の誘電体層２１２は、例えばＣＶＤ方法を用いて形成される窒化シリコンを含む。
図２Ｄにおいて、第２のシールド誘電体層２１２とは異なる誘電体材料からなる第３のシールド誘電体層２１３が第２のシールド酸化物層２１２を覆って形成される。１つの実施例において、第２の誘電体層２１２は、例えばＣＶＤを用いて形成される酸化物を含む。尚、当該３つのシールド誘電体層の厚さは、デバイス性能及び要求仕様に基づいて選択されてもよい。１つの実施例において、第１のシールド誘電体層２１１は、例えば、５０〜５００Åの範囲の所望のゲート酸化物厚よって定められる厚さを有する酸化物層であってもよい。他の実施例において、第２のシールド誘電体層２１２は、例えば１００〜３００Åの範囲の十分に厚い窒化シリコン層であることで、後のプロセス工程の間にトレンチ側壁及び上部の丘面に沿った酸化物成長を防止してもよい。まだ他の１つの実施例において、第３のシールド誘電体層２１３は、例えば５００〜５０００Åの範囲の十分に厚い酸化物層であることで、高電圧に耐え且つゲートドレイン間の容量を最小にしてもよい。もちろん、他の変容、改変及び変形があり得る。
図２Ｅ〜２Ｆにおいて、シールド電極はトレンチ２１０の底部位に沿って形成される。図２Ｅに示されるように、周知の技術を用いて、伝導性の材料２１５（例えば、不純物のドープがなされるか又はドープがなされていないポリシリコンを含む）が当該トレンチを充填して形成され、当該丘領域を覆って伸張している。引き続き図２Ｆに示されるように、伝導性の材料２１５は、トレンチ２１０内部に深く凹まされてシールド電極２１４を形成する。
図２Ｇにおいて、周知の誘電体エッチ方法を用いて、上部トレンチ側壁に沿い且つ丘面を覆った第３のシールド誘電体層２１３の露出部位が除去される。１つの実施例において、第２の誘電体層２１２は窒化シリコンを含む、第３の誘電体層２１３は酸化物を含み、エッチ停止の如く窒化シリコンによる従来の酸化物エッチが用いられる。上部トレンチ側壁に沿い且つ丘領域を覆った第２のシールド誘電体層２１２の部位がこのようにして露出される。このプロセスは、示されるように、シールド電極２１４の上面の下方に凹まされている第３のシールド誘電体層２１３を作出する。
図２Ｈにおいて、電極間誘電体（ＩＥＤ）２１６がシールド電極２１４を覆って形成される。１つの実施例において、ポリシリコンシールド電極２１４は、従来の酸化プロセスを用いて酸化されてＩＥＤ２１６を形成する。当該酸化プロセスは、凹まされた第３の誘電体層２１３の上面の輪郭に依存して、ＩＥＤ２１６の上部隅で鋭い凹部２１９の形成を作出する。第２のシールド誘電体層２１２が窒化シリコンを含む１つの実施例において、第２のシールド誘電体層２１２が当該上部トレンチ側壁及び当該丘面に沿ったシリコン酸化を防止する。更に以下で説明されるように、第２のシールド誘電体層２１２が窒化シリコンを含む実施例は、当該ＩＥＤが当該ゲート誘電体からは独立に形成されることで、何らかの所望の厚さを実現可能とする。
図２Ｉにおいて、従来の技術を用いて、第２の伝導性の層（例えば、不純物のドープがなされたポリシリコンを含む）は、トレンチ２１０を充填して形成され、当該丘面を覆って伸張している。当該第２の伝導性の層は、次いでトレンチ２１０内に凹まされゲート電極２２２を形成する。認められるように、第１及び第２のシールド誘電体層２１１、２１２は上部トレンチ側壁に沿って当該ゲート誘電体を形成する。
何らかの数の周知のプロセス工程が次に実行されて、当該ＦＥＴ構造を完成させてもよい。図２Ｊは１つの例示的なＭＯＳＦＥＴ構造を示している。Ｐ型ボディ領域２０４、ｎ型ソース領域２０８及びｐ型高濃度ボディ領域は、従来のインプラント及びドライブイン技術を用いて、ｎ型エピタキシャル層２０２に形成される。誘電体キャップ２２４（例えば、ＢＰＳＧを含む）が周知の技術を用いてゲート電極２２２を覆って形成される。上部側の内部接合層２２６（例えば、金属を含む）がソース領域２０８及び高濃度ボディ領域２０６と電気的に接合するために形成される。裏面側ドレイン内部接合（図示せず）は、例えば金属を含み、周知の方法を用いて当該裏面側上に形成されて、高濃度ｎ型基板２００と電気的に接合する。図２Ｊにおいて、当該シールド誘電体は、３つの誘電体層２１１、２１２、２１３を含む合成層であり、一方、当該ゲート誘電体は２つの誘電体層２１１、２１２を含む合成層である。１つの実施例において、中間の誘電体層２１２は、他の２つの誘電体層２１１、２１３（例えば酸化物）とは異なる誘電性の材料（例えば窒化シリコン）を含む。
本発明の特定の実施例に従って、ポリシリコンシールド電極２１４が酸化されて厚いＩＥＤを形成することができ、この間、窒化シリコン層２１２が当該上部トレンチ側壁及び丘面を酸化から保護する。当該ＩＥＤの厚さは、このように当該ゲート誘電体の厚さから独立して選択され得る。厚いＩＥＤが望ましく、それはゲート及びシールド電極間の容量結合を低減し、トランジスタスイッチング性能を改善するからである。このように、高性能トランジスタが、本発明の実施例よって提供される単純な製造プロセスを用いて得られ得る。その上、当該トレンチ側壁及び丘面が酸化から保護されているので、当該トレンチ又は当該丘領域の何れの臨界寸法も当該ＩＥＤ熱酸化よって影響を受けない。
図２Ｈと結びついて先に述べたように、ＩＥＤ２１６を形成するのに用いられた熱酸化プロセスは、ＩＥＤ２１６の上部隅に鋭い凹部２１９の形成を作出し、これはゲート電極２２２の底部隅に鋭い尖部（spike）の形成を作出する。これら鋭い隅は、より高い電界が作出するかもしれず、より低い破壊電圧をもたらすかもしれず、デバイス信頼性を低減するかもしれない。本発明の他の実施例に従って、当該ＩＥＤの上部隅における鋭い凹部２１９の形成を阻止し、当該ゲート電極の底部隅における鋭い尖部の形成を阻止する技術が用いられる。
図３Ａ〜３Ｄは、本発明の他の実施例に従った、シールドされたゲートトレンチ電界効果トランジスタを形成するプロセスの様々な段階における単純化された断面図である。図３Ａにおいて、中間構造が、図２Ａ〜２Ｇと結びついて説明されるプロセスを用いて形成され、同一の参照番号よって対応する領域が指定されている。
図３Ｂにおいて、周知の技術を用いて、ポリシリコンライナ３１７は、第２のシールド誘電体層２１２及びシールド電極２１４の当該露出した部位を覆って形成される。ポリシリコンライナ３１７も、当該凹まされた第３の誘電体層２１３の上面を裏張りしている。図３Ｃにおいて、ポリシリコンライナ３１７は、従来のシリコン酸化プロセス、例えば乾燥酸化プロセスで完全に酸化される。次いで、他のシリコン酸化プロセス、例えば湿式酸化プロセスが実行されて、シールド電極２１４を酸化させてＩＥＤ３１６を形成する。変形例として、当該ＩＥＤは、当該ポリシリコンライナ及び当該シールド電極を単一の湿式酸化プロセスで酸化させることよって形成されてもよい。
次に、上部トレンチ側壁に沿い且つ当該丘面を覆った当該酸化されたポリシリコンライナの当該露出した部位が周知の技術を用いて除去される。変形例において、上部トレンチ側壁に沿い且つ当該丘面を覆った当該酸化されたポリシリコンライナの当該露出した部位は、当該構造に残されて当該ゲート誘電体の一部になってもよい（第１の誘電体層２１１及び第２の誘電体層２１２の厚さは、上部トレンチ側壁に沿った追加の酸化物層を勘案して低く調整されてもよい）。
図３Ｃで認められるように、ほとんど何ら凹部がＩＥＤ３１６の上部隅３１９に存在しない。結果として、当該ゲート電極（図３Ｄを参照）の底部隅の鋭い尖部は除去され、高電界及び低破壊電圧に関連した問題が回避される。通常、ポリシリコンライナ３１７の厚さは、ゲート電極尖部を除去する必要に応じて選択されてもよい。１つの実施例において、２５０〜３５０Åの範囲にあるポリシリコンライナ３１７の厚さは、当該酸化サイクル（１回又は複数回）の完了時において、何ら凹部が当該ＩＥＤに形成されないことを確実にする。
何らかの数の周知のプロセス工程が当該ＦＥＴ構造を完成するのに次に実行されてもよい。図３Ｄは１つの例示的なＭＯＳＦＥＴ構造である。従来の技術を用いることよって、凹まされたゲート電極３２２（例えば、不純物のドープがなされたポリシリコンを含む）は、当該トレンチにＩＥＤ３１６を覆って形成される。認められるように、図２Ｊのゲート電極２２４とは異なり、図３Ｄにおけるゲート電極３２２は、その底部隅で下方への尖部を備えていない。図３ＤのＭＯＳＦＥＴの全ての他の領域は、図２ＪにおけるＭＯＳＦＥＴ構造に関連して先に説明された類似の技術を用いて形成されてもよい。図２Ｊの実施例のように、図３Ｄにおけるシールド誘電体は３つの誘電体層２１１、２１２、２１３を含む一方、当該ゲート誘電体は２つの誘電体層２１１、２１２を含む。１つの実施例において、中間の誘電体層２１２は、他の２つの誘電体層２１１、２１３（例えば酸化物）とは異なり誘電体の材料（例えば窒化シリコン）を含む。
先に説明されたように、当該ＩＥＤを形成するために実行される熱酸化プロセス（１回又は複数回）の間、当該上部トレンチ側壁及び丘面を保護するのに窒化物層が用いられる。上記の実施例において、当該窒化物層は当該シールドされたゲートトレンチＦＥＴのゲート誘電体の一部を形成する。窒化物及び酸化物の二重層ゲート誘電体よっては、ほとんど優位性が提供されない。例えば、窒化物が移動イオン及び湿気に対する障壁であることは周知である。その上、当該二重層ゲート誘電体はプロセス欠陥に対して堅牢性を加える。しかし、特定の応用において、窒化物がトラップ及び電荷を生むことが知られていることから、当該ゲート誘電体における窒化物層を除外することは望ましい場合がある。従って、窒化物層を含まず且つ本発明の多くの優位点をなお維持するゲート誘電体を備えるシールドされたゲートトレンチＦＥＴを形成する技術が次に説明される。
図４Ａ〜４Ｃは、本発明の実施例に従ったシールドされたゲートトレンチ電界効果トランジスタを形成する方法の単純化された断面図である。図４Ａは、図３Ｃにおける構造と同様である中間構造を示し、同一の参照番号によって対応する領域が指示されている。従って、図４Ａにおける構造に導くプロセス工程は記載されない。この実施例はポリライナを用いて当該ゲート電極のより下方の隅の当該尖部を除去する一方、かかる態様に制限されない。すなわち、この実施例のプロセスシーケンスは、図２Ａ〜２Ｊの実施例の如く当該ポリライナを除去するために改変されてもよい。
図４Ｂにおいて、窒化物層２１２の露出した部位は、上部トレンチ側壁及び当該丘面から除去されて、第１のシールド酸化物２１１を露出する。もし第１のシールド酸化物２１１が当該所望の厚さを有して当該ゲート酸化物として役立つならば、何らさらなるプロセスが当該ゲート酸化物を形成することが必要ではなく、当該プロセスは当該ゲート電極を形成する工程へ移ることができる。しかし、第１のシールド酸化物２１１が当該所望の厚さを有せず当該ゲート酸化物として役立たないならば、熱酸化プロセスが図４Ｃで示されるようにゲート酸化物４１５を当該所望の厚さに形成するように実行されてもよい。上部トレンチ側壁に沿って伸張している第１の酸化物層２１１の露出された部位は、当該熱酸化プロセスに先立って必要に応じて除去されてもよい。ゲート電極４２３は前の実施例に類似した形で形成される。当該シールドされたゲートトレンチＦＥＴの当該残留する領域及び層は、図２Ｊに関連して先に説明されたプロセスを用いて形成され得る。
図５Ａ〜５Ｂは、本発明のさらなる他の実施例に従ったシールドされたゲートトレンチ電界効果トランジスタを形成する方法の単純化された断面図である。図５Ａは中間方法構造を示している。第１のシールド酸化物層５１１が形成されて、トレンチ２１０の側壁及び底面を、例えばシリコンのＣＶＤプロセス又は酸化を用いて裏張りする。第１のシールド酸化物層５１１を覆うシールド窒化物層５１２は周知の技術を用いて形成される。この実施例において、第１のシールド酸化物層５１１の厚さは当該ゲート誘電体の目標厚さによって定められる。第２のシールド酸化物層５１３及びシールド電極２１４が図２Ｄ〜２Ｆと関連して先に説明された技術と同様の技術を用いて形成される。ＩＥＤ５１６がポリライナを用いて図３Ｂ〜３Ｃにて示されたように形成される。変形例として、ＩＥＤ５１６はポリライナを用いることなく図２Ｇ〜２Ｈに図示されるように形成されてもよい。
図５Ｂにおいて、上部トレンチ側壁に沿い且つ丘面を覆うシールド窒化物層５１２の露出した部位は除去され、ゲート電極５２２が当該ゲート誘電体として役立つ第１のシールド酸化物層５１１と共に形成される。当該シールドされたゲートトレンチＦＥＴの当該残留する部位は、図２１及び２Ｊに関連して先に説明されたプロセスを用いて形成され得る。
図６Ａ〜６Ｃは、本発明のさらなる別の実施例に従ったシールドされたゲートトレンチ電界効果トランジスタを形成するプロセスの様々な段階の単純化された断面図である。図６Ａにおいて、トレンチ６１０は半導体領域６０２に従来の技術を用いて形成される。当該トレンチの側壁及び底面を裏張りしている厚いシールド誘電体層６１１（例えば、酸化物を含む）は、例えば従来のＣＶＤプロセスを用いて形成される。シールド窒化物層６１２が周知の技術を用いてシールド誘電体層６１１を覆って形成される。シールド電極６１４（例えば、ポリシリコンを含む）がトレンチ６１０の底部位に従来の技術を用いて形成される。
図６Ａにおいて、シールド誘電体層６１１は、シールド電極６１４及び半導体領域２０２との間に必要な隔離を提供するのに十分な程度に厚い。ＩＥＤ６１６がシールド電極６１４を熱酸化することによって形成される。窒化物層６１２は、先の実施例のように、ＩＥＤ６１６の形成中にトレンチ側壁及び丘面に沿ったシリコン酸化を防止するのに役立つ。図６Ｂにおいて、上部トレンチ側壁に沿い且つ丘領域を覆って伸張しているシールド窒化物層６１２及びシールド誘電体層６１１の部位は除去され、上部トレンチ側壁及び丘面に沿ってシリコン表面を露出する。ＩＥＤ６１６のある量がシールド誘電体層６１１の部位の除去の間に除去されてもよい一方で、ＩＥＤ６１６の充分な量が初めに形成されて、ＩＥＤ６１６の所望量がシールド誘電体層６１１の部位の除去後でも残るのを確実にしてもよい。例えば、シールド誘電体６１１は略１２００Å厚の酸化物層であってもよいし、ＩＥＤ６１６は２５００Å以上の初期厚で形成されてもよい（先に注記されたように、本発明の優位点は、当該ＩＥＤが当該窒化物層の存在によって如何なる所望厚でも形成され得ることである）。シールド誘電体６１１にエッチバックする際に、等しい量のＩＥＤ６１６が除去される。このように、誘電体層６１１がエッチバックされた後でも略１３００ÅのＩＥＤが残存することになる。
図６Ｃにおいて、ゲート誘電体６２０が周知の熱酸化プロセスを用いて上部トレンチ側壁に沿って形成される。次いで、ゲート電極６２２が周知の技術を用いて形成される。当該シールドされたゲートトレンチＦＥＴの残りの部位は、図２Ｉ及び２Ｊに関連して先に説明されたプロセスで形成され得る。
尚、図４Ａ〜４Ｃ、図５Ａ〜５Ｂ及び図６Ａ〜６Ｃの実施例は、当該上部トレンチ側壁に沿い且つ当該丘面を覆った部位から当該露出した窒化シリコン層を除去する工程は、当該ＩＥＤの上面に小さい凹部の形成を作出する。かかる凹部は、当該ＩＥＤの薄層を除去することよって除去されてもよい。当該ＩＥＤの薄層除去が当該上部トレンチ側壁に沿ったゲート酸化物の薄層除去に至ってもよいが、当該ゲート酸化物の薄層除去はより厚いゲート酸化物の初期形成によって考慮され得る。
以下のテーブルは、本発明の様々な実施例の場合におけるＱｇｄ及びＱｇｓのシミュレーション結果を示している。Ｑｇｄは、当該ゲート電極と当該ドレインとの間の結合静電容量Ｃｇｄの大きさである。より低い結合静電容量がより良いスイッチング動作に通常関係する。同様に、Ｑｇｓは当該トレンチＦＥＴのゲートとソースとの間の結合静電容量の大きさである。当該シミュレーション研究に含まれる５つのシールドされたゲートトレンチＭＯＳＦＥＴが以下に一覧で示される。
１．従来品は、従来のシールドされたゲートトレンチＭＯＳＦＥＴである。
２．ポリライナなしは、図２Ａ〜２Ｊで説明されたように当該ポリライナのない発明の実施例である。
３．ポリライナＡは、図３Ａ〜３Ｃで説明されたように、ポリライナを含む発明の実施例であり、第１のシールド誘電体層２１１は３５０Å厚の酸化物であり、第２のシールド誘電体層２１２は２００Å厚の窒化物層である。
４．ポリライナＢは、（例えば、図３Ａ〜３Ｃで説明されたように、）ポリライナを含む発明の第２の実施例であり、第１のシールド誘電体層２１１は４００Å厚の酸化物であり、第２のシールド誘電体層２１２は１００Å厚の窒化物層である。
５．ポリライナＣは、（例えば、図３Ａ〜３Ｃで説明されたように、）ポリライナを含む発明の第３の実施例であり、第１のシールド誘電体層２１１は４００Å厚の酸化物であり、第２のシールド誘電体層２１２は２００Å厚の窒化物層である。
Figure 2010537428
認められるように、ＭＯＳＦＥＴ２〜５は、従来品のＭＯＳＦＥＴ１よりも低いＱｇｄ及びＱｇｓを有し、より厚いＩＥＤの結果としてより低い結合静電容量を示している。特に、ＭＯＳＦＥＴ３〜５において、Ｑｇｄは従来品のＭＯＳＦＥＴ１よりも５０％以上低い。当該シミュレーション研究の結果は、本発明の様々な実施例よって得られたスイッチング性能における改善を明らかに示している。
本発明の好適な実施例の完全な説明が上記に提供された一方、多くの変形例、改変例及び均等例が可能である。当業者は、同一の技術が他のタイプのシールドされたゲートトレンチＦＥＴに適用できることを認識するであろう。例えば、本発明の実施例がｎ型チャネルＭＯＳＦＥＴの文脈で説明された一方、本発明の原理は、様々な領域の導電型を逆転させるだけでＰ型チャネルＭＯＳＦＥＴに適用されてもよい。その上、本発明の原理は、また、当該基板の導電型を逆転させるだけでシールドされたゲートＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用され得る。例えば、図２Ｊ及び３Ｄにおける基板２００の導電型をｎ型からｐ型に変えるだけで、図２Ｊ及び３ＤにおけるＭＯＳＦＥＴとは反対のｎ型チャネルＩＧＢＴが先に概説された優位点を備えて得られる。Ｐ型チャネルＩＧＢＴは、当該基板を除いて当該様々な領域の導電型を逆転させることによって得られる。従って、当該上記の説明は本発明の範囲を制限するものとされるべきでなく、本発明の範囲は添付の特許請求の範囲よって画定される。

Claims (64)

  1. シールドされたゲートを備える電界効果トランジスタであって、
    半導体領域中に伸張しているトレンチと、
    前記トレンチの下部位にあるシールド電極であり、前記シールド電極は第１及び第２の誘電体層を含むシールド誘電体よって前記半導体領域から絶縁され、前記第１の誘電体層は前記第２の誘電体層と前記半導体領域との間で伸張し、前記第２の誘電体層は、前記第２の誘電体層よって覆われている前記半導体領域の表面に沿った酸化物成長を酸化プロセス中に抑制する材料を含む、シールド電極と、
    前記シールド電極を覆っている電極間誘電体と、
    上部トレンチ側壁を裏張りしているゲート誘電体と、
    前記電極間誘電体を覆って前記トレンチの上部位にあるゲート電極と、
    を含むことを特徴とする電界効果トランジスタ。
  2. 請求項１に記載の電界効果トランジスタであって、前記第１の誘電体層は前記トレンチ側壁に沿って伸張し、前記第１の誘電体層の部位は上部トレンチ側壁に沿って伸張して前記ゲート誘電体を形成していることを特徴とする電界効果トランジスタ。
  3. 請求項２に記載の電界効果トランジスタであって、前記第１の誘電体層は酸化物層を含み、前記第２の誘電体層は窒化シリコン層を含むことを特徴とする電界効果トランジスタ。
  4. 請求項１に記載の電界効果トランジスタであって、前記第１及び第２の誘電体層は前記トレンチ側壁に沿って伸張し、前記第１及び第２の誘電体層の部位は上部トレンチ側壁に沿って伸張して前記ゲート誘電体を形成していることを特徴とする電界効果トランジスタ。
  5. 請求項４に記載の電界効果トランジスタであって、前記第１の誘電体層は酸化物層を含み、前記第２の誘電体は窒化シリコン層を含むことを特徴とする電界効果トランジスタ。
  6. 請求項１に記載の電界効果トランジスタであって、前記第１の誘電体層は酸化物層を含み、前記第２の誘電体層は窒化シリコン層を含み、前記ゲート誘電体はゲート酸化物層を含むことを特徴とする電界効果トランジスタ。
  7. 請求項６に記載の電界効果トランジスタであって、前記ゲート誘電体は、窒化シリコン層。
    をさらに含むことを特徴とする電界効果トランジスタ。
  8. 請求項１に記載の電界効果トランジスタであって、前記半導体領域は、第１の導電型のドリフト領域と、前記ドリフト領域を覆って伸張している第２の導電型のボディ領域と、前記トレンチに隣接して前記ボディ領域にある前記第１の導電型のソース領域と、
    を含むことを特徴とする電界効果トランジスタ。
  9. 請求項８に記載の電界効果トランジスタであって、前記ゲート電極は前記トレンチにおいて前記半導体領域上面の下方に凹部をなし、前記シールドされたゲートを備える電界効果トランジスタは、前記ソース及びボディ領域に接合している内部接合層と、前記ゲート電極及び前記内部接合層を互いに絶縁するために前記ゲート電極を覆う誘電体材料と、
    をさらに含むことを特徴とする電界効果トランジスタ。
  10. 請求項８に記載の電界効果トランジスタであって、前記半導体領域は、前記第１の導電型の基板をさらに含み、前記ドリフト領域は前記基板を覆って伸張し、前記トレンチは前記ボディ領域を通って前記ドリフト領域中に伸張することを特徴とする電界効果トランジスタ。
  11. 請求項８に記載の電界効果トランジスタであって、前記半導体領域は前記第２の導電型の基板を含み、前記ドリフト領域は前記基板を覆って伸張し、前記トレンチは前記ボディ領域を通って前記ドリフト領域中に伸張することを特徴とする電界効果トランジスタ。
  12. 請求項１に記載の電界効果トランジスタであって、前記第１の誘電体層は５０〜５００Åの範囲内の厚さを有する酸化物層を含むことを特徴とする電界効果トランジスタ。
  13. 請求項１に記載の電界効果トランジスタであって、前記第２の誘電体層は１００〜３００Åの範囲内の厚さ有する窒化シリコン層を含むことを特徴とする電界効果トランジスタ。
  14. 請求項１に記載の電界効果トランジスタであって、前記電極間誘電体は、熱酸化物を含み、前記ゲート誘電体の厚さより大きい厚さを有することを特徴とする電界効果トランジスタ。
  15. 請求項１に記載の電界効果トランジスタであって、前記シールド誘電体は第３の誘電体層をさらに含み、前記第２の誘電体層は前記第１及び第３の誘電体層の間で伸張していることを特徴とする電界効果トランジスタ。
  16. 請求項１５に記載の電界効果トランジスタであって、前記第１及び第３の誘電体層の各々は酸化物層を含み、前記第２の誘電体層は窒化シリコン層を含むことを特徴とする電界効果トランジスタ。
  17. 請求項１５に記載の電界効果トランジスタであって、前記第３の誘電体層は、前記第１及び第２の誘電体各々の厚さより大きい厚さを有することを特徴とする電界効果トランジスタ。
  18. 請求項１５に記載の電界効果トランジスタであって、前記第３の誘電体層は、酸化物層を含み、５００〜５０００Åの範囲内の厚さを有することを特徴とする電界効果トランジスタ。
  19. シールドされたゲートを備える電界効果トランジスタであって、
    第１の導電型のドリフト領域、及び前記ドリフト領域を覆って伸張している第２の導電型のボディ領域を含む半導体領域と、
    前記ボディ領域を通って前記ドリフト領域中に伸張しているトレンチと、
    前記トレンチに隣接して前記ボディ領域にある前記第１の導電型のソース領域と、
    前記トレンチの上部トレンチ側壁及び下部トレンチ側壁及び底面を裏張りしている第１の酸化物層と、
    前記第１の酸化物層を覆って前記トレンチの上部トレンチ側壁及び下部トレンチ側壁及び底面に沿って伸張している窒化シリコン層と、
    前記窒化シリコン層を覆って前記トレンチの下部トレンチ側壁及び底面に沿って伸張している第２の酸化物層と、
    前記トレンチの低部位にあるシールド電極であり、前記シールド電極は前記第１の酸化物層、前記窒化シリコン層及び前記第２の酸化物層によって前記ドリフト領域から絶縁されている、シールド電極と、
    前記シールド電極を覆っている電極間誘電体と、
    前記電極間誘電体を覆って前記トレンチの上部位にあるゲート電極であり、前記ボディ領域から前記第１の酸化物層及び前記窒化シリコン層よって絶縁されている、ゲート電極と、
    を含むことを特徴とする電界効果トランジスタ。
  20. 請求項１９に記載の電界効果トランジスタであって、前記半導体領域は前記第１の導電型の基板をさらに含み、前記ドリフト領域は前記基板を覆って伸張することを特徴とする電界効果トランジスタ。
  21. 請求項１９に記載の電界効果トランジスタであって、前記半導体領域は前記第２の導電型の基板をさらに含み、前記ドリフト領域は前記基板を覆って伸張することを特徴とする電界効果トランジスタ。
  22. 請求項１９に記載の電界効果トランジスタであって、前記電極間誘電体は、熱酸化物を含み、前記第１の酸化物層及び前記窒化シリコン層の結合された厚さより大きい厚さを有することを特徴とする電界効果トランジスタ。
  23. 請求項１９に記載の電界効果トランジスタであって、前記第２の酸化物層は、前記第１の酸化物及び前記窒化シリコン層の各々の厚さより大きい厚さを有することを特徴とする電界効果トランジスタ。
  24. 請求項１９に記載の電界効果トランジスタであって、前記第１の酸化物層は５０〜５００Åの範囲内の厚さを有し、前記窒化シリコン層は１００〜３００Åの範囲内の厚さを有し、前記第２の酸化物層は５００〜５０００Åの範囲内の厚さを有することを特徴とする電界効果トランジスタ。
  25. シールドされたゲートを備える電界効果トランジスタを形成する方法であって、
    半導体領域にトレンチを形成する工程と、
    前記トレンチのトレンチ側壁及び底面に沿って伸張している第１、第２及び第３の誘電体層を形成する工程であり、前記第２の誘電体層は前記第１の誘電体層の後に形成され、前記第３の誘電体層は前記第２の誘電体層の後に形成される、工程と、
    前記トレンチの低部位にシールド電極を形成する工程であり，前記シールド電極は前記第１、第２及び第３の誘電体層によって前記半導体領域から絶縁される、工程と、
    前記上部トレンチ側壁に沿って伸張している前記第３の誘電体層の部位を除去することによって、前記第２のシールド誘電体層の対応する部位を露出する工程と、
    前記トレンチに電極間誘電体を形成する工程と、
    前記電極間誘電体を覆って前記トレンチにゲート電極を形成する工程と、
    を含むことを特徴とする方法。
  26. 請求項２５に記載の方法であって、前記第１及び第３の誘電体層の各々は酸化物層を含み、前記第２の誘電体層は窒化シリコン層を含むことを特徴とする方法。
  27. 請求項２５に記載の方法であって、前記電極間誘電体は、熱酸化物を含み、前記第１及び第２の誘電体層の結合された厚さより大きい厚さを有することを特徴とする方法。
  28. 請求項２５に記載の方法であって、前記第３の誘電体層は、前記第１及び第２の誘電体層各々の厚さより大きい厚さを有することを特徴とする方法。
  29. 請求項２５に記載の方法であって、前記第２の誘電体層は前記第１及び第３の誘電体層とは異なる材料を含むことを特徴とする方法。
  30. 請求項２５に記載の方法であって、前記電極間誘電体を形成する工程は、前記シールド電極を酸化する工程を含むことを特徴とする方法。
  31. 請求項３０に記載の方法であって、前記第２の誘電体層は、前記第２の誘電体層が伸張する前記半導体領域の表面に沿った酸化物成長を前記シールド電極の酸化工程中において抑制する材料を含むことを特徴とする方法。
  32. 請求項３０に記載の方法であって、前記第２の誘電体層は窒化シリコンを含むことによって、前記シールド電極の酸化工程中において、前記第２の誘電体層によって覆われている前記半導体領域の表面に沿った酸化物成長を前記窒化シリコンが抑制することを特徴とする方法。
  33. 請求項２５に記載の方法であって、前記電極間誘電体を形成する工程は、前記シールド電極を覆って伸張すると共に前記第２の誘電体層を覆う上部トレンチ側壁に沿って伸張しているポリシリコンライナを形成する工程と、酸化プロセスを実行する工程と、を含むことを特徴とする方法。
  34. 請求項３３に記載の方法であって、前記酸化プロセスは前記ポリシリコンライナを酸化物に変成することを特徴とする方法。
  35. 請求項３３に記載の方法であって、前記酸化プロセスは前記ポリシリコンライナ及び前記シールド電極の上部位を酸化物に変成することを特徴とする方法。
  36. 請求項３３に記載の方法であって、前記酸化プロセスを実行する工程は、前記ポリシリコンライナを乾式酸化プロセスを用いて酸化する工程と、前記シールド電極を湿式酸化プロセスを用いて酸化する工程と、をさらに含むことを特徴とする方法。
  37. 請求項３６に記載の方法であって、前記ゲート電極を形成する工程に先立って、前記ポリシリコンライナの酸化よって形成された酸化物の層を除去する工程をさらに含むことを特徴とする方法。
  38. 請求項２５に記載の方法であって、前記ゲート電極を形成する工程に先立って、上部トレンチ側壁に沿って伸張している前記第２の誘電体層の当該露出された部位を除去することによって、前記第１の誘電体層の対応する部位を露出する工程をさらに含み、前記第２の誘電体層の当該除去された部位に対応している前記第１の誘電体層の部位は、前記ゲート電極を前記半導体領域から絶縁しているゲート誘電体を形成していることを特徴とする方法。
  39. 請求項２５に記載の方法であって、前記ゲート電極を形成する工程に先立って、上部トレンチ側壁に沿って伸張している前記第１及び第２の誘電体層の部位を除去することによって、前記トレンチ側壁の対応する部位を露出する工程と、酸化プロセスを実行して、当該第１及び第２の誘電体層の除去された部位に対応する前記トレンチ側壁の部位に沿って酸化物層を形成する工程と、をさらに含み、前記酸化物層は、前記半導体領域から前記ゲート電極を絶縁しているゲート誘電体を形成していることを特徴とする方法。
  40. 請求項２５に記載の方法であって、前記ゲート電極を形成する工程に先立って、上部トレンチ側壁に沿って伸張している前記第２の誘電体層の当該露出された部位を除去することによって、前記第１の誘電体層の対応する部位を露出する工程と、酸化プロセスを実行し、上部レンチ側壁に沿って熱酸化物層を形成する工程と、をさらに含み、前記第２の誘電体層の当該除去された部位に対応している前記第１の誘電体層の部位と共に、前記熱酸化物層は、前記半導体領域から前記ゲート電極を絶縁しているゲート誘電体を形成していることを特徴とする方法。
  41. 請求項２５に記載の方法であって、前記半導体領域は、第１の導電型の基板を覆う前記第１の導電型のエピタキシャル層であり、前記基板は前記エピタキシャル層より高いドーピング濃度を有する、エピタキシャル層を含み、前記エピタキシャル層に第２の導電型のボディ領域を形成する工程と、前記トレンチに隣接して前記ボディ領域に前記第１の導電型のソース領域を形成する工程と、前記ソース領域に隣接して前記ボディ領域に前記第２の導電型の高濃度ボディ領域を形成する工程と、をさらに含むことを特徴とする方法。
  42. 請求項２５に記載の方法であって、前記半導体領域は、第２の導電型の基板を覆った第１の導電型のエピタキシャル層を含み、前記エピタキシャル層に前記第２の導電型のボディ領域を形成する工程と、前記トレンチに隣接して前記ボディ領域に前記第１の導電型のソース領域を形成する工程と、前記ソース領域に隣接して前記ボディ領域に前記第２の伝導率の高濃度ボディ領域を形成する工程と、をさらに含むことを特徴とする方法。
  43. 請求項２５に記載の方法であって、前記第１の誘電体層は５０〜５００Åの範囲内の厚さを有する酸化物層を含むことを特徴とする方法。
  44. 請求項２５に記載の方法であって、前記第２の誘電体層は１００〜３００Åの範囲内の厚さを有する窒化物層を含むことを特徴とする方法。
  45. 請求項２５に記載の方法であって、前記第３の誘電体層は５００〜５０００Åの範囲内の厚さを有する酸化物層を含むことを特徴とする方法。
  46. シールドされたゲートを備える電界効果トランジスタを形成する方法であって、
    半導体領域にトレンチを形成する工程と、
    前記トレンチのトレンチ側壁及び底面に沿って伸張している第１の酸化物層、窒化シリコン層、及び第２の酸化物層を形成する工程であり、前記窒化シリコン層は前記第１の酸化物層の後に形成され、前記第２の酸化物層は前記窒化シリコン層の後に形成されている、工程と、
    前記トレンチの低部位にシールド電極を形成する工程であり、前記シールド電極は前記第１の酸化物層、前記窒化シリコン層及び前記第２の酸化物層によって前記半導体領域から絶縁されている、工程と、
    上部トレンチ側壁に沿って伸張している前記第２の酸化物層の部位を除去することによって、前記窒化シリコン層の対応する部位を露出する工程と、
    前記トレンチに熱酸化物を含む電極間誘電体を形成する工程と、
    前記トレンチにゲート電極を前記電極間誘電体を覆って形成する工程と、
    を含むことを特徴とする方法。
  47. 請求項４６に記載の方法であって、前記電極間誘電体は、前記第１の酸化物及び窒化シリコン層の結合された厚さより大きい厚さを有することを特徴とする方法。
  48. 請求項４６に記載の方法であって、第２の酸化物層は、前記第１の酸化物及び窒化シリコン層の各々の厚さより大きい厚さを有することを特徴とする方法。
  49. 請求項４６に記載の方法であって、前記電極間誘電体を形成する工程は、前記シールド電極を酸化する工程を含み、前記シールド電極の酸化工程中において、前記窒化シリコン層は、前記窒化シリコン層よって被覆された前記半導体領域の表面に沿った酸化物成長を抑止することを特徴とする方法。
  50. 請求項４６に記載の方法であって、前記電極間誘電体を形成する工程は、前記シールド電極を覆って且つ前記窒化シリコン層を覆う上部トレンチ側壁に沿って伸張しているポリシリコンライナを形成する工程と、酸化プロセスを実行する工程と、を含むことを特徴とする方法。
  51. 請求項５０に記載の方法であって、前記酸化プロセスは前記ポリシリコンライナを酸化物に変成することを特徴とする方法。
  52. 請求項５０に記載の方法であって、前記酸化プロセスは前記ポリシリコンライナ及び前記シールド電極の上部位を酸化物に変成することを特徴とする方法。
  53. 請求項５０に記載の方法であって、前記酸化プロセスを実行する工程は、前記ポリシリコンライナを乾式酸化プロセスを用いて酸化する工程と、前記シールド電極を湿式酸化プロセスを用いて酸化する工程と、
    を含むことを特徴とする方法。
  54. 請求項５０に記載の方法であって、前記ゲート電極を形成する工程に先立って、前記ポリシリコンライナの酸化よって形成された酸化物の層を除去する工程をさらに含むことを特徴とする方法。
  55. 請求項４６に記載の方法であって、前記ゲート電極を形成する工程に先立って、上部トレンチ側壁に沿って伸張している前記窒化シリコン層の当該露出された部位を除去することによって、前記第１の酸化物層の対応する部位を露出する工程をさらに含み、前記窒化シリコン層の当該除去された部位に対応する前記第１の酸化物層の部位は、前記ゲート電極を前記半導体領域から絶縁しているゲート誘電体を形成していることを特徴とする方法。
  56. 請求項４６に記載の方法であって、前記ゲート電極を形成する工程に先立って、上部トレンチ側壁に沿って伸張している前記窒化シリコン層及び前記第１の酸化物層の部位を除去することによって、前記トレンチ側壁の対応する部位を露出する工程と、酸化プロセスを実行して、前記窒化シリコン層及び第１の酸化物層の当該除去された部位に対応する前記トレンチ側壁の部位に沿って熱酸化物層を形成する工程と、をさらに含み、前記熱酸化物層は、前記ゲート電極を前記半導体領域から絶縁しているゲート誘電体を形成していることを特徴とする方法。
  57. 請求項４６に記載の方法であって、前記ゲート電極を形成する工程に先立って、上部トレンチ側壁に沿って伸張している前記窒化シリコン層の当該露出された部位を除去することによって、前記第１の酸化物層の対応する部位を露出する工程と、酸化プロセスを実行して、上部トレンチ側壁に沿って熱酸化物の層を形成する工程と、をさらに含み、前記窒化シリコン層の当該除去された部位に対応する前記第１の酸化物層の部位と共に、前記熱酸化物の層は、前記ゲート電極を前記半導体領域から絶縁しているゲート誘電体を形成していることを特徴とする方法。
  58. 請求項４６に記載の方法であって、前記半導体領域は、前記第１の導電型の基板を覆って第１の導電型のエピタキシャル層を含み、前記基板は前記エピタキシャル層より高いドーピング濃度を有し、前記エピタキシャル層に第２の導電型のボディ領域を形成する工程と、前記トレンチに隣接して前記ボディ領域に前記第１の導電型のソース領域を形成する工程と、前記ソース領域に隣接して前記ボディ領域に前記第２の導電型の高濃度ボディ領域を形成する工程と、をさらに含むことを特徴とする方法。
  59. 請求項４６に記載の方法であって、前記半導体領域は、第２の導電型の基板を覆う第１の導電型のエピタキシャル層を含み、前記エピタキシャル層に前記第２の導電型のボディ領域を形成する工程と、前記トレンチに隣接して前記ボディ領域に前記第１の導電型のソース領域を形成する工程と、前記ソース領域に隣接して前記ボディ領域に前記第２の導電型の高濃度ボディ領域を形成する工程と、をさらに含むことを特徴とする方法。
  60. シールドされたゲートを備える電界効果トランジスタを形成する方法であって、
    半導体領域にトレンチを形成する工程と、
    前記トレンチの側壁及び底面に沿って伸張している第１及び第２の誘電体層を形成する工程であり、前記第２の誘電体層は前記第１の誘電体層の後に形成される、工程と、
    前記トレンチの低部位にシールド電極を形成する工程と、
    前記トレンチに電極間誘電体を形成する工程と、
    前記シールド電極を酸化して電極間誘電体を形成する工程であり、前記シールド電極の酸化工程中において上部トレンチ側壁に沿った酸化物成長を前記第２の誘電体層が抑制する材料を含む、工程と、
    上部トレンチ側壁に沿って伸張している前記第１及び第２の誘電体層の部位を除去することによって、上部トレンチ側壁の対応する部位を露出する工程と、
    当該露出された上部トレンチ側壁を裏張りするゲート誘電体を形成する工程と、
    前記トレンチに前記電極間誘電体を覆ってゲート電極を形成する工程と、
    を含むことを特徴とする方法。
  61. 請求項６０に記載の方法であって、前記第１の誘電体層は酸化物層を含み、前記第２の誘電体層は窒化シリコン層を含むことを特徴とする方法。
  62. 請求項６０に記載の方法であって、前記電極間誘電体は、熱酸化物を含み、前記ゲート誘電体の厚さより大きい厚さを有することを特徴とする方法。
  63. 請求項６０に記載の方法であって、前記第１の誘電体層は前記第２の誘電体層の厚さより大きい厚さを有することを特徴とする方法。
  64. 請求項６０に記載の方法であって、前記半導体領域は前記第１の導電型の基板を覆って前記第１の導電型のエピタキシャル層を含み、前記エピタキシャル層に第２の導電型のボディ領域を形成する工程と、前記トレンチに隣接して前記ボディ領域に前記第１の導電型のソース領域を形成する工程と、前記ソース領域に隣接して前記ボディ領域に前記第２の導電型の高濃度ディ領域を形成する工程と、をさらに含むことを特徴とする方法。
JP2010521949A 2007-08-21 2008-08-15 シールドされたゲートトレンチｆｅｔのための方法及び構造 Pending JP2010537428A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US95698007P 2007-08-21 2007-08-21
US11/848,124 US8497549B2 (en) 2007-08-21 2007-08-30 Method and structure for shielded gate trench FET
PCT/US2008/073371 WO2009026174A1 (en) 2007-08-21 2008-08-15 Method and structure for shielded gate trench fet

Publications (1)

Publication Number Publication Date
JP2010537428A true JP2010537428A (ja) 2010-12-02

Family

ID=40378551

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010521949A Pending JP2010537428A (ja) 2007-08-21 2008-08-15 シールドされたゲートトレンチｆｅｔのための方法及び構造

Country Status (7)

Country Link
US (1) US8497549B2 (ja)
JP (1) JP2010537428A (ja)
KR (1) KR20100066481A (ja)
CN (1) CN101785091B (ja)
DE (1) DE112008002269T5 (ja)
TW (1) TWI506703B (ja)
WO (1) WO2009026174A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013508984A (ja) * 2009-10-21 2013-03-07 ヴィシェイ−シリコニックス 曲線状のゲート酸化物プロファイルを有するスプリットゲート半導体素子
JP2018515927A (ja) * 2015-05-07 2018-06-14 日本テキサス・インスツルメンツ株式会社 複数遮蔽トレンチゲートｆｅｔ
JP2021150322A (ja) * 2020-03-16 2021-09-27 株式会社東芝 半導体装置

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US7777266B2 (en) * 2007-11-29 2010-08-17 Qimonda Ag Conductive line comprising a capping layer
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
US7833862B2 (en) * 2008-03-03 2010-11-16 Infineon Technologies Austria Ag Semiconductor device and method for forming same
KR20100050721A (ko) * 2008-11-06 2010-05-14 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
US20100187602A1 (en) * 2009-01-29 2010-07-29 Woolsey Debra S Methods for making semiconductor devices using nitride consumption locos oxidation
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
US8105903B2 (en) * 2009-09-21 2012-01-31 Force Mos Technology Co., Ltd. Method for making a trench MOSFET with shallow trench structures
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
DE102009060072B4 (de) * 2009-12-22 2017-05-11 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu seiner Herstellung
CN102859699B (zh) 2010-03-02 2016-01-06 维西埃-硅化物公司 制造双栅极装置的结构和方法
EP2472573A1 (en) * 2011-01-04 2012-07-04 Nxp B.V. Vertical transistor manufacturing method and vertical transistor
US8610205B2 (en) * 2011-03-16 2013-12-17 Fairchild Semiconductor Corporation Inter-poly dielectric in a shielded gate MOSFET device
CN102738232B (zh) * 2011-04-08 2014-10-22 无锡维赛半导体有限公司 超结功率晶体管结构及其制作方法
CN103688363B (zh) 2011-05-18 2017-08-04 威世硅尼克斯公司 半导体器件
US8889532B2 (en) * 2011-06-27 2014-11-18 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
EP2787534B1 (en) * 2011-11-28 2020-09-23 Fuji Electric Co., Ltd. Insulated gate semiconductor device and method for manufacturing same
US8642425B2 (en) 2012-05-29 2014-02-04 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
US8778764B2 (en) 2012-07-16 2014-07-15 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure and structure therefor
US8829562B2 (en) * 2012-07-24 2014-09-09 Infineon Technologies Ag Semiconductor device including a dielectric structure in a trench
KR101452091B1 (ko) * 2013-02-26 2014-10-16 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
CN104934471B (zh) * 2014-03-20 2019-02-15 帅群微电子股份有限公司 沟槽式功率金氧半场效晶体管与其制造方法
US9269779B2 (en) 2014-07-21 2016-02-23 Semiconductor Components Industries, Llc Insulated gate semiconductor device having a shield electrode structure
EP3183753A4 (en) 2014-08-19 2018-01-10 Vishay-Siliconix Electronic circuit
CN104241387B (zh) * 2014-10-11 2018-07-27 徐静恒 一种双栅极沟槽mos单元及其制备方法
US9653342B2 (en) * 2014-11-19 2017-05-16 Texas Instruments Incorporated Trench having thick dielectric selectively on bottom portion
CN105225935A (zh) * 2015-09-22 2016-01-06 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅结构及其制造方法
CN106601811B (zh) * 2015-10-19 2020-03-03 大中积体电路股份有限公司 沟槽式功率晶体管
CN105355548B (zh) * 2015-10-27 2018-08-21 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法
CN105428241B (zh) * 2015-12-25 2018-04-17 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅功率器件的制造方法
CN105702570A (zh) * 2016-01-29 2016-06-22 上海华虹宏力半导体制造有限公司 沟槽型mos器件中沟槽底部形成屏蔽膜层的方法
CN105702736B (zh) * 2016-01-29 2019-10-11 上海华虹宏力半导体制造有限公司 屏蔽栅-深沟槽mosfet的屏蔽栅氧化层及其形成方法
CN105957892B (zh) * 2016-04-29 2019-04-23 深圳尚阳通科技有限公司 屏蔽栅功率器件及其制造方法
TWI577010B (zh) * 2016-05-18 2017-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體
TWI615889B (zh) 2016-05-18 2018-02-21 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
CN106024607B (zh) * 2016-05-18 2019-01-04 上海华虹宏力半导体制造有限公司 屏蔽栅功率mosfet的制造方法
CN106098544A (zh) * 2016-06-16 2016-11-09 上海华虹宏力半导体制造有限公司 改善沟槽型双层栅mos中介质层形貌的方法
CN106206255B (zh) * 2016-08-01 2019-02-05 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅器件栅氧超许容时间处理方法
CN107808827B (zh) * 2016-09-09 2020-07-14 帅群微电子股份有限公司 沟槽式功率半导体元件及其制造方法
TWI606519B (zh) 2016-09-09 2017-11-21 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
CN106887465B (zh) * 2017-01-04 2019-12-10 上海华虹宏力半导体制造有限公司 沟槽型双层栅mosfet的制作方法
CN106876279A (zh) * 2017-03-31 2017-06-20 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件及其制造方法
TWI621162B (zh) * 2017-07-12 2018-04-11 帥群微電子股份有限公司 半導體元件與其製造方法
CN109256424A (zh) * 2017-07-12 2019-01-22 帅群微电子股份有限公司 半导体元件与其制造方法
CN109427909A (zh) * 2017-08-25 2019-03-05 帅群微电子股份有限公司 半导体元件与其制造方法
TWI629795B (zh) 2017-09-29 2018-07-11 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
CN107910267B (zh) * 2017-11-17 2023-09-08 杭州士兰集成电路有限公司 功率半导体器件及其制造方法
CN108010961A (zh) * 2017-11-30 2018-05-08 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet及其制造方法
CN108039369A (zh) * 2017-11-30 2018-05-15 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet及其制造方法
TWI726176B (zh) * 2017-12-06 2021-05-01 力智電子股份有限公司 溝槽式閘極金氧半場效電晶體的製造方法
TWI750375B (zh) 2018-05-16 2021-12-21 力智電子股份有限公司 溝槽閘極金氧半場效電晶體及其製造方法
KR102471277B1 (ko) 2018-09-19 2022-11-28 삼성전자주식회사 게이트 절연층을 갖는 반도체 소자
TWI689977B (zh) * 2019-01-11 2020-04-01 力源半導體股份有限公司 溝渠式功率電晶體及其製作方法
TWI684276B (zh) * 2019-01-11 2020-02-01 力源半導體股份有限公司 溝渠式功率電晶體及其製作方法
CN111564493B (zh) * 2019-02-14 2023-05-09 力源半导体股份有限公司 沟渠式功率电晶体及其制作方法
CN111863617A (zh) * 2019-04-24 2020-10-30 帅群微电子股份有限公司 沟槽式功率半导体组件及其制造方法
TWI704606B (zh) * 2019-04-24 2020-09-11 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
CN110896026A (zh) * 2019-11-22 2020-03-20 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet结构及其制造方法
CN112864248A (zh) * 2019-11-28 2021-05-28 南通尚阳通集成电路有限公司 Sgtmosfet器件及制造方法
CN113497122A (zh) * 2020-03-18 2021-10-12 和舰芯片制造(苏州)股份有限公司 一种Split Gate结构、Power MOS器件及制作方法
US11393907B2 (en) 2020-08-12 2022-07-19 Infineon Technologies Austria Ag Transistor device with buried field electrode connection
CN116157923A (zh) 2020-08-13 2023-05-23 德州仪器公司 包含横向绝缘体的半导体装置
TWI751697B (zh) * 2020-09-15 2022-01-01 富鼎先進電子股份有限公司 溝槽式半導體元件製造方法
US11444167B2 (en) 2020-11-18 2022-09-13 Advanced Power Electronics Corp. Method of manufacturing trench type semiconductor device
CN112133637B (zh) * 2020-11-30 2021-02-12 中芯集成电路制造(绍兴)有限公司 具有屏蔽栅沟槽的半导体器件的制造方法
KR102444384B1 (ko) * 2021-03-16 2022-09-19 주식회사 키파운드리 트렌치 파워 mosfet 및 그 제조방법
CN112802903A (zh) * 2021-04-15 2021-05-14 成都蓉矽半导体有限公司 一种改进栅结构的槽栅vdmos器件
CN113808949A (zh) * 2021-09-30 2021-12-17 深圳市芯电元科技有限公司 一种屏蔽栅沟槽mosfet的制造方法
CN113782449A (zh) * 2021-09-30 2021-12-10 深圳市芯电元科技有限公司 一种屏蔽栅mosfet的制作方法
TWI809577B (zh) * 2021-11-26 2023-07-21 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
EP4270487A1 (en) * 2022-04-28 2023-11-01 Infineon Technologies Austria AG Power transistor device and method of fabricating a transistor device
CN115172150A (zh) * 2022-09-01 2022-10-11 杭州芯迈半导体技术有限公司 一种沟槽型mosfet及其制造方法
TWI823771B (zh) * 2022-12-08 2023-11-21 美商達爾科技股份有限公司 垂直式半導體功率器件及其製造方法
CN116013776B (zh) * 2023-03-02 2023-09-15 绍兴中芯集成电路制造股份有限公司 屏蔽栅沟槽型晶体管的制备方法及屏蔽栅沟槽型晶体管

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085686A (ja) * 1999-09-13 2001-03-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20040031987A1 (en) * 2002-03-19 2004-02-19 Ralf Henninger Method for fabricating a transistor configuration including trench transistor cells having a field electrode, trench transistor, and trench configuration
WO2007002857A2 (en) * 2005-06-29 2007-01-04 Fairchild Semiconductor Corporation Structures and methods for forming shielded gate field effect transistors
JP2009542002A (ja) * 2006-06-19 2009-11-26 フェアチャイルド・セミコンダクター・コーポレーション 互いに接続されたシールド電極及びゲート電極を有するシールドゲートトレンチｆｅｔの構造及びこれを形成する方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351018B1 (en) * 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
US6437386B1 (en) * 2000-08-16 2002-08-20 Fairchild Semiconductor Corporation Method for creating thick oxide on the bottom surface of a trench structure in silicon
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
JP2005528804A (ja) * 2002-05-31 2005-09-22 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレンチ・ゲート半導体装置
KR100467023B1 (ko) * 2002-10-31 2005-01-24 삼성전자주식회사 자기 정렬 접촉 구조 및 그 형성 방법
JP2004228342A (ja) * 2003-01-23 2004-08-12 Denso Corp 半導体装置およびその製造方法
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6939781B2 (en) * 2003-06-27 2005-09-06 Freescale Semiconductor, Inc. Method of manufacturing a semiconductor component that includes self-aligning a gate electrode to a field plate
CN103199017B (zh) * 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
CN101882583A (zh) * 2005-04-06 2010-11-10 飞兆半导体公司 沟栅场效应晶体管及其形成方法
DE112006001318T5 (de) * 2005-05-26 2008-04-17 Fairchild Semiconductor Corp. Trench-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
US7648877B2 (en) * 2005-06-24 2010-01-19 Fairchild Semiconductor Corporation Structure and method for forming laterally extending dielectric layer in a trench-gate FET
US7807536B2 (en) * 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
US8044459B2 (en) * 2008-11-10 2011-10-25 Infineon Technologies Austria Ag Semiconductor device with trench field plate including first and second semiconductor materials
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085686A (ja) * 1999-09-13 2001-03-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20040031987A1 (en) * 2002-03-19 2004-02-19 Ralf Henninger Method for fabricating a transistor configuration including trench transistor cells having a field electrode, trench transistor, and trench configuration
WO2007002857A2 (en) * 2005-06-29 2007-01-04 Fairchild Semiconductor Corporation Structures and methods for forming shielded gate field effect transistors
JP2009500831A (ja) * 2005-06-29 2009-01-08 フェアチャイルド・セミコンダクター・コーポレーション 保護ゲート電界効果トランジスタであると形成するための構造と方法
JP2009542002A (ja) * 2006-06-19 2009-11-26 フェアチャイルド・セミコンダクター・コーポレーション 互いに接続されたシールド電極及びゲート電極を有するシールドゲートトレンチｆｅｔの構造及びこれを形成する方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013508984A (ja) * 2009-10-21 2013-03-07 ヴィシェイ−シリコニックス 曲線状のゲート酸化物プロファイルを有するスプリットゲート半導体素子
JP2018515927A (ja) * 2015-05-07 2018-06-14 日本テキサス・インスツルメンツ株式会社 複数遮蔽トレンチゲートｆｅｔ
JP2021150322A (ja) * 2020-03-16 2021-09-27 株式会社東芝 半導体装置
JP7256770B2 (ja) 2020-03-16 2023-04-12 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
TW200915437A (en) 2009-04-01
WO2009026174A1 (en) 2009-02-26
TWI506703B (zh) 2015-11-01
CN101785091A (zh) 2010-07-21
US20090050959A1 (en) 2009-02-26
US8497549B2 (en) 2013-07-30
KR20100066481A (ko) 2010-06-17
DE112008002269T5 (de) 2010-07-01
CN101785091B (zh) 2014-03-19

Similar Documents

Publication Publication Date Title
JP2010537428A (ja) シールドされたゲートトレンチｆｅｔのための方法及び構造
KR101945336B1 (ko) 트렌치형 게이트 소자를 위한 두꺼운 저부 유전체의 구조 및 그 제조 방법
US7825465B2 (en) Structure and method for forming field effect transistor with low resistance channel region
JP4168049B2 (ja) 上面ドレインｍｏｓゲートデバイスおよびそのための製造方法
KR101644372B1 (ko) 내부에 질화물층을 가지는 전극간 유전체를 포함하는 보호 게이트 트렌치 전계효과 트렌지스터를 형성하기 위한 구조 및 방법
US7385248B2 (en) Shielded gate field effect transistor with improved inter-poly dielectric
TWI459561B (zh) 用以形成具有其中含有低ｋ介電體之極間電極介電體之屏蔽閘極溝渠場效電晶體（ｆｅｔ）的結構及方法
TWI395294B (zh) 溝式閘極場效電晶體及其形成方法
US9324838B2 (en) LDMOS power semiconductor device and manufacturing method of the same
JP2005524970A (ja) トレンチ型パワーｍｏｓゲートデバイス
JP2013125827A (ja) 半導体装置およびその製造方法
US6800509B1 (en) Process for enhancement of voltage endurance and reduction of parasitic capacitance for a trench power MOSFET
US9230851B2 (en) Reduction of polysilicon residue in a trench for polysilicon trench filling processes
JP2008270811A (ja) トレンチ金属酸化物半導体
JP6269819B2 (ja) 半導体装置及びその製造方法
WO2020103655A1 (zh) 半导体器件及半导体器件制备方法
TWI458022B (zh) 低閘極電荷的溝槽式功率半導體製造方法
CN106601795A (zh) 一种沟槽式场效应晶体管及其制造方法
JP2009026809A (ja) 半導体装置とその製造方法
JP2004193281A (ja) 半導体装置とその製造方法
TW202324509A (zh) 半導體裝置以及其製作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140701

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150310

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150804