CN103839981B - 一种半导体器件及其制造方法 - Google Patents
一种半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN103839981B CN103839981B CN201210475974.6A CN201210475974A CN103839981B CN 103839981 B CN103839981 B CN 103839981B CN 201210475974 A CN201210475974 A CN 201210475974A CN 103839981 B CN103839981 B CN 103839981B
- Authority
- CN
- China
- Prior art keywords
- grid
- semiconductor device
- hard mask
- manufacture method
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 118
- 238000000034 method Methods 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 239000010410 layer Substances 0.000 claims description 130
- 229910052751 metal Inorganic materials 0.000 claims description 50
- 239000002184 metal Substances 0.000 claims description 50
- 239000010409 thin film Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 39
- 239000010408 film Substances 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 claims description 16
- 239000012528 membrane Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 4
- 229910052582 BN Inorganic materials 0.000 claims description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 2
- 230000003628 erosive effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 25
- 230000033228 biological regulation Effects 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 description 15
- 230000006870 function Effects 0.000 description 11
- 230000008569 process Effects 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000009415 formwork Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 241000826860 Trapezium Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002372 labelling Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Materials Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。本发明的半导体器件，包括栅极结构，所述栅极结构中包括功函数金属层，其中，所述功函数金属层的中间区域与边缘区域的厚度不同。这一半导体器件，由于功函数金属层的中心区域和边缘区域厚度不同，可以起到调节栅极的功函数的作用，在一定程度上减小了半导体器件的短沟道效应。本发明的半导体器件的制造方法包括形成栅极的功函数金属层的步骤，其形成的功函数金属层的中间区域与边缘区域的厚度不同。该半导体器件的制造方法，通过将功函数金属层的中心区域和边缘区域设置为不同厚度，调节了栅极的功函数，减小了制造的半导体器件的短沟道效应。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
在半导体制造过程中，随着半导体集成电路集成密度越来越高，半导体器件也越来越小，半导体器件沟道也会相应的变短，而源衬、漏衬PN结分享沟道耗尽区电荷与沟道总电荷的比例将增大，从而导致栅控能力下降，形成短沟道效应（Short Channel Effect，简称SCE）。
短沟道效应是半导体器件的沟道长度缩小时常见的现象，它会造成阈值电压漂移、源漏穿通，在较高漏压下还会造成漏极感应势垒降低等特性，严重时甚至会造成半导体器件的性能失效。
随着半导体器件制造技术的工艺节点的不断减小，如何防止或减小短沟道效应，已经成为半导体业界普通关心的问题。现有技术中存在一种用于减小短沟道效应的技术方案，其通过以与半导体衬底成一定倾角向半导体衬底中注入一定剂量的功函数调节离子的方式，来减小短沟道效应。然而，该方法在进行离子注入时，注入的离子剂量以及选择的倾角往往很难控制，所实现的减小短沟道效应的技术效果往往并不理想。
因此，为了较小短沟道效应，需要提出一种新的半导体器件及其制造方法。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制造方法，以减小短沟道效应。
本发明实施例提供一种半导体器件，包括栅极结构，所述栅极结构中包括功函数金属层，其中，所述功函数金属层的中间区域与边缘区域的厚度不同。
进一步的，所述功函数金属层的中间区域形成有凹槽。
进一步的，所述功函数金属层的中间区域形成有凸起。
其中，所述功函数金属层的材料为氮化钛。
其中，所述半导体器件还包括位于所述功函数金属层下方的高k介电层和位于所述功函数金属层上方的金属栅极。
本发明实施例还提供一种半导体器件的制造方法，所述方法包括形成栅极的功函数金属层的步骤，其中，所述功函数金属层的中间区域与边缘区域的厚度不同。
其中，所述功函数金属层的中间区域形成有凹槽。
其中，所述功函数金属层的中间区域形成有凸起。
进一步的，本发明实施例的半导体器件的制造方法包括如下步骤：
步骤S101：提供半导体衬底，在所述半导体衬底上依次形成栅极介电薄膜、功函数金属薄膜、多晶硅薄膜和硬掩膜层；
步骤S102：对所述硬掩膜层进行图形化以形成栅极硬掩膜，以所述栅极硬掩膜为掩膜对所述多晶硅薄膜、功函数金属薄膜和栅极介电薄膜进行刻蚀，形成包括伪栅极、功函数金属层和栅极介电层的栅极结构；
步骤S103：在所述栅极结构的两侧形成侧壁，并在所述半导体衬底上形成源极和漏极；
步骤S104：在所述半导体衬底上形成层间介电层；
步骤S105：在所述功函数金属层的中间区域形成凹槽并暴露出所述功函数金属层。
在一种方案中，所述步骤S105包括：
步骤S10511：去除所述栅极硬掩膜，在所述伪栅极的上方、所述侧壁的内侧分别形成反向侧壁；
步骤S10512：以所述反向侧壁为掩膜，刻蚀去除所述伪栅极未被所述反向侧壁覆盖的部分，并刻蚀掉一定厚度的所述功函数金属层未被所述反向侧壁覆盖的部分，以在所述功函数金属层的中间区域形成凹槽；
步骤S10513：去除所述反向侧壁和所述伪栅极。
在另一种方案中，所述步骤S105包括：
步骤S10521：去除所述栅极硬掩膜和所述伪栅极，在所述功函数金属层的上方、所述侧壁的内侧分别形成反向侧壁；
步骤S10522：以所述反向侧壁为掩膜对所述功函数金属层进行刻蚀，以在所述功函数金属层的中间区域形成凹槽；
步骤S10523：去除所述反向侧壁。
进一步的，本发明实施例的半导体器件的制造方法还可以包括如下步骤：
步骤S201：提供半导体衬底，在所述半导体衬底上依次形成栅极介电薄膜、功函数金属薄膜、多晶硅薄膜和硬掩膜层；
步骤S202：对所述硬掩膜层进行图形化以形成栅极硬掩膜，以所述栅极硬掩膜为掩膜对所述多晶硅薄膜、功函数金属薄膜进行刻蚀，去除所述多晶硅薄膜未被所述栅极硬掩膜覆盖的部分以形成伪栅极，并去除一定厚度的所述功函数金属薄膜未被所述栅极硬掩膜覆盖的部分；
步骤S203：在所述功函数金属薄膜的上方、所述栅极硬掩膜的两侧形成第一侧壁；
步骤S204：以所述第一侧壁和所述栅极硬掩膜为掩膜对所述功函数金属薄膜和栅极介电薄膜进行刻蚀，去除所述功函数金属薄膜和栅极介电薄膜未被所述第一侧壁和栅极硬掩膜覆盖的部分，形成功函数金属层和栅极介电层；
步骤S205：在所述半导体衬底上、所述第一侧壁的外侧形成第二侧壁，并在所述半导体衬底上形成源极和漏极；
步骤S206：在所述半导体衬底上形成层间介电层；
步骤S207：去除所述栅极硬掩膜、伪栅极和第一侧壁。
优选的，在所述步骤S205中所形成的第二侧壁高于所述伪栅极。
其中，所述栅极介电薄膜为高k介电材料薄膜。
其中，所述功函数金属薄膜的材料为氮化钛。
其中，所述功函数金属薄膜的厚度为
其中，形成所述功函数金属薄膜的方法为ALD、PVD或CVD。
其中，所述硬掩膜层的材料为氮氧化合物、无定形碳、氮化硼中的一种或者其中两种以上的组合。
其中，所述硬掩膜层的厚度大于
其中，所述在所述半导体衬底上形成层间介电层的步骤包括：
在所述半导体衬底上沉积氧化物薄膜；
对所述氧化物薄膜进行CMP以形成层间介电层。
进一步的，所述方法还包括：在所述功函数金属层的上方形成金属栅极的步骤。
本发明实施例的半导体器件，通过将栅极的功函数金属层在沟道中心区域和边缘区域设置为不同厚度，比如将功函数金属层设置为中间带有凹槽或凸起的形状，可以起到调节栅极的功函数的作用，在一定程度上减小了半导体器件的短沟道效应。本发明实施例的半导体器件的制造方法，通过将栅极的功函数金属层在沟道中心区域和边缘区域设置为不同厚度，比如将功函数金属层设置为中间带有凹槽或凸起的形状，调节了栅极的功函数，减小了制造的半导体器件的短沟道效应。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1G为本发明实施例一的半导体器件的制造方法各步骤形成的图形的示意性剖面图；其中，图1G为本发明实施例二的半导体器件的结构示意图；
图2A-图2G为本发明实施例三的半导体器件的制造方法各步骤形成的图形的示意性剖面图；其中，图2G为本发明实施例四的半导体器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参照图1A-图1G和图2A-图2G，来描述本发明提出的半导体器件及其制造方法。图1A-图1G为本发明实施例一的半导体器件的制造方法各步骤形成的图形的示意性剖面图；其中，图1G为本发明实施例二的半导体器件的结构示意图；图2A-图2G为本发明实施例三的半导体器件的制造方法各步骤形成的图形的示意性剖面图；其中，图2G为本发明实施例四的半导体器件的结构示意图。
实施例一
参照图1A-图1G，其示出了本发明实施例一的半导体器件的制造方法各步骤形成的图形的示意性剖面图。本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤1：提供半导体衬底100，在所述半导体衬底100上依次形成高k介电薄膜1010、功函数金属薄膜1020、多晶硅薄膜1030和硬掩膜层1040，形成的图形如图1A所示。
其中，硬掩膜层1040的材料可以为氮氧化合物（oxynitride）、无定形碳（A-C）、氮化硼（BN）中的一种或者其中两种以上的组合。优选的，硬掩膜层1040的厚度大于
其中，功函数金属薄膜1020的材料为氮化钛（TiN）。形成功函数金属薄膜1020的方法，可以为ALD、PVD或CVD。功函数金属薄膜1020的厚度为
其中，高k介电薄膜1010仅为示例之用，还可以采用其他介电薄膜，比如普通介电薄膜。另外，在本实施例中，还可以包括位于半导体衬底100上的位于高k介电薄膜1010下方的界面层（SiO2）等膜层结构，这些膜层结构均可根据现有技术进行设置，此处不再赘述。
作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。所述半导体衬底中还形成有各种阱(well)结构和隔离结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
步骤2：对硬掩膜层1040进行图形化形成栅极硬掩膜104，以栅极硬掩膜104作为掩膜对所述多晶硅薄膜1030、功函数金属薄膜1020和高k介电薄膜1010进行刻蚀，形成包括伪栅极103、功函数金属层102和高k介电层101的栅极结构。形成的图形，如图1B所示。
步骤3：在所述栅极结构的两侧形成侧壁（spacer）105，形成的图形如图1C所示。
在该步骤中，还可以包括在形成侧壁105后，进行离子注入以在栅极结构的两侧形成源极和漏极的步骤。当然，也可以通过其他工艺形成源极和漏极，并且，形成源极和漏极的工艺步骤，也可以调整至整个工艺步骤流程的其他合适的位置。关于源极和漏极，图中未示出。
步骤4：在所述半导体衬底上形成层间介电层106，如图1D所示。
其中，形成层间介电层106的方法可以为：在半导体衬底100上沉积氧化物薄膜，对该氧化物薄膜进行CMP以形成层间介电层106。
步骤5：在功函数金属层102的中间区域形成凹槽1021并暴露出所述功函数金属层102。经过该步骤，形成的图形如图1G所示。
经过该步骤，半导体器件的栅极的功函数金属层在沟道的中心区域和边缘区域被设置为不同厚度（本实施例为中间有凹槽的结构），可以起到调节栅极的功函数的作用，进而可以减小半导体器件的短沟道效应。
具体而言，可以通过任何方式实现步骤5，下面示例性的介绍实现步骤5（即形成图1G所示结构）的两种方法。具体如下：
方法1可以包括如下步骤：
步骤5011：去除栅极硬掩膜104，在伪栅极103的上方靠近侧壁105的位置分别形成反向侧壁1071，即在所述伪栅极的上方、所述侧壁的内侧分别形成反向侧壁1071，形成的图形如图1E1所示。
其中，同一栅极结构中的两个反向侧壁1071之间的距离可以根据实际需要进行调整。
其中，反向侧壁1071的截面形状可以为矩形或其他形状。优选的，反向侧壁1071的截面为直角梯形，如图1E1所示。
步骤5012：以反向侧壁1071为掩膜，刻蚀掉伪栅极103未被反向侧壁1071覆盖的部分和功函数金属层102未被反向侧壁1071覆盖的部分的一部分（即刻蚀掉一定厚度的所述功函数金属层未被所述反向侧壁覆盖的部分），以在功函数金属层102的中间区域形成凹槽1021。形成的图形，如图1F1所示。
步骤5013：去除反向侧壁1071和伪栅极103（具体指伪栅极103剩余的部分），即暴露出功函数金属层102。形成的图形，如图1G所示。
方法2可以包括如下步骤：
步骤5021：去除栅极硬掩膜104和伪栅极103，在功函数金属层102的上方靠近侧壁105的位置分别形成反向侧壁1072，形成的图形如图1E2所示。即，在所述功函数金属层的上方、所述侧壁的内侧分别形成反向侧壁1072。
其中，同一栅极结构中的两个反向侧壁1072之间的距离可以根据实际需要进行调整。反向侧壁1072的截面形状可以为矩形或其他形状。优选的，反向侧壁1071的截面为矩形，如图1E2所示。
步骤5022：以反向侧壁1072为掩膜，刻蚀功函数金属层102以在功函数金属层102的中间区域形成凹槽1021，即刻蚀掉功函数金属层102未被反向侧壁1072覆盖的部分的一部分。形成的图形，如图1F2所示。
步骤5023：去除反向侧壁1072，即暴露出功函数金属层102。形成的图形，如图1G所示。
显然，步骤5还可以通过其他可行的方式来实现。只要实现了图1G所示的功函数金属层102的结构或类似的结构，即落入本专利的保护范围。
在步骤5之后，还可以包括在功函数金属层上方形成金属栅极的步骤。由于功函数金属层具有凹槽结构，所形成的金属栅极将向下凸起，这相当于在一定程度上延长了栅极的长度，也在一定程度上有利于减小短沟道效应。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同，此处不再赘述。
本发明实施例的半导体器件的制造方法，通过形成中间有凹槽的功函数金属层，使功函数金属层在沟道中心区域和边缘区域被设置为不同厚度，实现了对栅极的功函数的调节，减小了半导体器件的短沟道效应。
实施例二
参照1G，其示出了本发明实施例二提供的半导体器件的一种典型结构（示意性剖面图）。
本发明实施例提供一种半导体器件，该半导体器件的栅极结构中包括功函数金属层102。其中，功函数金属层102的中间区域形成凹槽1021。如图1G所示。也就是说，功函数金属层102的中间区域与边缘区域（即中间区域之外的区域）的厚度不同。其中，功函数金属层102的下方为高k介电层101，并且，该半导体器件还包括层间介电层106以及侧壁105，如图1G所示。
本发明实施例的半导体器件，还可以包括位于功函数金属层之上的金属栅极。该金属栅极具有向下的与功函数金属层102的凹槽1021相匹配的凸起。
关于本发明实施例的半导体器件的其他部件，可以与传统的半导体器件的结构相同，在此不再赘述。
本发明实施例的半导体器件，由于功函数金属层中间形成有凹槽，即功函数金属层在沟道中心区域和边缘区域厚度不同，实现了对栅极的功函数的调节，可以减小半导体器件的短沟道效应。
实施例三
参照图2A-图2G，其示出了本发明实施例三的半导体器件的制造方法各步骤形成的图形的示意性剖面图。本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤1：提供半导体衬底200，在所述半导体衬底200上依次形成高k介电薄膜2010、功函数金属薄膜2020、多晶硅薄膜2030和硬掩膜层2040，形成的图形如图2A所示。
其中，硬掩膜层2040的材料可以为氮氧化合物（oxynitride）、无定形碳（A-C）、氮化硼（BN）中的一种或者其中两种以上的组合。优选的，硬掩膜层2040的厚度大于
其中，功函数金属薄膜2020的材料为氮化钛（TiN）。形成功函数金属薄膜2020的方法，可以为ALD、PVD或CVD。功函数金属薄膜2020的厚度为
其中，高k介电薄膜2010仅为示例之用，还可以采用其他介电薄膜，比如普通介电薄膜。另外，在本实施例中，还可以包括位于半导体衬底200上的位于高k介电薄膜2010下方的界面层（SiO2）等膜层结构，这些膜层结构均可根据现有技术进行设置，此处不再赘述。
作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。所述半导体衬底中还形成有各种阱(well)结构和隔离结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
步骤2：对硬掩膜层2040进行图形化以形成栅极硬掩膜204。形成的图形，如图2B所示。
步骤3：以栅极硬掩膜204作为掩膜，刻蚀去除所述多晶硅薄膜2030未被所述栅极硬掩膜204覆盖的部分以形成伪栅极203，并去除一定厚度的功函数金属薄膜2020。经过该步骤，形成了伪栅极203以及初步图形化的功函数金属薄膜2020’，形成的图形如图2C所示。
步骤4：在功函数金属薄膜2020’的上方、栅极硬掩膜204的两侧形成第一侧壁205。形成的图形，如图2D所示。
步骤5：利用第一侧壁205以及栅极硬掩膜204为掩膜，刻蚀去除功函数金属薄膜2020’和高k介电薄膜2010未被第一侧壁205及栅极硬掩膜204覆盖的部分，形成功函数金属层202和高k介电层201。形成的图形，如图2E所示。
步骤6：在半导体衬底200上、第一侧壁205的外侧形成第二侧壁（spacer）206，形成的图形如图2F所示。
在该步骤中，还可以包括在形成第二侧壁206后，进行离子注入形成源极和漏极的步骤。当然，也可以通过其他工艺形成源极和漏极，并且，形成源极和漏极的工艺步骤，也可以调整至整个工艺步骤流程的其他合适的位置。关于源极和漏极，图中未示出。
其中，在本步骤中所形成的第二侧壁，优选使其高度高于伪栅极203。这可以保证后续形成的金属栅极具有合适的高度，在一定程度上提高了半导体器件的性能。
步骤7：在所述半导体衬底上形成层间介电层207。形成的图形，如图2F所示。
其中，形成层间介电层207的方法可以为：在半导体衬底200上沉积氧化物薄膜，对该氧化物薄膜进行CMP以形成层间介电层207。
步骤8：去除栅极硬掩膜204、伪栅极203和第一侧壁205，即暴露出功函数金属层202。形成的图形，如图1G所示。
本发明实施例的半导体器件的制造方法，通过形成中间具有凸起的功函数金属层，使功函数金属层在沟道中心区域和边缘区域被设置为不同厚度，实现了对栅极的功函数的调节，减小了半导体器件的短沟道效应。
在步骤8之后，还可以包括在功函数金属层202的上方形成金属栅极的步骤。由于功函数金属层202具有凸起结构，所形成的金属栅极将具有向上的凹槽，这相当于在一定程度上延长了栅极的长度，也可以在一定程度上减小短沟道效应。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同，此处不再赘述。
本发明实施例的半导体器件的制造方法，通过形成中间具有凸起的功函数金属层，使功函数金属层在沟道中心区域和边缘区域被设置为不同厚度，实现了对栅极的功函数的调节，减小了半导体器件的短沟道效应。
实施例四
参照2G，其示出了本发明实施例四提出的半导体器件的一种典型结构（示意性剖面图）。
本发明实施例提供一种半导体器件，该半导体器件的栅极结构中包括功函数金属层202。其中，功函数金属层202的中间区域形成凸起，如图2G所示。也就是说，功函数金属层202的中间区域与边缘区域（即中间区域之外的区域）的厚度不同。
其中，功函数金属层202的下方为高k介电层201，并且，该半导体器件还包括层间介电层207以及侧壁206（实施例三中的第二侧壁），如图2G所示。
本发明实施例的半导体器件，还可以包括位于功函数金属层202之上的金属栅极。该金属栅极具有向上凹陷的与功函数金属层102的凸起相匹配的凹槽。
关于本发明实施例的半导体器件的其他部件，可以与传统的半导体器件的结构相同，在此不再赘述。
本发明实施例的半导体器件，由于功函数金属层中间形成有凸起，即功函数金属层在沟道中心区域和边缘区域厚度不同，实现了对栅极的功函数的调节，可以减小半导体器件的短沟道效应。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (13)
1.一种半导体器件的制造方法，其特征在于，所述方法包括如下步骤：
步骤S101：提供半导体衬底，在所述半导体衬底上依次形成栅极介电薄膜、功函数金属薄膜、多晶硅薄膜和硬掩膜层；
步骤S102：对所述硬掩膜层进行图形化以形成栅极硬掩膜，以所述栅极硬掩膜为掩膜对所述多晶硅薄膜、功函数金属薄膜和栅极介电薄膜进行刻蚀，形成包括伪栅极、功函数金属层和栅极介电层的栅极结构；
步骤S103：在所述栅极结构的两侧形成侧壁，并在所述半导体衬底上形成源极和漏极；
步骤S104：在所述半导体衬底上形成层间介电层；
步骤S105：在所述功函数金属层的中间区域形成凹槽并暴露出所述功函数金属层，使所述功函数金属层的中间区域与边缘区域的厚度不同。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S105包括：
步骤S10511：去除所述栅极硬掩膜，在所述伪栅极的上方、所述侧壁的内侧分别形成反向侧壁；
步骤S10512：以所述反向侧壁为掩膜，刻蚀去除所述伪栅极未被所述反向侧壁覆盖的部分，并刻蚀掉一定厚度的所述功函数金属层未被所述反向侧壁覆盖的部分，以在所述功函数金属层的中间区域形成凹槽；
步骤S10513：去除所述反向侧壁和所述伪栅极。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S105包括：
步骤S10521：去除所述栅极硬掩膜和所述伪栅极，在所述功函数金属层的上方、所述侧壁的内侧分别形成反向侧壁；
步骤S10522：以所述反向侧壁为掩膜对所述功函数金属层进行刻蚀，以在所述功函数金属层的中间区域形成凹槽；
步骤S10523：去除所述反向侧壁。
4.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S201：提供半导体衬底，在所述半导体衬底上依次形成栅极介电薄膜、功函数金属薄膜、多晶硅薄膜和硬掩膜层；
步骤S202：对所述硬掩膜层进行图形化以形成栅极硬掩膜，以所述栅极硬掩膜为掩膜对所述多晶硅薄膜、功函数金属薄膜进行刻蚀，去除所述多晶硅薄膜未被所述栅极硬掩膜覆盖的部分以形成伪栅极，并去除一定厚度的所述功函数金属薄膜未被所述栅极硬掩膜覆盖的部分；
步骤S203：在所述功函数金属薄膜的上方、所述栅极硬掩膜的两侧形成第一侧壁；
步骤S204：以所述第一侧壁和所述栅极硬掩膜为掩膜对所述功函数金属薄膜和栅极介电薄膜进行刻蚀，去除所述功函数金属薄膜和栅极介电薄膜未被所述第一侧壁和栅极硬掩膜覆盖的部分，形成功函数金属层和栅极介电层，使所述功函数金属层的中间区域与边缘区域的厚度不同；
步骤S205：在所述半导体衬底上、所述第一侧壁的外侧形成第二侧壁，并在所述半导体衬底上形成源极和漏极；
步骤S206：在所述半导体衬底上形成层间介电层；
步骤S207：去除所述栅极硬掩膜、伪栅极和第一侧壁。
5.如权利要求1或4所述的半导体器件的制造方法，其特征在于，所述栅极介电薄膜为高k介电材料薄膜。
6.如权利要求1或4所述的半导体器件的制造方法，其特征在于，所述功函数金属薄膜的材料为氮化钛。
7.如权利要求1或4所述的半导体器件的制造方法，其特征在于，所述功函数金属薄膜的厚度为
8.如权利要求1或4所述的半导体器件的制造方法，其特征在于，形成所述功函数金属薄膜的方法为ALD、PVD或CVD。
9.如权利要求1或4所述的半导体器件的制造方法，其特征在于，所述硬掩膜层的材料为氮氧化合物、无定形碳、氮化硼中的一种或者其中两种以上的组合。
10.如权利要求1或4所述的半导体器件的制造方法，其特征在于，所述硬掩膜层的厚度大于
11.如权利要求4所述的半导体器件的制造方法，其特征在于，在所述步骤S205中所形成的第二侧壁高于所述伪栅极。
12.如权利要求1或4所述的半导体器件的制造方法，其特征在于，所述在所述半导体衬底上形成层间介电层的步骤包括：
在所述半导体衬底上沉积氧化物薄膜；
对所述氧化物薄膜进行CMP以形成层间介电层。
13.如权利要求1或4所述的半导体器件的制造方法，其特征在于，所述方法还包括：在所述功函数金属层的上方形成金属栅极的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210475974.6A CN103839981B (zh) | 2012-11-21 | 2012-11-21 | 一种半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210475974.6A CN103839981B (zh) | 2012-11-21 | 2012-11-21 | 一种半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103839981A CN103839981A (zh) | 2014-06-04 |
| CN103839981B true CN103839981B (zh) | 2016-12-21 |
Family
ID=50803302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210475974.6A Active CN103839981B (zh) | 2012-11-21 | 2012-11-21 | 一种半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103839981B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105185702A (zh) * | 2015-09-22 | 2015-12-23 | 上海华力微电子有限公司 | 高k金属栅极结构的制造方法 |
| CN107492498B (zh) * | 2016-06-13 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101673765A (zh) * | 2008-09-12 | 2010-03-17 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| CN103578946A (zh) * | 2012-07-26 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8779530B2 (en) * | 2009-12-21 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate structure of a field effect transistor |
-
2012
- 2012-11-21 CN CN201210475974.6A patent/CN103839981B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101673765A (zh) * | 2008-09-12 | 2010-03-17 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| CN103578946A (zh) * | 2012-07-26 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103839981A (zh) | 2014-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2491593B1 (en) | Split gate semiconductor device with curved gate oxide profile | |
| CN105551964B (zh) | 具有屏蔽栅的沟槽分离侧栅mosfet的制造方法 | |
| TWI484567B (zh) | 半導體結構與其製造方法 | |
| CN107799591A (zh) | Ldmos及其形成方法 | |
| KR20100066481A (ko) | 차폐된 게이트 트렌치 전계 효과 트랜지스터 구조물 및 그 형성 방법 | |
| CN104867873A (zh) | 一种半导体器件的制造方法 | |
| CN105914234A (zh) | 分离栅功率mos管结构及制作方法 | |
| US20220045210A1 (en) | Method for fabricating shield gate mosfet | |
| CN103681846B (zh) | 半导体装置及其制造方法 | |
| CN104485286A (zh) | 包含中压sgt结构的mosfet及其制作方法 | |
| CN104377244A (zh) | 一种降低ldmos导通电阻的器件结构 | |
| US8759910B2 (en) | Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination | |
| CN105957811A (zh) | 具有屏蔽栅的沟槽栅功率器件的制造方法 | |
| CN108010847A (zh) | 屏蔽栅沟槽mosfet及其制造方法 | |
| CN103779279A (zh) | 一种半导体器件的制造方法 | |
| CN105529273B (zh) | 沟槽栅功率器件的制造方法 | |
| CN103839981B (zh) | 一种半导体器件及其制造方法 | |
| CN106098544A (zh) | 改善沟槽型双层栅mos中介质层形貌的方法 | |
| CN102820265A (zh) | 通过减少主动区的凹陷及移除间隔体以增进晶体管效能 | |
| CN102543716B (zh) | 金属硅化物阻挡层的形成方法 | |
| CN112133750B (zh) | 深沟槽功率器件及其制备方法 | |
| CN104576732A (zh) | 一种寄生FinFET的横向双扩散半导体器件 | |
| CN107958934A (zh) | 不对称鳍状结构及其制作方法 | |
| CN104716096B (zh) | 一种半导体器件的制造方法 | |
| CN105023846A (zh) | 在金属栅极线端中具有t形的器件和制造半导体器件的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |