CN105914234A - 分离栅功率mos管结构及制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 82
- 229920005591 polysilicon Polymers 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 166
- 125000006850 spacer group Chemical group 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 13
- 239000010937 tungsten Substances 0.000 claims description 13
- 229910052721 tungsten Inorganic materials 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 230000000717 retained effect Effects 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 abstract description 4
- 239000001301 oxygen Substances 0.000 abstract description 4
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000007792 gaseous phase Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 210000001951 dura mater Anatomy 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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Abstract
本发明公开了一种分离栅功率MOS管结构及制作方法，其利用化学气相沉积方法中在分离栅多晶硅顶部平坦区域淀积高密度等离子体介质层同时沟槽侧壁只有较薄的介质层，然后通过刻蚀工艺将沟槽侧壁的介质层去除，分离栅多晶硅顶部可以留下足够厚的隔离介质层，最后在沟槽侧壁生长热氧化层而保留与传统低压MOS器件相同的栅氧化层，分离栅多晶硅顶部形成的隔离介质层要优于在多晶硅上用热氧化工艺形成的热氧化层。从器件结构角度来看，本发明突破了热氧化层作为隔离介质层的器件尺寸限制，可以制作薄栅氧的低压低功耗分离栅功率MOS器件，其中分离栅隔离介质层的厚度可以实现远远大于栅氧化层的厚度,从而保证器件的漏电性能。
Description
技术领域
本发明涉及半导体集成电路制造工艺领域，特别涉及一种分离栅功率MOS管，并且还涉及一种分离栅功率MOS管的制作方法。
背景技术
如图1所示，是现有的分离栅功率MOS管的结构示意图，其中栅极为沟槽型；现有分离栅功率MOS管由多个单胞结构并联形成，包括：
衬底1以及形成于所述衬底1顶部表面的外延层2；
体结注入层8，形成于所述外延层2的顶部区域；
源极注入层9，形成于所述体结注入层8的顶部区域；
多个分离栅沟槽结构，所述沟槽穿过所述源极注入层9和所述体结注入层8并进入到所述体结注入层8底部的外延层2内；沟槽中有分离栅多晶硅4和栅极多晶硅7，栅极多晶硅7和沟槽的侧壁表面隔离有栅氧化层6，栅极多晶硅7和分离栅多晶硅4之间隔离有隔离介质层5，分离栅多晶硅4和沟槽的侧壁表面以及底部直接隔离有沟槽场氧化层3；
层间介质层10覆盖在所述源极注入层9和栅极多晶硅7的顶部表面，所述源极注入层9和体结注入层8通过钨塞11引出，所述钨塞11的顶部和层间介质层10的顶部表面与表面金属12接触。
上述器件在外加反向电压时,分离栅多晶硅4所形成的电场首先使外延层2耗尽,相当于降低了外延搀杂浓度.从而提高了外延体结击穿电压。
现有技术中，通常应用热氧化工艺在分离栅多晶硅4上生长热氧化硅作为隔离介质层5，但是多晶硅上生长的热氧化硅质量往往比较差，因此器件在外加正向电压时，分离栅多晶硅4与源极相接，栅源之间的漏电会非常大，进而会影响器件的VTH(阈值电压)和UIS(非箝位感性切换试验)性能。
发明内容
本发明要解决的技术问题是提供一种分离栅功率MOS管结构，可以解决现有器件结构中分离栅多晶硅和栅极多晶硅之间热氧化隔离层的缺点，优化薄栅氧化层的低压分离栅器件特性。为此，本发明还提供一种分离栅功率MOS管的制作方法。
为解决上述技术问题，本发明提供的分离栅功率MOS管的制作方法，包括如下步骤：
步骤一，在衬底上形成外延层，并在外延层中刻蚀形成沟槽；
步骤二，在沟槽的侧面和底部表面形成沟槽场氧化层；
步骤三，淀积第一层多晶硅将沟槽填满，对第一层多晶硅进行回刻，形成位于沟槽中的分离栅多晶硅；
步骤四，将分离栅多晶硅上方的沟槽侧面的沟槽场氧化层去除，仅保留分离栅多晶硅与沟槽侧面和底部表面之间的沟槽场氧化层；
步骤五，在分离栅多晶硅表面及沟槽侧面淀积高密度等离子体介质层；
步骤六，刻蚀去除沟槽侧面淀积的高密度等离子体介质层，保留分离栅多晶硅上部淀积的高密度等离子体介质层；
步骤七，生长热氧化硅层，其中沟槽侧面生长的热氧化硅层组成栅氧化层，分离栅多晶硅栅上部的隔离介质层由淀积的高密度等离子体层和生长的热氧化硅层组成；
步骤八，淀积第二层多晶硅将沟槽填满，对第二层多晶硅进行回刻形成栅极多晶硅；
步骤九，依次形成体结注入层、源极注入层、层间介质层、钨塞和表面金属。
其中，所述隔离介质层的厚度大于栅氧化层的厚度。
进一步的，步骤九包括如下步骤：
第一步，进行体结注入；
第二步，进行推阱，形成体结注入层，所述体结注入层位于外延层的顶部区域；
第三步，定义出源区区域，进行离子注入，所述源区区域位于体结注入层的顶部区域；
第四步，对所述源区进行退火推进，形成源极注入层；
第五步，淀积层间介质层；
第六步，形成钨塞；
第七步，形成表面金属。
为解决上述技术问题，本发明提供的分离栅功率MOS管结构，包括：
衬底以及形成于所述衬底顶部表面的外延层；
体结注入层，形成于所述外延层的顶部区域；
源极注入层，形成于所述体结注入层的顶部区域；
多个分离栅沟槽结构，所述沟槽穿过所述源极注入层和所述体结注入层并进入到所述体结注入层底部的外延层内；沟槽中有分离栅多晶硅和栅极多晶硅，栅极多晶硅和沟槽的侧壁表面隔离有栅氧化层，栅极多晶硅和分离栅多晶硅之间隔离有隔离介质层，分离栅多晶硅和沟槽的侧壁表面以及底部直接隔离有沟槽场氧化层，所述栅氧化层由热氧化硅层组成，所述隔离介质层由高密度等离子体介质层和热氧化硅层组成；
层间介质层覆盖在所述源极注入层和栅极多晶硅的顶部表面，所述源极注入层和体结注入层通过钨塞引出，所述钨塞的顶部和层间介质层的顶部表面与表面金属接触。
本发明利用化学气相沉积方法中高密度等离子体的成膜特性，即在分离栅多晶硅顶部平坦区域形成较厚的隔离介质层同时沟槽侧壁只有较薄的介质层，然后通过刻蚀工艺将沟槽侧壁的介质层去除，分离栅多晶硅顶部可以留下足够厚的隔离介质层，最后在沟槽侧壁生长热氧化层而保留与传统低压MOS器件相同的栅氧化层，分离栅多晶硅顶部形成的分离栅隔离介质层要优于在多晶硅上用热氧化工艺形成的热氧化层。从器件结构角度来看，本发明突破了热氧化层作为分离栅隔离介质层的器件尺寸限制，可以制作薄栅氧的低压低功耗分离栅功率MOS器件，其中分离栅隔离介质层的厚度可以实现远远大于栅氧化层的厚度,从而保证器件的漏电性能。
附图说明
图1为现有的分离栅功率MOS管的结构示意图；
图2A至图2M为本发明实施例分离栅功率MOS管的制作方法各步骤中的器件结构图；
图3A为现有分离栅功率MOS管的局部放大图；
图3B为本发明分离栅功率MOS管的局部放大图；
图4A为现有分离栅功率MOS管的电镜照片；
图4B为本发明分离栅功率MOS管的电镜照片。
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细的说明。
如图2M所示，是本发明分离栅功率MOS管的结构示意图，由多个单胞结构并联形成，包括：
衬底1以及形成于所述衬底1顶部表面的外延层2；
体结注入层8，形成于所述外延层2的顶部区域；
源极注入层9，形成于所述体结注入层8的顶部区域；
多个分离栅沟槽结构，所述沟槽穿过所述源极注入层9和所述体结注入层8并进入到所述体结注入层8底部的外延层2内；沟槽下部有分离栅多晶硅4，沟槽上部有栅极多晶硅7，栅极多晶硅7和沟槽的侧壁表面隔离有栅氧化层6，栅极多晶硅7和分离栅多晶硅4之间隔离有隔离介质层5，分离栅多晶硅4和沟槽的侧壁表面以及底部直接隔离有沟槽场氧化层3，其中栅氧化层6由热氧化工艺形成的热氧化硅层组成，所述隔离介质层5由高密度等离子体介质层15和热氧化工艺形成的热氧化硅层组成；
层间介质层10覆盖在所述源极注入层9和栅极多晶硅7的顶部表面，所述源极注入层9和体结注入层8通过钨塞11引出，所述钨塞11的顶部和层间介质层10的顶部表面与表面金属12接触。
上述分离栅功率MOS管的制作方法，包括如下步骤：
步骤一，如图2A所示，在衬底1上形成外延层2；
步骤二，如图2B所示，在外延层2表面生长沟槽刻蚀硬膜板13，并涂布光阻14，曝光显影定义出沟槽区域；
步骤三，如图2C所示，采用干法刻蚀工艺挖出沟槽，然后取出光阻14、沟槽刻蚀硬膜板13；
步骤四，如图2D所示，在所述沟槽的侧面和底部表面形成沟槽场氧化层3，所述沟槽场氧化层3也延伸到所述沟槽外部的外延层2表面；
步骤五，如图2E所示，在所述沟槽场氧化层3表面淀积第一层多晶硅，所述第一层多晶硅将沟槽完全填充满；
步骤六，如图2F所示，对所述第一层多晶硅进行回刻，使得沟槽外部的第一层多晶硅完全去除，沟槽中顶部的第一层多晶硅被去除，由保留于沟槽底部的第一层多晶硅组成分离栅多晶硅4；
步骤七，如图2G所示，将分离栅多晶硅4上方的沟槽侧面的沟槽场氧化层去除，仅保留分离栅多晶硅4与沟槽侧面和底部表面之间的沟槽场氧化层3，延伸至沟槽外部的沟槽场氧化层也被去除；
步骤八，如图2H所示，采用化学气相沉积方法在分离栅多晶硅4表面及沟槽侧面淀积高密度等离子体介质层15，所述高密度等离子体介质层15延伸至沟槽外部的外延层2表面；
步骤九，如图2I所示，刻蚀去除沟槽侧面淀积的高密度等离子体介质层15，保留分离栅多晶硅4上部淀积的高密度等离子体介质层15，此外沟槽外部的高密度等离子体介质层15也可保留；
步骤十，如图2J所示，采用热氧化工艺生长热氧化硅层，其中沟槽侧面生长的热氧化硅层组成栅氧化层6，分离栅多晶硅4上部的隔离介质层5由高密度等离子体介质层15及其表面生长的热氧化硅层组成，这样分离栅多晶硅4顶部形成较厚介质层的同时沟槽侧壁的栅氧化层仍与传统的低压MOS器件的栅氧化层厚度相同；
步骤十一，如图2K所示，淀积第二层多晶硅，所述第二层多晶硅将形成有栅氧化层6和隔离介质层5的沟槽完全填充，对所述第二层多晶硅进行回刻，将沟槽外部的第二层多晶硅都去除，由填充于沟槽顶部的第二层多晶硅组成栅极多晶硅7；
步骤十二，如图2L所示，进行体结注入，形成体结注入层8；
步骤十三，推阱，源区光刻/注入/激活形成源极注入层9，层间介质层10沉积，接触孔刻蚀，接触孔注入，势垒金属沉积，钨塞11沉积/回刻，表面金属12沉积/光刻/刻蚀，合金化退火等，与普通MOSFET做法一致，最终形成的分离栅功率MOS管结构如图2M所示。
本发明利用化学气相沉积方法中高密度等离子体的成膜特性，即在分离栅多晶硅顶部平坦区域形成较厚的隔离介质层同时沟槽侧壁只有较薄的介质层，然后通过刻蚀工艺将沟槽侧壁的介质层去除，分离栅多晶硅顶部可以留下足够厚的隔离介质层，最后在沟槽侧壁生长热氧化层而保留与传统低压MOS器件相同的栅氧化层，分离栅多晶硅顶部形成的分离栅隔离介质层要优于在多晶硅上用热氧化工艺形成的热氧化层。从器件结构角度来看，本发明突破了热氧化层作为分离栅隔离介质层的器件尺寸限制，可以制作薄栅氧的低压低功耗分离栅功率MOS器件，其中分离栅隔离介质层的厚度A可以实现远远大于栅氧化层的厚度,B如图3A、3B所示，从而保证器件的漏电性能。目前市面上的分离栅功率MOS管多为30V以上的应用，采用本发明后可以制作更低压的分离栅功率MOS管。
进行可行性分析可以得到，在低压30V分离栅功率MOS中采用本专利可将源漏端漏电稳定控制在10nA以下，而市场上同规格产品漏电规格为75nA，如图4A、4B所示。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (5)
1.一种分离栅功率MOS管的制作方法，其特征在于，包括如下步骤：
步骤一，在衬底上形成外延层，并在外延层中刻蚀形成沟槽；
步骤二，在沟槽的侧面和底部表面形成沟槽场氧化层；
步骤三，淀积第一层多晶硅将沟槽填满，对第一层多晶硅进行回刻，形成位于沟槽中的分离栅多晶硅；
步骤四，将分离栅多晶硅上方的沟槽侧面的沟槽场氧化层去除，仅保留分离栅多晶硅与沟槽侧面和底部表面之间的沟槽场氧化层；
步骤五，在分离栅多晶硅表面及沟槽侧面淀积高密度等离子体介质层；
步骤六，刻蚀去除沟槽侧面淀积的高密度等离子体介质层，保留分离栅多晶硅上部淀积的高密度等离子体介质层；
步骤七，生长热氧化硅层，其中沟槽侧面生长的热氧化硅层组成栅氧化层，分离栅多晶硅栅上部的隔离介质层由淀积的高密度等离子体层和生长的热氧化硅层组成；
步骤八，淀积第二层多晶硅将沟槽填满，对第二层多晶硅进行回刻形成栅极多晶硅；
步骤九，依次形成体结注入层、源极注入层、层间介质层、钨塞和表面金属。
2.根据权利要求1所述的分离栅功率MOS管的制作方法，其特征在于，所述隔离介质层的厚度大于栅氧化层的厚度。
3.根据权利要求1所述的分离栅功率MOS管的制作方法，其特征在于，步骤九包括如下步骤：
第一步，进行体结注入；
第二步，进行推阱，形成体结注入层，所述体结注入层位于外延层的顶部区域；
第三步，定义出源区区域，进行离子注入，所述源区区域位于体结注入层的顶部区域；
第四步，对所述源区进行退火推进，形成源极注入层；
第五步，淀积层间介质层；
第六步，形成钨塞；
第七步，形成表面金属。
4.一种分离栅功率MOS管结构，其特征在于，包括：
衬底以及形成于所述衬底顶部表面的外延层；
体结注入层，形成于所述外延层的顶部区域；
源极注入层，形成于所述体结注入层的顶部区域；
多个分离栅沟槽结构，所述沟槽穿过所述源极注入层和所述体结注入层并进入到所述体结注入层底部的外延层内；沟槽中有分离栅多晶硅和栅极多晶硅，栅极多晶硅和沟槽的侧壁表面隔离有栅氧化层，栅极多晶硅和分离栅多晶硅之间隔离有隔离介质层，分离栅多晶硅和沟槽的侧壁表面以及底部直接隔离有沟槽场氧化层，所述栅氧化层由热氧化硅层组成，所述隔离介质层由高密度等离子体介质层和热氧化硅层组成；
层间介质层覆盖在所述源极注入层和栅极多晶硅的顶部表面，所述源极注入层和体结注入层通过钨塞引出，所述钨塞的顶部和层间介质层的顶部表面与表面金属接触。
5.根据权利要求4所述的分离栅功率MOS管结构，其特征在于，所述隔离介质层的厚度大于栅氧化层的厚度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201610482674.9A CN105914234A (zh) | 2016-06-28 | 2016-06-28 | 分离栅功率mos管结构及制作方法 |
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| CN201610482674.9A CN105914234A (zh) | 2016-06-28 | 2016-06-28 | 分离栅功率mos管结构及制作方法 |
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|---|---|
| CN105914234A true CN105914234A (zh) | 2016-08-31 |
Family
ID=56759699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610482674.9A Pending CN105914234A (zh) | 2016-06-28 | 2016-06-28 | 分离栅功率mos管结构及制作方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN105914234A (zh) |
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