CN109216172A - 半导体器件的分裂栅结构的制造方法 - Google Patents
半导体器件的分裂栅结构的制造方法 Download PDFInfo
- Publication number
- CN109216172A CN109216172A CN201710533758.5A CN201710533758A CN109216172A CN 109216172 A CN109216172 A CN 109216172A CN 201710533758 A CN201710533758 A CN 201710533758A CN 109216172 A CN109216172 A CN 109216172A
- Authority
- CN
- China
- Prior art keywords
- groove
- silica
- nitrogenous compound
- semiconductor devices
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 142
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 58
- -1 Nitrogenous compound Chemical class 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 29
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 26
- 239000001301 oxygen Substances 0.000 claims abstract description 23
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 23
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 18
- 230000003647 oxidation Effects 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims abstract description 17
- 229910003978 SiClx Inorganic materials 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 239000013078 crystal Substances 0.000 claims abstract description 9
- 238000001312 dry etching Methods 0.000 claims abstract description 7
- 230000008929 regeneration Effects 0.000 claims abstract description 4
- 238000011069 regeneration method Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 229910052582 BN Inorganic materials 0.000 claims description 3
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 239000000654 additive Substances 0.000 claims description 3
- 230000000996 additive effect Effects 0.000 claims description 3
- 230000000750 progressive effect Effects 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000008021 deposition Effects 0.000 abstract description 2
- 239000000126 substance Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Abstract
本发明涉及一种半导体器件的分裂栅结构的制造方法，包括：在晶圆表面形成沟槽；向沟槽内淀积氧化硅；回刻一部分氧化硅；通过热氧化处形成氧化硅拐角结构；在晶圆表面淀积含氮化合物；干法刻蚀含氮化合物，氧化硅拐角结构表面形成含氮化合物侧壁残留；以含氮化合物侧壁残留为掩膜，将沟槽内的氧化硅通过刻蚀去除掉表面的一部分；依次重复执行以上三个步骤直至将沟槽内的氧化硅刻蚀至所需的底部氧化硅厚度；向沟槽内填入下层多晶硅，通过湿氧氧化在下层多晶硅上形成隔离氧化硅，去除沟槽内的含氮化合物，在侧壁氧化硅表面再生长氧化硅，在沟槽内形成上层多晶硅。本发明采用淀积+分步刻蚀的方式形成沟槽内的氧化硅，减少了氧化时间，提高了生产效率。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体器件的分裂栅结构的制造方法。
背景技术
如今的开关电源工作频率已提升至1MHz以上的高频。降低开关器件栅-漏之间的反馈电容(以下简称CGD)是一个主要的研究方向。近几年获得关注的方案是在buck-converter(降压转换器)中，将低压VDMOS(垂直双扩散金属氧化物半导体场效应晶体管)器件的单一槽栅(trench-gate)优化为带有Shield-Plate(屏蔽板)的分裂栅(split-gate)结构，其可以从器件结构和电学角度，显著改善器件的可靠性和开关特性。
对于分裂栅，如何改善工艺流程、加厚分裂栅处氧化层厚度、降低反馈电容，是槽栅VDMOS器件持续改善、优化的方向。氧化层厚度加厚，可以调整该处电场形貌，增加漂移区浓度、降低导通电阻；而反馈电容的降低则有助于降低器件开关损耗。
图1是一种传统的分裂栅结构，硅片10表面形成有沟槽，沟槽内填充有氧化硅20和分裂栅。传统的制造分裂栅结构的方法，沟槽底部的氧化硅20是用较高温度、较长时间的氧化过程生长而成的，若在此基础上需要形成更厚的氧化层，则需要更长时间氧化，由此增加了工艺时间，降低了生产效率。
发明内容
基于此，有必要提供一种生产效率较高的半导体器件的分裂栅结构的制造方法。
一种半导体器件的分裂栅结构的制造方法，包括：步骤A，在晶圆表面形成沟槽；步骤B，通过淀积向所述沟槽内填充氧化硅；
步骤C，通过刻蚀去除掉沟槽内的氧化硅表面的一部分；步骤D，通过热氧化在沟槽顶部的拐角处形成氧化硅拐角结构，所述氧化硅拐角结构为从拐角处往下、位于沟槽内部的氧化硅逐渐变厚的结构；步骤E，在晶圆表面淀积含氮化合物，覆盖所述沟槽内的氧化硅表面及所述氧化硅拐角结构表面；步骤F，干法刻蚀所述含氮化合物，将沟槽内的氧化硅表面的含氮化合物去除，所述氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物残留；步骤G，以所述含氮化合物残留为掩膜，通过刻蚀去除掉沟槽内的氧化硅表面的一部分；依次重复执行步骤E至步骤G，直至将沟槽内的氧化硅刻蚀至所需的底部氧化硅厚度，每执行一次步骤F所述含氮化合物残留就进一步向沟槽内延伸，所述沟槽内的氧化硅包括底部氧化硅和侧壁氧化硅，所述侧壁氧化硅的厚度从沟槽顶部至沟槽底部逐渐增厚；步骤H，向所述沟槽内填入下层多晶硅；步骤I，通过湿氧氧化在所述下层多晶硅上形成隔离氧化硅；步骤J，去除所述沟槽内的含氮化合物；步骤K，在所述侧壁氧化硅表面再生长氧化硅；步骤L，在所述沟槽内形成隔离氧化硅上的上层多晶硅。
在其中一个实施例中，所述步骤B之前还包括对所述沟槽进行侧壁氧化的步骤。
在其中一个实施例中，所述步骤B是采用高密度等离子化学气相淀积工艺填充氧化硅。
在其中一个实施例中，所述步骤E是采用化学气相淀积工艺淀积含氮化合物。
在其中一个实施例中，所述步骤A是以氮化硅为掩膜刻蚀形成沟槽。
在其中一个实施例中，所述步骤J是通过浓磷酸湿法去除含氮化合物。
在其中一个实施例中，所述步骤K是生长高温氧化膜。
在其中一个实施例中，所述通过热氧化在沟槽顶部的拐角处形成氧化硅拐角结构的步骤中，氧化温度为800～950摄氏度。
在其中一个实施例中，所述步骤I是通过硅的局部氧化工艺形成所述隔离氧化硅。
在其中一个实施例中，所述含氮化合物包括氮化硅、氮氧化硅、氮化硼、氮化钛中的至少一种。
上述半导体器件的分裂栅结构的制造方法，采用淀积+刻蚀的方式形成沟槽内的氧化硅，相对于传统采用热氧化的方式，减少了氧化时间，减少了热过程的时间，提高了生产效率。湿氧氧化能够使得含氮化合物残留底部被氧化形成的氧化硅顶起而上翘，含氮化合物残留的底部的氧化硅得以加厚，也就是增加了场板介质层厚度，从而增加了高压器件应用空间。
附图说明
图1是一种传统的分裂栅结构的示意图；
图2至图8是一实施例中采用半导体器件的分裂栅结构的制造方法制造的器件在制造过程中的剖视图；
图9是一实施例中半导体器件的分裂栅结构的制造方法的流程图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图9是一实施例中半导体器件的分裂栅结构的制造方法的流程图，包括下列步骤：
S110，在晶圆表面形成沟槽。
可以采用本领域习知的工艺在晶圆(本实施例中为硅片)表面刻蚀出适用于沟槽栅极的深槽，具体深度可以根据器件的设计参数参照现有技术进行选择。在本实施例中，刻蚀沟槽可以采用氮化硅作为硬掩膜进行刻蚀，也就是说在刻蚀沟槽之前先图形化晶圆表面的氮化硅膜层，在露出的氮化硅层窗口处刻蚀出沟槽，刻蚀完成后沟槽顶部的周围形成有氮化硅层。在本实施例中，沟槽的刻蚀是采用反应离子刻蚀(RIE)工艺进行，在其他实施例中也可以采用其他本领域习知的沟槽刻蚀工艺进行刻蚀。
在一个实施例中，通过外延工艺在高掺杂浓度的衬底上外延出低掺杂浓度的外延层，刻蚀得到的沟槽是形成于外延层中。
S120，通过淀积向沟槽内填充氧化硅。
通过淀积工艺形成氧化硅(SiOx)层的速度远大于传统的通过热氧化生长氧化硅层的速度。在本实施例中，步骤S120是采用高密度等离子化学气相淀积(HDPCVD)工艺进行氧化硅的淀积，可以获得较好的形貌。在其他实施例中也可以根据实际需求采用其他本领域习知的淀积工艺淀积氧化硅层。
淀积完后可以通过化学机械研磨(CMP)将多余的氧化硅层去除，即将露出于沟槽外面的氧化硅层去除。对于步骤S110采用氮化硅作为硬掩膜刻蚀出沟槽的实施例，CMP是将氧化硅层研磨至该氮化硅层。
S130，通过刻蚀去除掉沟槽内的氧化硅表面的一部分。
可以采用干法刻蚀，利用其各向异性获得合适的形貌。在其中一个实施例中，步骤S130选用高密度等离子刻蚀的工艺进行刻蚀。
S140，通过氧化在沟槽顶部的拐角处形成氧化硅拐角结构。
为了后续步骤中得到的含氮化合物残留能形成本方案所需的形貌，在刻蚀后通过氧化形成特殊的拐角形貌，即在沟槽内的氧化硅表面形成类似于半球形的凹面。从拐角处往下、位于沟槽内部的氧化硅逐渐变厚，从而形成圆滑的拐角，如图2所示。图2中在硅片的表面形成有沟槽，沟槽内填充有氧化硅202，沟槽顶部的周围形成有氮化硅层302。在本实施例中通过800～950摄氏度的低温氧化来得到该氧化硅拐角结构。采用低温氧化是因为发明人发现若采用较高的温度(例如1000摄氏度的牺牲氧化)，则晶圆的高浓度衬底中的掺杂离子容易反扩至低浓度的外延层102中，对器件性能产生负面影响。
S150，在晶圆表面淀积氮化硅，覆盖沟槽内的氧化硅表面及氧化硅拐角结构表面。
在本实施例中是通过化学气相淀积形成一层薄的含氮化合物，后续作为刻蚀的硬掩膜。该含氮化合物可以是氮化硅、氮氧化硅、氮化硼、氮化钛等，考虑到普适性，可以采用本领域常用的氮化硅。
S160，干法刻蚀含氮化合物，氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物残留。
参见图3，利用干法刻蚀的各向异性，将沟槽内的氧化硅202表面的含氮化合物去除，同时在氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物残留304。含氮化合物残留304与沟槽内的一部分氧化硅202共同作为沟槽的侧壁结构。
S170，以含氮化合物残留为掩膜，通过刻蚀去除掉沟槽内的氧化硅表面的一部分。
参见图4，氧化硅202由于刻蚀被刻至更深的深度，同时沟槽侧壁位置处的氧化硅202因含氮化合物残留304的阻挡也会被保留下来，并且保留下来的氧化硅202从含氮化合物残留304底部往下逐渐变厚。采用含氮化合物残留304作为硬掩膜刻蚀，可以不需要光刻版，能够节省成本。为了获得越往下侧壁越厚的氧化硅202，步骤S170可以采用干法刻蚀，本实施例中是采用高密度等离子刻蚀。
步骤S170的刻蚀如果刻得过深，则就不能保证侧壁的氧化硅202形貌，故需依次重复以上S150～S170的步骤，通过多次刻蚀直至获得所需的底部氧化硅厚度，参见图5。也就是说，本方案可以方便地调节底部氧化硅厚度，进一步增大了降低反馈电容的空间。并且可以在保证生产效率的前提下获得较厚的底部氧化硅厚度，增加了高压器件应用空间。每次刻蚀的具体深度需要通过实验来收集数据。刻蚀至所需的底部氧化硅厚度后，沟槽内的氧化硅包括底部氧化硅和侧壁氧化硅，侧壁氧化硅的厚度从沟槽顶部至沟槽底部逐渐增厚。
S210，向沟槽内填入下层多晶硅。
根据下层多晶硅所需的厚度向沟槽内填入下层多晶硅404，如图6所示。
S220，通过湿氧氧化在下层多晶硅上形成隔离氧化硅。
由于含氮化合物残留304的底部较薄，湿氧氧化能够使得含氮化合物残留304底部被氧化形成的氧化硅顶起而上翘，含氮化合物残留304底部下的氧化硅得以加厚，也就是增加了场板介质层厚度，从而增加了高压器件应用空间。
S230，去除沟槽内的含氮化合物。
为了将含氮化合物去除干净，可以采用湿法刻蚀，例如以浓磷酸为刻蚀剂进行刻蚀。本实施例中通过浓磷酸将氮化硅层302和含氮化合物残留304一并去除。
S240，在侧壁氧化硅表面再生长氧化硅。
参见图7，本步骤中生长的氧化硅206是作为栅氧化层。
S250，在沟槽内形成隔离氧化硅上的上层多晶硅。
参见图8，继续向沟槽内、隔离氧化硅204上填入多晶硅，形成上层多晶硅402。
步骤S240完成后可以通过化学机械研磨对上层多晶硅402进行平坦化处理。
上述半导体器件的分裂栅结构的制造方法，采用淀积+刻蚀的方式形成沟槽内的氧化硅，相对于传统采用热氧化的方式，减少了氧化时间，减少了热过程的时间，提高了生产效率。且刻蚀氧化硅刻蚀后重新生长的氧化硅采用两步生长的方式，即湿氧形成隔离氧化硅+侧壁的氧化硅表面再生长氧化硅的方式，既可以生长较厚的隔离氧化硅以进一步降低器件栅极和漏极之间的反馈电容，又可以保证侧壁生长的作为栅氧化层的氧化硅的形貌。
在一个实施例中，步骤S120之前还包括对沟槽进行侧壁氧化的步骤。侧壁氧化可以起到修复步骤S110的沟槽刻蚀在沟槽内壁和底部的硅表面产生的缺陷的作用，例如因反应离子刻蚀的高能粒子撞击产生的缺陷，消除该缺陷对栅氧产生的负面影响。在一个实施例中，侧壁氧化之后还可以将生成的氧化硅剥离。
在一个实施例中，步骤S240是生长薄层的高温氧化膜(HTO)。
上述半导体器件的分裂栅结构的制造方法适用于可以采用分裂栅结构的半导体器件，例如VDMOSFET(垂直双扩散金属氧化物半导体场效应晶体管)等。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件的分裂栅结构的制造方法，包括：
步骤A，在晶圆表面形成沟槽；
步骤B，通过淀积向所述沟槽内填充氧化硅；
步骤C，通过刻蚀去除掉沟槽内的氧化硅表面的一部分；
步骤D，通过热氧化在沟槽顶部的拐角处形成氧化硅拐角结构，所述氧化硅拐角结构为从拐角处往下、位于沟槽内部的氧化硅逐渐变厚的结构；
步骤E，在晶圆表面淀积含氮化合物，覆盖所述沟槽内的氧化硅表面及所述氧化硅拐角结构表面；
步骤F，干法刻蚀所述含氮化合物，将沟槽内的氧化硅表面的含氮化合物去除，所述氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物残留；
步骤G，以所述含氮化合物残留为掩膜，通过刻蚀去除掉沟槽内的氧化硅表面的一部分；
依次重复执行步骤E至步骤G，直至将沟槽内的氧化硅刻蚀至所需的底部氧化硅厚度，每执行一次步骤F所述含氮化合物残留就进一步向沟槽内延伸，所述沟槽内的氧化硅包括底部氧化硅和侧壁氧化硅，所述侧壁氧化硅的厚度从沟槽顶部至沟槽底部逐渐增厚；
步骤H，向所述沟槽内填入下层多晶硅；
步骤I，通过湿氧氧化在所述下层多晶硅上形成隔离氧化硅；
步骤J，去除所述沟槽内的含氮化合物；
步骤K，在所述侧壁氧化硅表面再生长氧化硅；
步骤L，在所述沟槽内形成隔离氧化硅上的上层多晶硅。
2.根据权利要求1所述的半导体器件的分裂栅结构的制造方法，其特征在于，所述步骤B之前还包括对所述沟槽进行侧壁氧化的步骤。
3.根据权利要求1所述的半导体器件的分裂栅结构的制造方法，其特征在于，所述步骤B是采用高密度等离子化学气相淀积工艺填充氧化硅。
4.根据权利要求1所述的半导体器件的分裂栅结构的制造方法，其特征在于，所述步骤E是采用化学气相淀积工艺淀积含氮化合物。
5.根据权利要求1所述的半导体器件的分裂栅结构的制造方法，其特征在于，所述步骤A是以氮化硅为掩膜刻蚀形成沟槽。
6.根据权利要求1所述的半导体器件的分裂栅结构的制造方法，其特征在于，所述步骤J是通过浓磷酸湿法去除含氮化合物。
7.根据权利要求1所述的半导体器件的分裂栅结构的制造方法，其特征在于，所述步骤K是生长高温氧化膜。
8.根据权利要求1所述的半导体器件的分裂栅结构的制造方法，其特征在于，所述通过热氧化在沟槽顶部的拐角处形成氧化硅拐角结构的步骤中，氧化温度为800～950摄氏度。
9.根据权利要求1所述的半导体器件的分裂栅结构的制造方法，其特征在于，所述步骤I是通过硅的局部氧化工艺形成所述隔离氧化硅。
10.根据权利要求1-9中任一项所述的半导体器件的分裂栅结构的制造方法，其特征在于，所述含氮化合物包括氮化硅、氮氧化硅、氮化硼、氮化钛中的至少一种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710533758.5A CN109216172B (zh) | 2017-07-03 | 2017-07-03 | 半导体器件的分裂栅结构的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710533758.5A CN109216172B (zh) | 2017-07-03 | 2017-07-03 | 半导体器件的分裂栅结构的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109216172A true CN109216172A (zh) | 2019-01-15 |
| CN109216172B CN109216172B (zh) | 2021-01-05 |
Family
ID=64993440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710533758.5A Active CN109216172B (zh) | 2017-07-03 | 2017-07-03 | 半导体器件的分裂栅结构的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109216172B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117832093A (zh) * | 2024-03-04 | 2024-04-05 | 江苏应能微电子股份有限公司 | 一种屏蔽闸沟槽式功率金属氧化物半导体制备方法及器件 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020140026A1 (en) * | 2001-03-30 | 2002-10-03 | Eiji Ishikawa | Semiconductor device and method for manufacturing semiconductor device |
| US6972260B2 (en) * | 2004-05-07 | 2005-12-06 | Powerchip Semiconductor Corp. | Method of fabricating flash memory cell |
| US20100264486A1 (en) * | 2009-04-20 | 2010-10-21 | Texas Instruments Incorporated | Field plate trench mosfet transistor with graded dielectric liner thickness |
| CN102723277A (zh) * | 2009-08-31 | 2012-10-10 | 万国半导体股份有限公司 | 具有厚底部屏蔽氧化物的沟槽双扩散金属氧化物半导体器件的制备 |
| CN104282543A (zh) * | 2013-07-11 | 2015-01-14 | 上海华虹宏力半导体制造有限公司 | 应用于沟槽型mos器件的沟槽栅及其制备方法 |
| CN104465727A (zh) * | 2013-09-23 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 分离栅闪存结构的形成方法 |
| CN104733531A (zh) * | 2013-12-22 | 2015-06-24 | 万国半导体股份有限公司 | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet |
| US20150349091A1 (en) * | 2014-05-31 | 2015-12-03 | Hamza Yilmaz | Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts |
| CN105448741A (zh) * | 2015-12-31 | 2016-03-30 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽型mosfet工艺方法 |
| CN105789043A (zh) * | 2014-12-25 | 2016-07-20 | 中航（重庆）微电子有限公司 | 沟槽型半导体器件及其制作方法 |
| CN105914234A (zh) * | 2016-06-28 | 2016-08-31 | 上海华虹宏力半导体制造有限公司 | 分离栅功率mos管结构及制作方法 |
| CN106847880A (zh) * | 2017-01-23 | 2017-06-13 | 矽力杰半导体技术(杭州)有限公司 | 一种半导体器件及其制备方法 |
-
2017
- 2017-07-03 CN CN201710533758.5A patent/CN109216172B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020140026A1 (en) * | 2001-03-30 | 2002-10-03 | Eiji Ishikawa | Semiconductor device and method for manufacturing semiconductor device |
| US6972260B2 (en) * | 2004-05-07 | 2005-12-06 | Powerchip Semiconductor Corp. | Method of fabricating flash memory cell |
| US20100264486A1 (en) * | 2009-04-20 | 2010-10-21 | Texas Instruments Incorporated | Field plate trench mosfet transistor with graded dielectric liner thickness |
| CN102723277A (zh) * | 2009-08-31 | 2012-10-10 | 万国半导体股份有限公司 | 具有厚底部屏蔽氧化物的沟槽双扩散金属氧化物半导体器件的制备 |
| CN104282543A (zh) * | 2013-07-11 | 2015-01-14 | 上海华虹宏力半导体制造有限公司 | 应用于沟槽型mos器件的沟槽栅及其制备方法 |
| CN104465727A (zh) * | 2013-09-23 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 分离栅闪存结构的形成方法 |
| CN104733531A (zh) * | 2013-12-22 | 2015-06-24 | 万国半导体股份有限公司 | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet |
| US20150349091A1 (en) * | 2014-05-31 | 2015-12-03 | Hamza Yilmaz | Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts |
| CN105789043A (zh) * | 2014-12-25 | 2016-07-20 | 中航（重庆）微电子有限公司 | 沟槽型半导体器件及其制作方法 |
| CN105448741A (zh) * | 2015-12-31 | 2016-03-30 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽型mosfet工艺方法 |
| CN105914234A (zh) * | 2016-06-28 | 2016-08-31 | 上海华虹宏力半导体制造有限公司 | 分离栅功率mos管结构及制作方法 |
| CN106847880A (zh) * | 2017-01-23 | 2017-06-13 | 矽力杰半导体技术(杭州)有限公司 | 一种半导体器件及其制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117832093A (zh) * | 2024-03-04 | 2024-04-05 | 江苏应能微电子股份有限公司 | 一种屏蔽闸沟槽式功率金属氧化物半导体制备方法及器件 |
| CN117832093B (zh) * | 2024-03-04 | 2024-05-10 | 江苏应能微电子股份有限公司 | 一种屏蔽闸沟槽式功率金属氧化物半导体制备方法及器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109216172B (zh) | 2021-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11088253B2 (en) | Gate structure of semiconductor device and manufacturing method therefor | |
| US9224865B2 (en) | FinFET with insulator under channel | |
| CN104733531A (zh) | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet | |
| CN106449757A (zh) | 一种SiC基沟槽型场效应晶体管及其制备方法 | |
| US20110057259A1 (en) | Method for forming a thick bottom oxide (tbo) in a trench mosfet | |
| US11127840B2 (en) | Method for manufacturing isolation structure for LDMOS | |
| CN102468176B (zh) | 超级结器件制造纵向区的方法 | |
| CN114927559A (zh) | 一种新型碳化硅基超结沟槽型mosfet及制备方法 | |
| CN104103503B (zh) | 半导体器件栅氧化层的形成方法 | |
| CN108878361A (zh) | 半导体器件及其制造方法 | |
| CN109216439B (zh) | 具有沟槽内渐变厚度的场板结构的半导体器件的制造方法 | |
| CN109216172A (zh) | 半导体器件的分裂栅结构的制造方法 | |
| CN111081778A (zh) | 一种碳化硅沟槽型mosfet器件及其制造方法 | |
| TWI460823B (zh) | 製造溝槽式金屬氧化物半導體場效電晶體的方法 | |
| CN101465373B (zh) | 半导体器件及其制造方法 | |
| CN106206724B (zh) | 一种高频水平双扩散氧化物半导体器件及其制作方法 | |
| CN109216173A (zh) | 半导体器件的栅极结构及其制造方法 | |
| CN106298533A (zh) | 半导体器件的制造方法和半导体器件 | |
| CN109216174B (zh) | 半导体器件的分裂栅结构及其制造方法 | |
| CN109216438A (zh) | 半导体器件的堆叠多晶硅栅结构的制造方法 | |
| JP6187184B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| CN103811324A (zh) | 鳍式场效应管的形成方法 | |
| CN218867114U (zh) | 屏蔽栅沟槽型功率mosfet器件 | |
| CN105206530A (zh) | Pmos晶体管的形成方法 | |
| CN109755133A (zh) | Ldmos晶体管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |