CN104282543A - 应用于沟槽型mos器件的沟槽栅及其制备方法 - Google Patents

应用于沟槽型mos器件的沟槽栅及其制备方法 Download PDF

Info

Publication number
CN104282543A
CN104282543A CN201310291537.3A CN201310291537A CN104282543A CN 104282543 A CN104282543 A CN 104282543A CN 201310291537 A CN201310291537 A CN 201310291537A CN 104282543 A CN104282543 A CN 104282543A
Authority
CN
China
Prior art keywords
groove
silicon
oxide layer
layer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310291537.3A
Other languages
English (en)
Inventor
郭晓波
胡荣星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201310291537.3A priority Critical patent/CN104282543A/zh
Publication of CN104282543A publication Critical patent/CN104282543A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Weting (AREA)
  • Thyristors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种应用于沟槽型MOS器件的沟槽栅及其制备方法,包括以下步骤:1)在硅基片上依次生长第一栅氧化层和氮化硅层;2)依次刻蚀氮化硅层和第一栅氧化层以形成沟槽开口;3)在沟槽开口处生长一二氧化硅层;4)刻蚀去除沟槽开口处的二氧化硅层;5)刻蚀硅基片,形成沟槽;6)在沟槽侧壁和圆滑后的沟槽顶角处生长第二栅氧化层;7)去除沟槽表面剩余的氮化硅层;8)在沟槽内填充多晶硅;9)刻蚀后形成最终所需的由多晶硅、第一栅氧化层和第二栅氧化层组成的具有圆滑顶角的沟槽栅结构。本发明方法形成的具有圆滑顶角的沟槽栅结构,可以解决传统沟槽栅结构中因尖锐沟槽顶角而导致的击穿电压降低问题,提高整个器件最终的击穿电压。

Description

应用于沟槽型MOS器件的沟槽栅及其制备方法
技术领域
本发明涉及半导体集成电路制造工艺,尤其涉及一种应用于沟槽型MOS器件的沟槽栅及其制备方法。
背景技术
传统的平面型MOS(金属氧化物半导体)器件中,其MOS晶体管的源极、栅极和漏极都位于硅片的水平面上,不仅占用的面积大,而且导通电阻和功耗也较大,无法满足功率器件小型化和低功耗化的要求。而沟槽型MOS器件巧妙地将晶体管的栅极形成于垂直于硅片表面的沟槽内,从而使导通通道转移到硅片的纵向方向,这样做有三个优点:(1)缩小器件面积,进一步提高器件集成密度,(2)有效降低了导通电阻和功耗,(3)基本消除了空穴在P阱的横向流动,有效地抑制了pnpn闩锁效应(pnpn闩锁效应是指当器件的工作电流比闩锁临界电流大时,器件的寄生pnpn管会导通,而此时实际控制器件的MOS管可能还没导通,因此就无法由外电路通过MOS管来控制器件的关断)。因此沟槽型MOS器件被普遍应用于功率器件。
在沟槽型MOS器件制造工艺中,晶体管的栅极在沟槽内部形成,用来控制MOS器件的开与关,因此沟槽栅的制作是非常关键和重要的工艺,图1是传统沟槽栅的结构,其制备工艺主要包括以下步骤:(1)在需要制作沟槽栅的硅基片100上经由光刻和刻蚀的方法形成沟槽400;(2)使用湿法清洗或牺牲氧化的方法去除沟槽表面的缺陷和杂质;(3)栅氧化层201的生长;(4)多晶硅700的填充;(5)经由光刻和刻蚀的方法形成最终所需的由多晶硅700和栅氧化层201组成的沟槽栅结构。在上述方法中,因为步骤(1)所形成的沟槽顶角404很尖锐(90°直角),电荷容易在此累积并形成较密集的电场(尖端放电),在施加同样的外部电压的情况下,容易在沟槽顶角404处发生电击穿(Break down)而形成漏电,而在沟槽的侧壁和底部因为没有电场的累积而不容易发生击穿,因此沟槽顶角404处的击穿电压(BV:Breakdown Voltage)通常都会小于沟槽的侧壁和底部的击穿电压,这个较小的击穿电压也决定了整个器件的击穿电压。因此在传统工艺中,往往因为在尖锐的沟槽顶角404处容易发生电击穿而降低了整个器件的击穿电压。
发明内容
本发明解决的技术问题是提供一种应用于沟槽型MOS器件的沟槽栅及其制备方法,通过两次热氧化法来圆滑沟槽的顶角,以解决传统沟槽栅结构中因尖锐沟槽顶角而导致的击穿电压降低的问题,提高整个器件最终的击穿电压。
为解决上述技术问题,本发明提供一种应用于沟槽型MOS器件的沟槽栅的制备方法,包括以下步骤:
(1)在需要制作沟槽栅的硅基片上依次生长第一栅氧化层和氮化硅层;
(2)依次刻蚀氮化硅层和第一栅氧化层以形成沟槽开口;
(3)使用热氧化法在沟槽开口处生长一二氧化硅层,形成圆滑后的沟槽顶角;
(4)以沟槽表面剩余的氮化硅层为刻蚀掩模,刻蚀去除沟槽开口处的二氧化硅层;
(5)以沟槽表面剩余的氮化硅层为刻蚀掩模,刻蚀硅基片,形成沟槽;
(6)使用热氧化法在沟槽侧壁和圆滑后的沟槽顶角处生长第二栅氧化层,获得再次圆滑后的沟槽顶角;
(7)使用湿法刻蚀法去除沟槽表面剩余的氮化硅层;
(8)使用化学气相淀积方法在沟槽内填充多晶硅;
(9)经由光刻和刻蚀的方法形成最终所需的由多晶硅、第一栅氧化层和第二栅氧化层组成的具有圆滑顶角的沟槽栅结构。
在步骤(1)中,在所述第一栅氧化层生长之前,使用湿法清洗和/或牺牲氧化的方法去除硅基片表面的缺陷和杂质。所述第一栅氧化层使用热氧化法生长,其生长温度为750-1100℃,其厚度为50-5000埃。所述氮化硅层采用低压化学气相淀积方法生长,其厚度为1000-5000埃。
在步骤(3)中,所述的热氧化法包括干法氧化和湿法氧化,其生长温度为750-1100℃,在热氧化生长所述二氧化硅层的过程中需要消耗一部分硅基片里的硅,硅基片上位于沟槽顶角处的硅也会被消耗掉一小部分,形成圆滑后的沟槽顶角。所述二氧化硅层的厚度为100~10000埃。
在步骤(4)中,所述的刻蚀是指各项同性的湿法刻蚀。优选地,所述的刻蚀是指以氢氟酸或被氟化铵缓冲的稀氢氟酸为主要刻蚀溶剂的各向同性的湿法刻蚀。
在步骤(6)中,在所述第二栅氧化层生长之前,使用湿法清洗的方法去除所述沟槽侧壁和圆滑后的沟槽顶角处的缺陷和杂质。所述第二栅氧化层使用热氧化法生长,其生长温度为750-1100℃,厚度为50-5000埃。所述第二栅氧化层的厚度和第一栅氧化层的厚度相同。
在步骤(9)中,在所述光刻之前,可采用干法回刻或化学机械研磨的方法对步骤(8)所形成的多晶硅进行平坦化处理。
此外,本发明还提供采用上述方法制得的应用于沟槽型MOS器件的具有圆滑顶角的沟槽栅结构。
和现有技术相比,本发明具有以下有益效果:本发明通过在传统工艺中沟槽刻蚀前分别增加一步热氧化生长和湿法刻蚀步骤,利用热氧化法横向扩散和需消耗部分硅的特点,将氮化硅层下面沟槽顶角热氧化成二氧化硅,由于该热氧化过程会消耗部分沟槽顶角处的硅,因此会使沟槽的尖锐顶角变得更圆滑,进一步,当采用各项同性的湿法刻蚀去除沟槽开口处的二氧化硅时,由于湿法的横向刻蚀特性,氮化硅下面沟槽顶角处的二氧化硅也会被去除,从而露出圆滑的顶角,使得该圆滑顶角在后续的第二栅氧化层生长过程中能进一步被圆滑。因此采用本发明方法可以形成具有圆滑沟槽顶角的沟槽栅结构,解决了传统沟槽栅结构中因尖锐沟槽顶角而导致的击穿电压降低的问题,提高了整个器件最终的击穿电压。
附图说明
图1是用传统工艺获得的具有尖锐沟槽顶角的沟槽栅结构示意图;
图2是本发明的具有圆滑沟槽顶角的沟槽栅结构的制造方法流程图;
图3是本发明的具有圆滑沟槽顶角的沟槽栅结构的制造方法示意图;其中,图3(A)是本发明方法的步骤(1)完成后的示意图;图3(B)是本发明方法的步骤(2)完成后的示意图;图3(C)是本发明方法的步骤(3)完成后的示意图;图3(D)是本发明方法的步骤(4)完成后的示意图;图3(E)是本发明方法的步骤(5)完成后的示意图;图3(F)是本发明方法的步骤(6)完成后的示意图;图3(G)是本发明方法的步骤(7)完成后的示意图;图3(H)是本发明方法的步骤(8)完成后的示意图;图3(I)是本发明方法的步骤(9)完成后的示意图;
图4是图3(I)的局部放大示意图。
图中附图标记说明如下:
100-硅基片,200-第一栅氧化层,201-传统沟槽栅结构中的栅氧化层,300-氮化硅层,400-沟槽,401-沟槽开口,402-圆滑后的沟槽顶角,403-再次圆滑后的沟槽顶角,404-尖锐的沟槽顶角(传统沟槽栅结构),500-二氧化硅层,501-圆滑后的沟槽顶角处的二氧化硅层,600-第二栅氧化层,700-多晶硅。
具体实施方式
下面结合附图和实施例对本发明作进一步详细的说明。
本发明公开了一种沟槽栅结构,其具有圆滑的顶角,同时本发明公开了该沟槽栅结构的制造方法,如图2所示,包括以下步骤:
(1)如图3(A)所示,在需要制作沟槽栅的硅基片100上依次生长第一栅氧化层200和氮化硅层300;在所述第一栅氧化层200生长之前,使用湿法清洗和/或牺牲氧化的方法去除硅基片100表面的缺陷和杂质,所述的湿法清洗包括用氢氟酸去除硅基片100表面的自然氧化层、用SC1溶液(氢氧化铵/过氧化氢去离子水的混合液)去除硅基片100表面的颗粒和有机物杂质以及用SC2溶液(盐酸/过氧化氢去离子水的混合液)去除硅基片100表面的金属杂质,所述的牺牲氧化是指先通过热氧化的方法使硅基片100表面的硅和氧气或水蒸汽反应生成二氧化硅,然后再通过湿法刻蚀的方法去除所述的二氧化硅,以达到去除硅基片100表面的缺陷和杂质的目的,所述第一栅氧化层200使用热氧化法生长,其生长温度为750-1100℃,厚度为50-5000埃。所述的氮化硅层300主要有以下两个方面的作用:一是在后续步骤(3)中作为二氧化硅层500和步骤(6)中第二栅氧化层600生长时的阻挡层,防止在沟槽表面再次生长出二氧化硅层;二是在后续步骤(4)中作为刻蚀形成沟槽400时的硬掩模(Hard mask)。所述氮化硅层300可以采用业界通用的低压化学气相淀积(LPCVD)的方法制得,其厚度为1000-5000埃。
(2)如图3(B)所示,依次刻蚀氮化硅层300和第一栅氧化层200以形成沟槽开口401;首先通过光刻的方法形成光刻胶图形(图中为示出),然后再以光刻胶图形为刻蚀掩模,使用干法刻蚀的方法从上至下依次刻蚀氮化硅层300和第一栅氧化层200,去除光刻胶后获得沟槽开口401。
(3)如图3(C)所示,使用热氧化法在沟槽开口401处生长一二氧化硅层500;所述的热氧化法包括干法氧化和湿法氧化,其生长温度为750-1100℃,所述二氧化硅层500的厚度一般为100~10000埃。热氧化法的特征之一就是要消耗一部分硅,以此来获得二氧化硅,因此在氧化生长二氧化硅层500的过程中,硅基片100上位于沟槽开口401处的硅会被消耗掉一部分;同时由于热氧化法的另一特征就是横向扩散特性,因此在氧化生长二氧化硅层500的过程中,硅基片100上位于沟槽顶角处的硅也会被消耗掉一小部分,形成圆滑后的沟槽顶角处的二氧化硅层501,因此就可以获得圆滑后的沟槽顶角402。在热氧化生长二氧化硅层500过程中,由于氮化硅层300对热氧化的阻挡作用,除沟槽开口401处以外的地方,不会生成二氧化硅层500。
(4)如图3(D)所示,以沟槽表面剩余的氮化硅层300为刻蚀掩模,刻蚀去除沟槽开口401处的二氧化硅层500;所述的刻蚀是指各项同性的湿法刻蚀,优选地,所述的刻蚀是指以氢氟酸(HF)或被氟化铵缓冲的稀氢氟酸(BOE)为主要刻蚀溶剂的各向同性的湿法刻蚀,由于湿法刻蚀的各向同性特性(即横向和纵向具有相同的刻蚀速率),因此在刻蚀二氧化硅层500过程中,圆滑后的沟槽顶角402处的二氧化硅层501也会被刻蚀掉,从而暴露出圆滑后的沟槽顶角402。
(5)如图3(E)所示,以沟槽表面剩余的氮化硅层300为刻蚀掩模,刻蚀硅基片100,形成沟槽400;为了获得较陡直的或可控的沟槽400的侧壁,所述刻蚀一般采用以氟基或氯基气体为主要刻蚀气体的等离子干法刻蚀。
(6)如图3(F)所示,使用热氧化法在沟槽400侧壁和圆滑后的沟槽顶角402处生长第二栅氧化层600;在所述第二栅氧化层600生长之前,使用湿法清洗的方法去除所述沟槽400侧壁和圆滑后的沟槽顶角402处的缺陷和杂质,所述第二栅氧化层600使用热氧化法生长,其生长温度为750-1100℃,厚度为50-5000埃,所述第二栅氧化层600的厚度和第一栅氧化层200的厚度相同。由于生长第二栅氧化层600时使用的也是热氧化法,因此在该热氧化过程中,本发明方法步骤(4)完成之后所暴露出的圆滑后的沟槽顶角402处的硅会被进一步消耗掉,因此圆滑后的沟槽顶角402会被进一步被圆滑而获得再次圆滑后的沟槽顶角403,如图4所示。在热氧化生长第二栅氧化层600过程中,由于氮化硅层300对热氧化的阻挡作用,除沟槽400侧壁和圆滑后的沟槽顶角402以外的地方,不会生成第二栅氧化层600。
(7)如图3(G)所示,使用湿法刻蚀法去除沟槽400表面剩余的氮化硅层300;所述的湿法刻蚀可采用业界常用的以磷酸为主要刻蚀剂的湿法刻蚀方法。磷酸对氮化硅层和二氧化硅具有较高的刻蚀选择比,因此在湿法刻蚀氮化硅层300过程中,位于氮化硅层300下面的第一栅氧化层200不会被刻蚀掉。
(8)如图3(H)所示,使用化学气相淀积方法在沟槽400内填充多晶硅700;所述的多晶硅700被用作为沟槽栅的导电电极,可以使用业界常用的CVD(化学气相淀积)方法淀积。
(9)如图3(I)所示,经由光刻和刻蚀的方法形成最终所需的由多晶硅700、第一栅氧化层200和第二栅氧化层600组成的沟槽栅结构;在所述光刻之前,可选地,采用干法回刻或化学机械研磨的方法对步骤(8)所形成的多晶硅700进行平坦化处理,以提高光刻工艺的DOF(Depth of Focus:聚焦深度)。再以光刻胶图形(图中为示出)为刻蚀掩模,依次刻蚀多晶硅700、第一栅氧化层200,最终形成具有圆滑顶角的沟槽栅结构(圆滑后的沟槽顶角403,详见图4)。
由此可见,通过使用本发明的方法,如图1所示的传统工艺中尖锐的沟槽顶角404经过两次热氧化(步骤(3)和步骤(6))后,由于硅的消耗而经历两次圆滑的过程,因此可以获得具有圆滑顶角的沟槽栅结构,解决了传统沟槽栅结构中因尖锐沟槽顶角而导致的击穿电压降低的问题,提高整个器件最终的击穿电压。

Claims (14)

1.一种应用于沟槽型MOS器件的沟槽栅的制备方法,其特征在于,,包括以下步骤:
(1)在需要制作沟槽栅的硅基片上依次生长第一栅氧化层和氮化硅层;
(2)依次刻蚀氮化硅层和第一栅氧化层以形成沟槽开口;
(3)使用热氧化法在沟槽开口处生长一二氧化硅层,形成圆滑后的沟槽顶角;
(4)以沟槽表面剩余的氮化硅层为刻蚀掩模,刻蚀去除沟槽开口处的二氧化硅层;
(5)以沟槽表面剩余的氮化硅层为刻蚀掩模,刻蚀硅基片,形成沟槽;
(6)使用热氧化法在沟槽侧壁和圆滑后的沟槽顶角处生长第二栅氧化层,获得再次圆滑后的沟槽顶角;
(7)使用湿法刻蚀法去除沟槽表面剩余的氮化硅层;
(8)使用化学气相淀积方法在沟槽内填充多晶硅;
(9)经由光刻和刻蚀的方法形成最终所需的由多晶硅、第一栅氧化层和第二栅氧化层组成的具有圆滑顶角的沟槽栅结构。
2.根据权利要求1所述的方法,其特征在于,在步骤(1)中,在所述第一栅氧化层生长之前,使用湿法清洗和/或牺牲氧化的方法去除硅基片表面的缺陷和杂质。
3.根据权利要求1所述的方法,其特征在于,在步骤(1)中,所述第一栅氧化层使用热氧化法生长,其生长温度为750-1100℃。
4.根据权利要求1或3所述的方法,其特征在于,在步骤(1)中,所述第一栅氧化层的厚度为50-5000埃。
5.根据权利要求1所述的方法,其特征在于,在步骤(1)中,所述氮化硅层采用低压化学气相淀积方法生长,其厚度为1000-5000埃。
6.根据权利要求1所述的方法,其特征在于,在步骤(3)中,所述的热氧化法包括干法氧化和湿法氧化,其生长温度为750-1100℃,在热氧化生长所述二氧化硅层的过程中需要消耗一部分硅基片里的硅,硅基片上位于沟槽顶角处的硅也会被消耗掉一小部分,形成圆滑后的沟槽顶角。
7.根据权利要求1或6所述的方法,其特征在于,在步骤(3)中,所述二氧化硅层的厚度为100~10000埃。
8.根据权利要求1所述的方法,其特征在于,在步骤(4)中,所述的刻蚀是指各项同性的湿法刻蚀。
9.根据权利要求8所述的方法,其特征在于,在步骤(4)中,所述的刻蚀是指以氢氟酸或被氟化铵缓冲的稀氢氟酸为主要刻蚀溶剂的各向同性的湿法刻蚀。
10.根据权利要求1所述的方法,其特征在于,在步骤(6)中,在所述第二栅氧化层生长之前,使用湿法清洗的方法去除所述沟槽侧壁和圆滑后的沟槽顶角处的缺陷和杂质。
11.根据权利要求1所述的方法,其特征在于,在步骤(6)中,所述第二栅氧化层使用热氧化法生长,其生长温度为750-1100℃,厚度为50-5000埃。
12.根据权利要求1或11所述的方法,其特征在于,在步骤(6)中,所述第二栅氧化层的厚度和第一栅氧化层的厚度相同。
13.根据权利要求1所述的方法,其特征在于,在步骤(9)中,在所述光刻之前,采用干法回刻或化学机械研磨的方法对步骤(8)所形成的多晶硅进行平坦化处理。
14.采用权利要求1-13任一项所述的方法制得的应用于沟槽型MOS器件的具有圆滑顶角的沟槽栅结构。
CN201310291537.3A 2013-07-11 2013-07-11 应用于沟槽型mos器件的沟槽栅及其制备方法 Pending CN104282543A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310291537.3A CN104282543A (zh) 2013-07-11 2013-07-11 应用于沟槽型mos器件的沟槽栅及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310291537.3A CN104282543A (zh) 2013-07-11 2013-07-11 应用于沟槽型mos器件的沟槽栅及其制备方法

Publications (1)

Publication Number Publication Date
CN104282543A true CN104282543A (zh) 2015-01-14

Family

ID=52257327

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310291537.3A Pending CN104282543A (zh) 2013-07-11 2013-07-11 应用于沟槽型mos器件的沟槽栅及其制备方法

Country Status (1)

Country Link
CN (1) CN104282543A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658902A (zh) * 2015-01-28 2015-05-27 株洲南车时代电气股份有限公司 沟槽栅蚀刻方法
CN105225940A (zh) * 2015-09-22 2016-01-06 上海华虹宏力半导体制造有限公司 沟槽工艺方法
CN105990249A (zh) * 2015-02-27 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN109216172A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 半导体器件的分裂栅结构的制造方法
CN110858540A (zh) * 2018-08-22 2020-03-03 株洲中车时代电气股份有限公司 一种碳化硅u型槽的制备方法
CN111986992A (zh) * 2019-05-23 2020-11-24 芯恩(青岛)集成电路有限公司 沟槽刻蚀方法
CN117637814A (zh) * 2024-01-26 2024-03-01 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658902A (zh) * 2015-01-28 2015-05-27 株洲南车时代电气股份有限公司 沟槽栅蚀刻方法
CN104658902B (zh) * 2015-01-28 2018-05-08 株洲南车时代电气股份有限公司 沟槽栅蚀刻方法
CN105990249A (zh) * 2015-02-27 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105225940A (zh) * 2015-09-22 2016-01-06 上海华虹宏力半导体制造有限公司 沟槽工艺方法
CN109216172A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 半导体器件的分裂栅结构的制造方法
CN109216172B (zh) * 2017-07-03 2021-01-05 无锡华润上华科技有限公司 半导体器件的分裂栅结构的制造方法
CN110858540A (zh) * 2018-08-22 2020-03-03 株洲中车时代电气股份有限公司 一种碳化硅u型槽的制备方法
CN111986992A (zh) * 2019-05-23 2020-11-24 芯恩(青岛)集成电路有限公司 沟槽刻蚀方法
CN117637814A (zh) * 2024-01-26 2024-03-01 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法
CN117637814B (zh) * 2024-01-26 2024-04-09 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Similar Documents

Publication Publication Date Title
CN104282543A (zh) 应用于沟槽型mos器件的沟槽栅及其制备方法
US11710792B2 (en) Semiconductor structure with improved source drain epitaxy
US11088253B2 (en) Gate structure of semiconductor device and manufacturing method therefor
TWI732102B (zh) 半導體元件及其製造方法
KR100799121B1 (ko) 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
CN103824764A (zh) 一种沟槽型mos器件中沟槽栅的制备方法
TW202127663A (zh) 半導體裝置
TW202008433A (zh) 半導體裝置的形成方法
CN104485286A (zh) 包含中压sgt结构的mosfet及其制作方法
CN106298919A (zh) 半导体器件、鳍式场效应晶体管及其形成方法
JP2007019468A (ja) 半導体装置の製造方法
CN102184868B (zh) 提高沟槽栅顶角栅氧可靠性的方法
CN103839791B (zh) 应用于沟槽型mos器件的沟槽栅的制备方法
CN108091574A (zh) 金属氧化物半导体场效应晶体管及其制作方法
CN101847655B (zh) 一种可提高沟槽栅mos器件性能的沟槽栅及其制造方法
CN102005373B (zh) 栅极及功率场效应管的制造方法
CN103811406B (zh) 改善sonos器件自对准接触孔漏电的方法
US9748111B2 (en) Method of fabricating semiconductor structure using planarization process and cleaning process
CN109103106B (zh) 横向扩散金属氧化物半导体的制备方法
US8058128B2 (en) Methods of fabricating recessed channel metal oxide semiconductor (MOS) transistors
CN103531476B (zh) 半导体器件制造方法
CN113675143B (zh) 埋入式字线结构制备方法
JP2008016838A (ja) 半導体素子のリセスゲートの製造方法
CN103187254B (zh) 一种双多晶硅栅的制造方法
CN104347378A (zh) 一种应用于沟槽型mos器件的沟槽栅的制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150114

RJ01 Rejection of invention patent application after publication