KR910010730A - 헤테로 접합 바이폴라 트랜지스터 및 그의 제조 방법 - Google Patents

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가쯔히꼬 미따니
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마사루 미야자끼
마사히꼬 가와따
스스무 다까하시
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미다 가쓰시게
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Abstract

내용 없음

Description

헤테로 접합 바이폴라 트랜지스터 및 그의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 a내지 제1도 d와 제2a내지 제2도d는 각각 본 발명의 서로 다른 실시예의 공정을 도시하는 도면.

Claims (23)

  1. 반절연성 화합물 반도체 기판위에 형성되는 제1의 도전형의 제1의 화합물 반도체 층, 상기 제1의 화합물 반도체 층 위에 소정의 형상으로 형성되며, 상기 제1의 도전형과 반대인 제2의 도전형의 제2의 화합물 반도체 층, 상기 제2의 화합물 반도체 층 위에 형성되며, 상기 제2의 화합물 반도체 층과는 다른 물질로 구성된 바라는 형상을 갖는 제1의 도전형의 제3의 화합물 반도체 층, 상기 제3의 화합물 반도체 층위에 형성되며, 상기 제3의 화합물 반도체 층과는 다른 물질로 구성된 바라는 형상을 갖는 제1의 도전형의 제4의 화합물 반도체 층, 상기 제4의 화합물 반도체 층위에 형성된 전극과 상기 전극위에 형성된 배선을 적어도 포함하며, 상기 전극과 상기 배선 사이의 접속부의 면적은 상기 제4의 화합물 반도체 층과 같거나 상기 제5의 화합물 반도체 층보다 큰 헤테로 접합 바이폴라 트랜지스터.
  2. 특허청구의 범위 제1항에 있어서, 상기 전극의 전면은 상기 배선에 의해 덮혀지는 헤테로 접합 바이폴라 트랜지스터.
  3. 특허청구의 범위 제1항에 있어서, 상기 헤테로 접합 바이폴라 트랜지스터는 에미터 톱형 헤테로 접합 바이폴라 트랜지스터인 헤테로 접합 바이폴라 트랜지스터.
  4. 특허청구의 범위 제3항에 있어서, 상기 제1의 화합물 반도체 층은 컬렉터이고, 상기 제2의 화합물 반도체층은 베이스이며, 상기 제3및 제4의 화합물 반도체 층은 에미터인 헤테로 접합 바이폴라 트랜지스터.
  5. 특허청구의 범위 제3항에 있어서, 상기 제1및 제2의 도전형은 각각 n형과 p형인 헤테로 접합 바이폴라 트랜지스터.
  6. 특허청구의 범위 제3항에 있어서, 상기 제1, 제2및 제4의 화합물 반도체 층은 GaAs로 되는 헤테로 접합 바이폴라 트랜지스터.
  7. 특허청구의 범위 제3항에 있어서, 상기 제3의 화합물 반도체 층은 GaAlAs로 되는 헤테로 접합 바이폴라 트랜지스터.
  8. 특허청구의 범위 제3항에 있어서, 상기 제3및 제4의 화합물 반도체 층의 영역은 상기 제2의 화합물 반도체 층의 영역보다 작은 헤테로 접합 바이폴라 트랜지스터.
  9. 특허청구의범위 제4항에 있어서, 상기 에미터의 측벽은 절연막으로 형성되고, 상기 절연막과 접촉하는 제2의 전극은 상기 베이스의 표면에 형성되는 헤테로 접합 바이폴라 트랜지스터.
  10. 특허청구의 범위 제4항에 있어서, 상기 컬렉터는 매사형 부분과 이 매사형 부분에 인접한 하부를 갖고, 베이스는 상기 메사형 부분위에 형성되며, 제3의 전극은 상기 하부위에 형성되는 헤테로 접합 바이폴라 트랜지스터.
  11. 특허청구의 범위 제1항에 있어서, 아래쪽에 있는 저항성의 제5의 화합물 반도체 층은 상기 제1의 화합물 반도체 층과 상기 화합물 반도체 기판 사이에 마련되는 헤테로 접합 바이폴라 트랜지스터.
  12. 특허청구의 범위 제11항에 있어서, 상기 전극의 전면은 상기 배선에 의해 덮혀지는 헤테로 접합 바이폴라 트랜지스터.
  13. 특허청구의 범위 제1항에 있어서, 상기 헤테로 접합 바이폴라 트랜지스터는 에미터 톱형 접합 바이폴라 트랜지스터인 헤테로 접합 바이폴라 트랜지스터.
  14. 특허청구의 범위 제1항에 있어서, 상기 제1의 화합물 반도체 층은 컬렉터이고, 상기 제2의 화합물 반도체 층은 베이스이며, 상기 제3및 제4의 화합물 반도체 층은 에미터인 헤테로 접합 바이폴라 트랜지스터.
  15. 특허청구의 범위 제13항에 있어서, 상기 제1및 제2의 도전형은 각각 n형과 p형인 헤테로 접합 바이폴라 트랜지스터.
  16. 특허청구의범위 제14항에 있어서, 저 저항층은 상기 에미터와 상기 전극 사이에 마련되는 헤테로 접합 바이폴라 트랜지스터.
  17. 반절연성 화합물 반도체 기판위에 형성되는 제1의 도전형의 제1화합물 반도체 층, 상기 제1화합물 반도체 층 위에 형성되며, 상기 제1의 화합물 반도체 층과는 다른 물질로 되는 제1의 도전형의 제2의 화합물 반도체 층, 상기 제2의 화합물 반도체 층 위에 형성되며, 상기 제2의 화합물 반도체 층과는 다른 물질로 구성된 바라는 형상을 갖고, 제1의 도전형과 반대인 제2의 도전형인 제3의 화합물 반도체 층, 상기 제3의 화합물 반도체 층 위에 바라는 형상으로 형성되는 제1의 도전형의 제4의 화합물 분도체 층, 상기 제4의 화합물 반도체 층 위에 형성된 전극과 상기 전극 위에 형성된 배선을 적어도 포함하며, 상기 전극과 상기 배선 사시의 접속부의 면적은 상기 제4의 화합물 반도체 층의 면적보다 큰 헤테로 접합 바이폴라 트랜지스터.
  18. 특허청구의 범위 제17항에 있어서, 상기 전극이 전면은 상기 배선에 의해 덮혀지는 헤테로 접합 바이폴라 트랜지스터.
  19. 특허청구의 범위 제17항에 있어서, 상기 헤테로 접합 바이폴라 트랜지스터는 컬렉터 톱형 헤테로 접합 바이폴라 트랜지스터인 헤테로 접합 바이폴라 트랜지스터.
  20. 특허청구의 범위 제19항에 있어서, 상기 제1및 제2의 화합물 반도체 층은 에미터이고, 상기 제3의 화합물 반도체 층은 베이스이며, 상기 제4의 화합물 반도체 층은 컬렉터인 헤테로 접합 바이폴라 트랜지스터.
  21. 반 절연성의 화합물 반도체 기판의 주면 위에 , 제1의 도전형의 제1의 화합물 반도체 층, 상기 제1의 도전형과 반대인 제2도전형의 제2의 화합물 반도체 층, 상기 제2의 화합물 반도체 층과는 다른 물질로 구성되는 제1의 도전형의 제3의 화합물 반도체 층, 상기 제3의 화합물 반도체 층과는 다른물질로 구성되는 제1의 도전형의 제4의 화합물 반도체 층을 순서대로 적층하는 공정, 상기 제4의 화합물 반도체 층 위에 소정 형성의 에미터 패턴을 형상하는 공정, 상기 에미터 패턴의옆에 절연막을 형성하는 공정, 상기 에미터 패턴과 상기 절연막을 마스크를 사용하여 상기 제4 및 제3의 화합물의 반도체층의 노출부분을 체칭하여 제거하고, 상기 절연막을 제거하는 공정, 상기 에미터 패턴보다 더 큰 마스크를 사용하여 상기 제2 및 제1의 화합물 반도체 층의 노출 부분을 에칭하는 공정, 상기 제4의 화합물 반도체 층의 윗쪽면에 전기적으로 접속됨과 동시에 상기 제4의 화합물 반도체 층보다 큰 면적을 갖는 전극을 형성하는 공정, 전면에 걸쳐서 도전막을 형성하는 공정과 상기 전극에 저속된 배선을 형성하기 위해 상기 도전막의 불필요한 부분을 제거하는 공정을 포함하는 헤테로 접합 바이폴라 트랜지스터의 제조방법.
  22. 특허청구의 범위 제21항에 있어서, 상기 전극은 상기 에미터 패턴을 제거하는 공정 뒤에 형성되는 헤테로 접합 바이폴라 트랜지스터의 제조방법.
  23. 특허청구의 범위 제21항에 있어서, 상기 전극은 상기 에미터 패턴을 제거하는 공정을 실행하지 않고 형성되는 헤테로 접합 바이폴라 트랜지스터의제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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