JPH0713968B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH0713968B2 JPH0713968B2 JP61000932A JP93286A JPH0713968B2 JP H0713968 B2 JPH0713968 B2 JP H0713968B2 JP 61000932 A JP61000932 A JP 61000932A JP 93286 A JP93286 A JP 93286A JP H0713968 B2 JPH0713968 B2 JP H0713968B2
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Description
【発明の詳細な説明】 〔概要〕 この発明は、バイポーラ構造の化合物半導体装置の製造
方法にかかり、 半導体基体に不活性半導体領域を形成してべース領域の
基板側の接合を画定し、かつ該不活性半導体領域により
画定される領域内で該べース領域の上側の接合を画定し
て、該べース領域より上側の領域の電極及びべース電極
の配線接続部を該不活性半導体領域上に形成することに
より、 接合容量、等価直列抵抗等を低減し、ゲート遅延時間、
遮断周波数等の特性を改善するものである。
方法にかかり、 半導体基体に不活性半導体領域を形成してべース領域の
基板側の接合を画定し、かつ該不活性半導体領域により
画定される領域内で該べース領域の上側の接合を画定し
て、該べース領域より上側の領域の電極及びべース電極
の配線接続部を該不活性半導体領域上に形成することに
より、 接合容量、等価直列抵抗等を低減し、ゲート遅延時間、
遮断周波数等の特性を改善するものである。
本発明は化合物半導体装置の製造方法にかかり、特にバ
イポーラ構造の半導体装置の接合容量などを低減して、
動作速度等の特性向上を達成する製造方法の改善に関す
る。
イポーラ構造の半導体装置の接合容量などを低減して、
動作速度等の特性向上を達成する製造方法の改善に関す
る。
砒化ガリウム（GaAs）等の化合物半導体を用いる半導体
装置が種々開発されているが、バイポーラ構造の化合物
半導体装置としては、砒化ガリウム／砒化アルミニウム
ガリウム（GaAs/AlGaAs）等のヘテロ接合を有する、ヘ
テロ接合バイポーラトランジスタ、ホットエレクトロン
トランジスタ等が高速デバイスとして期待され、これを
早期に実用化することが強く要望されている。
装置が種々開発されているが、バイポーラ構造の化合物
半導体装置としては、砒化ガリウム／砒化アルミニウム
ガリウム（GaAs/AlGaAs）等のヘテロ接合を有する、ヘ
テロ接合バイポーラトランジスタ、ホットエレクトロン
トランジスタ等が高速デバイスとして期待され、これを
早期に実用化することが強く要望されている。
ヘテロ接合バイポーラトランジスタでは、少なくともエ
ミッタ領域をべース領域より禁制帯幅が大きい半導体に
よって構成し、これによってエミッタ・べース間の電流
注入効率を増大する効果を得ているが、その従来例のエ
ミッタ−べース領域の模式平面図を第３図（ａ）に、そ
のＸ−Ｘ断面図を同図（ｂ）に示す。
ミッタ領域をべース領域より禁制帯幅が大きい半導体に
よって構成し、これによってエミッタ・べース間の電流
注入効率を増大する効果を得ているが、その従来例のエ
ミッタ−べース領域の模式平面図を第３図（ａ）に、そ
のＸ−Ｘ断面図を同図（ｂ）に示す。
これらの図において、21は半絶縁性GaAs基板、22はn+型
GaAsコレクタコンタクト層、23はｎ型GaAsコレクタ層、
24はp+型GaAsべース層、25はｎ型AlGaAsエミッタ層、26
はn+型GaAsエミッタコンタクト層、29は層間絶縁膜、30
はエミッタ電極、31はべース電極である。
GaAsコレクタコンタクト層、23はｎ型GaAsコレクタ層、
24はp+型GaAsべース層、25はｎ型AlGaAsエミッタ層、26
はn+型GaAsエミッタコンタクト層、29は層間絶縁膜、30
はエミッタ電極、31はべース電極である。
本従来例を製造するには、半絶縁性GaAs基板21上に分子
線エピタキシャル成長（MBE）法等によって前記の各半
導体層を成長し、まずこの半導体基体のn+型GaAsエミッ
タコンタクト層26とｎ型AlGaAsエミッタ層25を選択的に
エッチングして、エミッタ−べース接合を画定すると共
にp+型GaAsべース層24を表出し、更にp+型GaAsべース層
24とｎ型GaAsコレクタ層23を選択的にエッチングして、
べース−コレクタ接合を画定すると共にn+型GaAsコレク
タコンタクト層22を表出する。次いで層間絶縁膜29を設
けコンタクト領域を開口してエミッタ電極30を形成し、
同様にべース電極31を形成している。
線エピタキシャル成長（MBE）法等によって前記の各半
導体層を成長し、まずこの半導体基体のn+型GaAsエミッ
タコンタクト層26とｎ型AlGaAsエミッタ層25を選択的に
エッチングして、エミッタ−べース接合を画定すると共
にp+型GaAsべース層24を表出し、更にp+型GaAsべース層
24とｎ型GaAsコレクタ層23を選択的にエッチングして、
べース−コレクタ接合を画定すると共にn+型GaAsコレク
タコンタクト層22を表出する。次いで層間絶縁膜29を設
けコンタクト領域を開口してエミッタ電極30を形成し、
同様にべース電極31を形成している。
バイポーラトランジスタ素子には、その等価回路が一般
に第４図の実線で表される様に、接合容量CEB、CBC、C
EC、等価直列抵抗RE、RB、RCが伴い、その動作する周波
数が高くなるに伴ってこの接合容量及び等価直列抵抗の
影響が顕著となるが、前記従来例の如くエミッタ電極及
びべース電極の配線接続部30T、31Tの直下が活性領域で
あれば、破線で示す起電力、接合容量Ｃ′EBとＣ′BC、
等価直列抵抗Ｒ′Bによってこの高周波特性の劣化が大
きくなる。
に第４図の実線で表される様に、接合容量CEB、CBC、C
EC、等価直列抵抗RE、RB、RCが伴い、その動作する周波
数が高くなるに伴ってこの接合容量及び等価直列抵抗の
影響が顕著となるが、前記従来例の如くエミッタ電極及
びべース電極の配線接続部30T、31Tの直下が活性領域で
あれば、破線で示す起電力、接合容量Ｃ′EBとＣ′BC、
等価直列抵抗Ｒ′Bによってこの高周波特性の劣化が大
きくなる。
また、エッチングによるエミッタ−べース接合及びべー
ス−コレクタ接合の画定、層間絶縁膜、エミッタ電極及
びべース電極のパターニング等にそれぞれ製造上のマー
ジンｍが必要で、例えばエミッタ電極接触領域の大きさ
がＤ×Ｌであるとき、エミッタ領域の大きさは（Ｄ＋2
m）×（Ｌ＋2m）、エミッタ電極とべース電極間の間隔
は2mが少なくとも必要となる。べース−コレクタ接合に
ついても同様で、トランジスタ素子パターンの縮小が制
約され、等価直列抵抗及び接合容量を増加させる要因と
なっている。
ス−コレクタ接合の画定、層間絶縁膜、エミッタ電極及
びべース電極のパターニング等にそれぞれ製造上のマー
ジンｍが必要で、例えばエミッタ電極接触領域の大きさ
がＤ×Ｌであるとき、エミッタ領域の大きさは（Ｄ＋2
m）×（Ｌ＋2m）、エミッタ電極とべース電極間の間隔
は2mが少なくとも必要となる。べース−コレクタ接合に
ついても同様で、トランジスタ素子パターンの縮小が制
約され、等価直列抵抗及び接合容量を増加させる要因と
なっている。
前記問題点は、コレクタ、べースおよびエミッタ領域と
なる半導体層を積層した半導体基体に不活性半導体領域
を形成して該べース領域と該べース領域より基板側の１
領域との接合領域を画定し、該べース領域より上側の１
領域の表面に、該不活性半導体領域と該接合領域にまた
がる第１のオーミック電極を形成し、該第１のオーミッ
ク電極をマスクとしてべース領域より上側の１領域をエ
ッチングして該べース領域を露出させ、該べース領域の
露出面に不活性半導体領域と該接合領域にまたがる第２
のオーミック電極を形成するように構成された化合物半
導体装置の製造方法によって解決される。
なる半導体層を積層した半導体基体に不活性半導体領域
を形成して該べース領域と該べース領域より基板側の１
領域との接合領域を画定し、該べース領域より上側の１
領域の表面に、該不活性半導体領域と該接合領域にまた
がる第１のオーミック電極を形成し、該第１のオーミッ
ク電極をマスクとしてべース領域より上側の１領域をエ
ッチングして該べース領域を露出させ、該べース領域の
露出面に不活性半導体領域と該接合領域にまたがる第２
のオーミック電極を形成するように構成された化合物半
導体装置の製造方法によって解決される。
本発明によれば、所要の半導体積層構造を備える半導体
基体に不活性半導体領域を形成し、或いは半導体積層構
造の形成工程中に不活性半導体領域も形成して、べース
領域とこれより基板側の１領域との接合領域、例えばべ
ース−コレクタ接合領域を画定する。
基体に不活性半導体領域を形成し、或いは半導体積層構
造の形成工程中に不活性半導体領域も形成して、べース
領域とこれより基板側の１領域との接合領域、例えばべ
ース−コレクタ接合領域を画定する。
べース領域とこれより上側の１領域との接合、例えばエ
ミッタ−べース接合は、この不活性半導体領域により画
定される領域内で任意に画定するが、エミッタ電極の配
線接続部方向等については、通常前記不活性半導体領域
の界面で画定する。この製造方法により、製造マージン
を見込むために生じていた有害な接合面積の削減が達成
される。
ミッタ−べース接合は、この不活性半導体領域により画
定される領域内で任意に画定するが、エミッタ電極の配
線接続部方向等については、通常前記不活性半導体領域
の界面で画定する。この製造方法により、製造マージン
を見込むために生じていた有害な接合面積の削減が達成
される。
また、べース領域より上側の１領域にオーミックなコン
タクトをする第１のオーミック電極、例えばエミッタ電
極、およびべース領域にオーミックなコンタクトをする
第２のオーミック電極、例えばべース電極のそれぞれの
配線接続部は、前記不活性半導体領域上に形成される。
タクトをする第１のオーミック電極、例えばエミッタ電
極、およびべース領域にオーミックなコンタクトをする
第２のオーミック電極、例えばべース電極のそれぞれの
配線接続部は、前記不活性半導体領域上に形成される。
この結果前記有害な接合面積の削減に加えて、エミッタ
電極の配線接続部等による起電力、接合容量、等価直列
抵抗の付加が防止され、ゲート遅延時間、遮断周波数等
の特性の改善が実現される。
電極の配線接続部等による起電力、接合容量、等価直列
抵抗の付加が防止され、ゲート遅延時間、遮断周波数等
の特性の改善が実現される。
以下本発明を実施例により具体的に説明する。
第１図は本発明の実施例をその製造工程順に示し、同図
（a1）乃至（d1）は模式平面図、同図（a2）乃至（d2）
はそのＸ−Ｘ断面図、同図（a3）乃至（d3）はそのＹ−
Ｙ断面図である。
（a1）乃至（d1）は模式平面図、同図（a2）乃至（d2）
はそのＸ−Ｘ断面図、同図（a3）乃至（d3）はそのＹ−
Ｙ断面図である。
第１図（a1）（a2）（a3）参照： 本実施例の半導体基体は、半絶縁性GaAs基板１上にMBE
法により、n+型GaAsコレクタコンタクト層２、ｎ型GaAs
コレクタ層３、p+型GaAsべース層４、ｎ型A1GaAsエミッ
タ層５、n+型GaAsエミッタコンタクト層６を順次エピタ
キシャル成長している。
法により、n+型GaAsコレクタコンタクト層２、ｎ型GaAs
コレクタ層３、p+型GaAsべース層４、ｎ型A1GaAsエミッ
タ層５、n+型GaAsエミッタコンタクト層６を順次エピタ
キシャル成長している。
この半導体基体に例えば0+イオンをエネルギー350keV程
度で選択的に注入し、不活性半導体領域７を形成してべ
ース−コレクタ接合領域を画定する。なおこの不活性半
導体領域７は、例えばその領域を選択的にエッチング
し、ノンドープのGaAs埋め込み層を成長するなど他の方
法で形成してもよい。
度で選択的に注入し、不活性半導体領域７を形成してべ
ース−コレクタ接合領域を画定する。なおこの不活性半
導体領域７は、例えばその領域を選択的にエッチング
し、ノンドープのGaAs埋め込み層を成長するなど他の方
法で形成してもよい。
第１図（b1）（b2）（b3）参照： この半導体基体上に例えば金ゲルマニウム／金（AuGe/A
u）等を用いて第１のオーミック電極10、つまり、エミ
ッタ電極10を配設する。このエミッタ電極10の配線接続
部10Tは不活性半導体領域７上に位置することとなる。
u）等を用いて第１のオーミック電極10、つまり、エミ
ッタ電極10を配設する。このエミッタ電極10の配線接続
部10Tは不活性半導体領域７上に位置することとなる。
第１図（c1）（c2）（c3）参照： このエミッタ電極10をマスクとし（エミッタ電極10をパ
ターニングしたマスクも用いてよい）、n+型GaAsエミッ
タコンタクト層６、ｎ型AlGaAsエミッタ層５をエッチン
グしてp+型GaAsべース層４を表出し、更にコレクタ電極
埋め込み位置を選択的にエッチングしてn+型GaAsコレク
タコンタクト層２を表出し、ここにコレクタ電極12を配
設して例えば温度450℃、１分間程度の加熱処理を行
う。
ターニングしたマスクも用いてよい）、n+型GaAsエミッ
タコンタクト層６、ｎ型AlGaAsエミッタ層５をエッチン
グしてp+型GaAsべース層４を表出し、更にコレクタ電極
埋め込み位置を選択的にエッチングしてn+型GaAsコレク
タコンタクト層２を表出し、ここにコレクタ電極12を配
設して例えば温度450℃、１分間程度の加熱処理を行
う。
第１図（d1）（d2）（d3）参照： p+型GaAsべース層４の表出面等に第２のオーミック電極
11、つまりべース電極11を例えばクロム／金（Cr/Au）
を用いて配設し、例えば温度400℃、１分間程度の加熱
処理を行う。このべース電極11の配線接続部11Tも不活
性領域半導体７上に位置することとなる。
11、つまりべース電極11を例えばクロム／金（Cr/Au）
を用いて配設し、例えば温度400℃、１分間程度の加熱
処理を行う。このべース電極11の配線接続部11Tも不活
性領域半導体７上に位置することとなる。
上述の如き工程で本実施例のトランジスタ素子が完成す
るが、電極コンタクト面積が等しい前記従来例に比較し
て、べース−コレクタ接合及びエミッタ−べース接合が
縦横各々前記製造マージン寸法の２倍2m程度縮小され、
かつ配線接続部が不活性半導体領域上に位置するため
に、接合容量、等価直列抵抗が減少する。すなわち、例
えば最小線幅１μｍ、位置合わせ精度１μｍの場合に、
エミッタ−べース接合面積が21μm2から５μm2に、コレ
クタ−べース接合面積が117μm2から35μm2に減少し、
遮断周波数が約25GHzから約50GHzに、論理ゲートの伝播
遅延時間が約60psから約20psに向上している。
るが、電極コンタクト面積が等しい前記従来例に比較し
て、べース−コレクタ接合及びエミッタ−べース接合が
縦横各々前記製造マージン寸法の２倍2m程度縮小され、
かつ配線接続部が不活性半導体領域上に位置するため
に、接合容量、等価直列抵抗が減少する。すなわち、例
えば最小線幅１μｍ、位置合わせ精度１μｍの場合に、
エミッタ−べース接合面積が21μm2から５μm2に、コレ
クタ−べース接合面積が117μm2から35μm2に減少し、
遮断周波数が約25GHzから約50GHzに、論理ゲートの伝播
遅延時間が約60psから約20psに向上している。
また第２図（ａ）は本発明の第２の実施例を示す模式平
面図、同図（ｂ）はそのＸ−Ｘ断面図であり、第１図と
同一符号により前記実施例に相当する部分を示し、８は
p+型注入領域である。
面図、同図（ｂ）はそのＸ−Ｘ断面図であり、第１図と
同一符号により前記実施例に相当する部分を示し、８は
p+型注入領域である。
本第２の実施例では、前記第１の実施例と同様に不活性
半導体領域７を形成してエミッタ電極10を配設した後
に、例えばSiO2等によるマスクを設けかつエミッタ電極
10に側壁を形成し、ベリリウム（Be）等のアクセプタ不
純物をイオン注入し、活性化してp+型注入領域８を形成
する。このp+型注入領域８上にコレクタ電極12を配設し
ているが、接合面積は前記第１の実施例と同一で同様の
効果が得られる。
半導体領域７を形成してエミッタ電極10を配設した後
に、例えばSiO2等によるマスクを設けかつエミッタ電極
10に側壁を形成し、ベリリウム（Be）等のアクセプタ不
純物をイオン注入し、活性化してp+型注入領域８を形成
する。このp+型注入領域８上にコレクタ電極12を配設し
ているが、接合面積は前記第１の実施例と同一で同様の
効果が得られる。
以上の説明はエミッタを最上層とするｎ−ｐ−ｎへテロ
接合バイポーラトランジスタを引例しているが、ｐ−ｎ
−ｐ形、或いはコレクタを最上層とする所謂反転型の場
合にも本発明を適用することができる。また例えばホッ
トエレクトロントランジスタはエミッタ、べース、コレ
クタ間にそれぞれバリア層を介しているが、同様に本発
明を適用することができ、更に半導体材料はGaAs/AlGaA
s系に限られず、例えばInP/InGaAs系など他の化合物半
導体材料を用いた半導体装置についても同様の効果が得
られることは明らかである。
接合バイポーラトランジスタを引例しているが、ｐ−ｎ
−ｐ形、或いはコレクタを最上層とする所謂反転型の場
合にも本発明を適用することができる。また例えばホッ
トエレクトロントランジスタはエミッタ、べース、コレ
クタ間にそれぞれバリア層を介しているが、同様に本発
明を適用することができ、更に半導体材料はGaAs/AlGaA
s系に限られず、例えばInP/InGaAs系など他の化合物半
導体材料を用いた半導体装置についても同様の効果が得
られることは明らかである。
以上説明した如く本発明によれば、バイポーラ構造の化
合物半導体装置について、接合容量、等価直列抵抗等が
低減されてゲート遅延時間、遮断周波数等の特性の改善
が実現され、その実用化に大きい効果が得られる。
合物半導体装置について、接合容量、等価直列抵抗等が
低減されてゲート遅延時間、遮断周波数等の特性の改善
が実現され、その実用化に大きい効果が得られる。
第１図は本発明の第１の実施例を工程順に示し、 図（a1）〜（d1）は模式平面図、 図（a2）〜（d2）はＸ−Ｘ断面図、 図（a3）〜（d3）はＹ−Ｙ断面図、 第２図は第２の実施例を示し、 図（ａ）は模式平面図、図（ｂ）はＸ−Ｘ断面図、 第３図は従来例のエミッタ−べース領域を示し、 図（ａ）は模式平面図、図（ｂ）はＸ−Ｘ断面図、 第４図はバイポーラトランジスタの等価回路図である。 図において、 １は半絶縁性GaAs基板、２はn+型GaAsコレクタコンタク
ト層、３はｎ型GaAsコレクタ層、４はp+型GaAsべース
層、５はｎ型AlGaAsエミッタ層、６はｎ型GaAsエミッタ
コンタクト層、７は不活性半導体領域、８はp+型注入領
域、10は第１のオーミック電極（エミッタ電極）、11は
第２のオーミック電極（べース電極）、12はコレクタ電
極を示す。
ト層、３はｎ型GaAsコレクタ層、４はp+型GaAsべース
層、５はｎ型AlGaAsエミッタ層、６はｎ型GaAsエミッタ
コンタクト層、７は不活性半導体領域、８はp+型注入領
域、10は第１のオーミック電極（エミッタ電極）、11は
第２のオーミック電極（べース電極）、12はコレクタ電
極を示す。
Claims (1)
- 【請求項１】コレクタ、ベースおよびエミッタ領域とな
る半導体層を積層した半導体基体に不活性半導体領域を
形成して該ベース領域と該ベース領域より基板側の１領
域との接合領域を画定し、 該ベース領域より上側の１領域の表面に、該不活性半導
体領域と該接合領域にまたがる第１のオーミック電極を
形成し、 該第１のオーミック電極をマスクとしてベース領域より
上側の１領域をエッチングして該ベース領域を露出さ
せ、 該ベース領域の露出面に不活性半導体領域と該接合領域
にまたがる第２のオーミック電極を形成する ことを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000932A JPH0713968B2 (ja) | 1986-01-07 | 1986-01-07 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000932A JPH0713968B2 (ja) | 1986-01-07 | 1986-01-07 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159464A JPS62159464A (ja) | 1987-07-15 |
| JPH0713968B2 true JPH0713968B2 (ja) | 1995-02-15 |
Family
ID=11487453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000932A Expired - Fee Related JPH0713968B2 (ja) | 1986-01-07 | 1986-01-07 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713968B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615657B2 (ja) * | 1987-08-27 | 1997-06-04 | ソニー株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP3210657B2 (ja) * | 1989-11-27 | 2001-09-17 | 株式会社日立製作所 | ヘテロ接合バイポーラトランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253267A (ja) * | 1984-05-29 | 1985-12-13 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| JPS60254267A (ja) * | 1984-05-31 | 1985-12-14 | Fujitsu Ltd | デ−タ転送方式 |
-
1986
- 1986-01-07 JP JP61000932A patent/JPH0713968B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62159464A (ja) | 1987-07-15 |
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