JPH0460340B2 - - Google Patents
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- JPH0460340B2 JPH0460340B2 JP3246584A JP3246584A JPH0460340B2 JP H0460340 B2 JPH0460340 B2 JP H0460340B2 JP 3246584 A JP3246584 A JP 3246584A JP 3246584 A JP3246584 A JP 3246584A JP H0460340 B2 JPH0460340 B2 JP H0460340B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体層を積層して構成され、高耐
圧で、且つ、低寄生容量であるなど、特性を向上
したヘテロ接合バイポーラ半導体装置に関する。
圧で、且つ、低寄生容量であるなど、特性を向上
したヘテロ接合バイポーラ半導体装置に関する。
従来技術と問題点
一般に、エミツタに於けるバンド・ギヤツプが
ベースに於けるそれに比較して広くなつているヘ
テロ接合バイポーラ半導体装置はエミツタの注入
効率が極めて大きいことが知られている。
ベースに於けるそれに比較して広くなつているヘ
テロ接合バイポーラ半導体装置はエミツタの注入
効率が極めて大きいことが知られている。
第１図はヘテロ接合バイポーラ半導体装置の従
来例を表す要部切断側面図である。
来例を表す要部切断側面図である。
図に於いて、１は半絶縁性GaAs基板、２はn+
型GaAsコレクタ・コンタクト層、３はｎ型
GaAsコレクタ層、４はp+型GaAsベース層、５
はｎ型AlGaAsエミツタ層、６はn+型GaAsエミ
ツタ・コンタクト層、７は例えばイオン注入法で
形成されたp+型ベース・コンタクト領域（外部
ベース領域）、８はn+型コレクタ・コンタクト領
域、９はメサ・エツチングで形成した素子間分離
部分、１０はベース電極、１１はエミツタ電極、
１２はコレクタ電極をそれぞれ示している。
型GaAsコレクタ・コンタクト層、３はｎ型
GaAsコレクタ層、４はp+型GaAsベース層、５
はｎ型AlGaAsエミツタ層、６はn+型GaAsエミ
ツタ・コンタクト層、７は例えばイオン注入法で
形成されたp+型ベース・コンタクト領域（外部
ベース領域）、８はn+型コレクタ・コンタクト領
域、９はメサ・エツチングで形成した素子間分離
部分、１０はベース電極、１１はエミツタ電極、
１２はコレクタ電極をそれぞれ示している。
このヘテロ接合バイポーラ半導体装置を製造す
るには、例えば、分子ビーム・エピタキシヤル成
長（molecular beam epitaxy：MBE）法を適
用し、半絶縁性GaAs基板１上にn+型GaAsコレ
クタ・コンタクト層２−ｎ型GaAsコレクタ層３
−p+型GaAsベース層４−ｎ型AlGaAsエミツタ
層５−+型GaAsエミツタ・コンタクト層６を順
にエピタキシヤル成長させ、その後は、適当なパ
ターニング、イオン注入、電極形成など通常のウ
エハ・プロセス工程を経て完成される。
るには、例えば、分子ビーム・エピタキシヤル成
長（molecular beam epitaxy：MBE）法を適
用し、半絶縁性GaAs基板１上にn+型GaAsコレ
クタ・コンタクト層２−ｎ型GaAsコレクタ層３
−p+型GaAsベース層４−ｎ型AlGaAsエミツタ
層５−+型GaAsエミツタ・コンタクト層６を順
にエピタキシヤル成長させ、その後は、適当なパ
ターニング、イオン注入、電極形成など通常のウ
エハ・プロセス工程を経て完成される。
ところで、このヘテロ接合バイポーラ半導体装
置においては、ｐ＋型ベース・コンタクト領域７
を形成すると、その底面は+型GaAsコレクタ・
コンタクト層２に接近するので、その間の耐圧は
低いものとなる。
置においては、ｐ＋型ベース・コンタクト領域７
を形成すると、その底面は+型GaAsコレクタ・
コンタクト層２に接近するので、その間の耐圧は
低いものとなる。
これとは、別に、この種のヘテロ接合バイポー
ラ半導体装置では、ベース・コレクタ接合或いは
ベース・エミツタ接合に於ける寄生容量が問題に
なつている。
ラ半導体装置では、ベース・コレクタ接合或いは
ベース・エミツタ接合に於ける寄生容量が問題に
なつている。
第２図はヘテロ接合バイポーラ半導体装置を第
１図とは別の切断面で表した要部切断側面図であ
り、第１図に関して説明した部分と同部分は同記
号で指示してある。
１図とは別の切断面で表した要部切断側面図であ
り、第１図に関して説明した部分と同部分は同記
号で指示してある。
第２図では、p+型GaAsベース層４の下にｎ型
GaAsコレクタ層３が形成され且つ上にｎ型
AlGaAsエミツタ層５が形成された構成になつて
いるが、これは、ｎ型GaAsコレクタ層３とｎ型
AlGaAsエミツタ層５の配置を逆にした、所謂、
反転形ヘテロ接合バイポーラ半導体装置としたも
の、或いは、ｎ型AlGaAs半導体層−ｐ型GaAs
半導体層−ｎ型AlGaAs半導体層の順に成長させ
たダブル・ヘテロ接合バイポーラ半導体装置の構
造を採ったものも存在する。
GaAsコレクタ層３が形成され且つ上にｎ型
AlGaAsエミツタ層５が形成された構成になつて
いるが、これは、ｎ型GaAsコレクタ層３とｎ型
AlGaAsエミツタ層５の配置を逆にした、所謂、
反転形ヘテロ接合バイポーラ半導体装置としたも
の、或いは、ｎ型AlGaAs半導体層−ｐ型GaAs
半導体層−ｎ型AlGaAs半導体層の順に成長させ
たダブル・ヘテロ接合バイポーラ半導体装置の構
造を採ったものも存在する。
従つて、便宜上、p+型GaAsベース層４を第２
層とし、これを基準にして第２層の下側にある半
導体層を第１層、上側にある半導体層を第３層と
すると、第１層と第２層の接合面積（太線）は第
２層と第３層の接合面積に比較し、かなり大きく
なり、その分、寄生容量も大になる。
層とし、これを基準にして第２層の下側にある半
導体層を第１層、上側にある半導体層を第３層と
すると、第１層と第２層の接合面積（太線）は第
２層と第３層の接合面積に比較し、かなり大きく
なり、その分、寄生容量も大になる。
このように寄生容量が大であれば、半導体装置
のスイツチング時間を速くすることができず、ま
た、カツト・オフ周波数も低くなる。
のスイツチング時間を速くすることができず、ま
た、カツト・オフ周波数も低くなる。
発明の目的
本発明は、半導体層を積層して構成されるヘテ
ロ接合バイポーラ半導体装置の耐圧を向上させる
と共に寄生容量を低減してスイツチング速度及び
カツト・オフ周波数を向上しようとする。
ロ接合バイポーラ半導体装置の耐圧を向上させる
と共に寄生容量を低減してスイツチング速度及び
カツト・オフ周波数を向上しようとする。
発明の構成
本発明のヘテロ接合バイポーラ半導体装置に於
いては、 １ 基板（例えば半絶縁性GaAs基板１）表面に
選択的に形成されたコレクタ・コンタクト層で
ある一導電型不純物導入領域（例えばn+型
GaAsコレクタ・コンタクト層２′）と、前記
基板上に順に形成された一導電型コレクタ層
（例えばｎ型GaAsコレクタ層３）及び反対導
電型ベース層（例えばp+型GaAsベース層４）
及び一導電型エミツタ層（例えばｎ型AlGaAs
エミツタ層５）と、前記一導電型不純物導入領
域が存在しない領域上に前記一導電型エミツタ
層から前記反対導電型ベース層を貫通して前記
一導電型コレクタ層に達するように形成された
反対導電型ベース・コンタクト領域（例えば
p+型ベース・コンタクト領域７）と、前記コ
レクタ・コンタクト層である一導電型不純物導
入領域上に設けられたコレクタ電極（例えばコ
レクタ電極１２）及び前記反対導電型ベース・
コンタクト領域上に設けられたベース電極（例
えばベース電極１０）及び前記一導電型エミツ
タ層の上方に設けられたエミツタ電極（例えば
エミツタ電極１１）とを備えてなるか、或い
は、 ２ 基板表面に選択的に形成されたコレクタ・コ
ンタクト層である一導電型不純物導入領域と、
前記基板上に順に形成された一導電型コレクタ
層及び反対導電型ベース層及び一導電型エミツ
タ層と、前記一導電型不純物導入領域が存在し
ない領域上に前記一導電型エミツタ層から前記
反対導電型ベース層及び前記一導電型コレクタ
層を貫通して前記基板に達するように形成され
た反対導電型ベース・コンタクト領域と、前記
コレクタ・コンタクト層である一導電型不純物
導入領域上に設けられたコレクタ電極及び前記
反対導電型ベース・コンタクト領域上に設けら
れたベース電極及び前記一導電型エミツタ層の
上方に設けられたエミツタ電極とを備えてなる
か、或いは、 ３ 基板表面に選択的に形成されたエミツタ・コ
ンタクト層である一導電型不純物導入領域と前
記基板上に順に形成された一導電型エミツタ層
及び反対導電型ベース層及び一導電型コレクタ
層と、前記一導電型不純物導入領域が存在しな
い領域上に前記一導電型コレクタ層から前記反
対導電型ベース層を貫通して前記一導電型エミ
ツタ層に達するように形成された反対導電型ベ
ース・コンタクト領域と、前記エミツタ・コン
タクト層である一導電型不純物導入領域上に設
けられたエミツタ電極及び前記反対導電型ベー
ス・コンタクト領域上に設けられたベース電極
及び前記一導電型コレクタ層の上方に設けられ
たコレクタ電極とを備えてなるか、或いは、 ４ 基板表面に選択的に形成されたエミツタ・コ
ンタクト層である一導電型不純物導入領域と、
前記基板上に順に形成された一導電型エミツタ
層及び反対導電型ベース層及び一導電型コレク
タ層と、前記一導電型不純物導入領域が存在し
ない領域上に前記一導電型コレクタ層から前記
反対導電型ベース層及び前記一導電型エミツタ
層を貫通して前記基板に達するように形成され
た反対導電型ベース・コンタクト領域と、前記
エミツタ・コンタト層である一導電型不純物導
入領域上に設けられたエミツタ電極及び前記反
対導電型ベース・コンタクト領域上に設けられ
たベース電極及び前記一導電型コレクタ層の上
方に設けられたコレクタ電極とを備えてなる。
いては、 １ 基板（例えば半絶縁性GaAs基板１）表面に
選択的に形成されたコレクタ・コンタクト層で
ある一導電型不純物導入領域（例えばn+型
GaAsコレクタ・コンタクト層２′）と、前記
基板上に順に形成された一導電型コレクタ層
（例えばｎ型GaAsコレクタ層３）及び反対導
電型ベース層（例えばp+型GaAsベース層４）
及び一導電型エミツタ層（例えばｎ型AlGaAs
エミツタ層５）と、前記一導電型不純物導入領
域が存在しない領域上に前記一導電型エミツタ
層から前記反対導電型ベース層を貫通して前記
一導電型コレクタ層に達するように形成された
反対導電型ベース・コンタクト領域（例えば
p+型ベース・コンタクト領域７）と、前記コ
レクタ・コンタクト層である一導電型不純物導
入領域上に設けられたコレクタ電極（例えばコ
レクタ電極１２）及び前記反対導電型ベース・
コンタクト領域上に設けられたベース電極（例
えばベース電極１０）及び前記一導電型エミツ
タ層の上方に設けられたエミツタ電極（例えば
エミツタ電極１１）とを備えてなるか、或い
は、 ２ 基板表面に選択的に形成されたコレクタ・コ
ンタクト層である一導電型不純物導入領域と、
前記基板上に順に形成された一導電型コレクタ
層及び反対導電型ベース層及び一導電型エミツ
タ層と、前記一導電型不純物導入領域が存在し
ない領域上に前記一導電型エミツタ層から前記
反対導電型ベース層及び前記一導電型コレクタ
層を貫通して前記基板に達するように形成され
た反対導電型ベース・コンタクト領域と、前記
コレクタ・コンタクト層である一導電型不純物
導入領域上に設けられたコレクタ電極及び前記
反対導電型ベース・コンタクト領域上に設けら
れたベース電極及び前記一導電型エミツタ層の
上方に設けられたエミツタ電極とを備えてなる
か、或いは、 ３ 基板表面に選択的に形成されたエミツタ・コ
ンタクト層である一導電型不純物導入領域と前
記基板上に順に形成された一導電型エミツタ層
及び反対導電型ベース層及び一導電型コレクタ
層と、前記一導電型不純物導入領域が存在しな
い領域上に前記一導電型コレクタ層から前記反
対導電型ベース層を貫通して前記一導電型エミ
ツタ層に達するように形成された反対導電型ベ
ース・コンタクト領域と、前記エミツタ・コン
タクト層である一導電型不純物導入領域上に設
けられたエミツタ電極及び前記反対導電型ベー
ス・コンタクト領域上に設けられたベース電極
及び前記一導電型コレクタ層の上方に設けられ
たコレクタ電極とを備えてなるか、或いは、 ４ 基板表面に選択的に形成されたエミツタ・コ
ンタクト層である一導電型不純物導入領域と、
前記基板上に順に形成された一導電型エミツタ
層及び反対導電型ベース層及び一導電型コレク
タ層と、前記一導電型不純物導入領域が存在し
ない領域上に前記一導電型コレクタ層から前記
反対導電型ベース層及び前記一導電型エミツタ
層を貫通して前記基板に達するように形成され
た反対導電型ベース・コンタクト領域と、前記
エミツタ・コンタト層である一導電型不純物導
入領域上に設けられたエミツタ電極及び前記反
対導電型ベース・コンタクト領域上に設けられ
たベース電極及び前記一導電型コレクタ層の上
方に設けられたコレクタ電極とを備えてなる。
この構成に依れば、従来のような、高濃度の一
導電型コレクタ（或いはエミツタ）層と反対導電
型ベース・コンタクト領域（外部ベース領域）と
近接は回避されて耐圧が向上し、また、反対導電
型ベース・コンタクト領域とコレクタ（或いはエ
ミツタ）層とで生成される接合の面積は少なくな
るので、その結果、寄生容量も小さくなり、スイ
ツチング速度及びカツト・オフ周波数は共に向上
する。
導電型コレクタ（或いはエミツタ）層と反対導電
型ベース・コンタクト領域（外部ベース領域）と
近接は回避されて耐圧が向上し、また、反対導電
型ベース・コンタクト領域とコレクタ（或いはエ
ミツタ）層とで生成される接合の面積は少なくな
るので、その結果、寄生容量も小さくなり、スイ
ツチング速度及びカツト・オフ周波数は共に向上
する。
発明の実施例
第３図は本発明の一実施例の要部切断側面図を
表し、第１図及び第２図に関して説明した部分と
同部分は同記号で指示してある。
表し、第１図及び第２図に関して説明した部分と
同部分は同記号で指示してある。
図示の実施例が従来例と相違する点は、n+型
コレクタ・コンタクト層２に相当するn+型コレ
クタ・コンタクト２′は、半絶縁性GaAs基板１
の表面に選択的に形成されていて、p+型ベー
ス・コンタクト領域７は、n+型コレクタ・コン
タクト層２′を避けて形成されていることである。
コレクタ・コンタクト層２に相当するn+型コレ
クタ・コンタクト２′は、半絶縁性GaAs基板１
の表面に選択的に形成されていて、p+型ベー
ス・コンタクト領域７は、n+型コレクタ・コン
タクト層２′を避けて形成されていることである。
この実施例を製造するには、半絶縁性GaAs基
板１にイオン注入法を適用することに依つてn+
型コレクタ・コンタクト層２′を選択的に形成し、
次いで、例えば、MBE法を適用することに依つ
て半絶縁性GaAs基板１上にｎ型GaAsコレクタ
層３を厚さ例えば4000〔Å〕に、その上にp+型
GaAsベース層４を厚さ例えば500〔Å〕に、その
上にｎ型Al0.3Ga0.7Asエミツタ層を厚さ例えば
2000〔Å〕に、その上にn+型GaAsエミツタ・コ
ンタクト層６を厚さ例えば1000〔Å〕に、それぞ
れエピタキシヤル成長させ、その後は、適当なパ
ターニング、イオン注入、電極形成など通常のウ
エハ・プロセス工程を経て完成すれば良い。因
に、p+型GaAsベース・コンタクト領域７を形成
する場合に用いた不純物はベリリウム（Be）、そ
して、その濃度は１×1019〔cm-3〕程度である。
また、n+型コレクタ・コンタクト領域８を形成
する場合に用いた不純物はシリコン、そして、そ
の濃度は６×1018〔cm-3〕程度である。更にまた、
ベース電極１０はチタン／白金／金（Ti／Pt／
Au）で、エミツタ電極１１は金・ゲルマニウ
ム／金（Au・Ge／Au）で、コレクタ電極は
金・ゲルマニウム・金（Au・Ge・Au）でそれ
ぞれ構成されている。
板１にイオン注入法を適用することに依つてn+
型コレクタ・コンタクト層２′を選択的に形成し、
次いで、例えば、MBE法を適用することに依つ
て半絶縁性GaAs基板１上にｎ型GaAsコレクタ
層３を厚さ例えば4000〔Å〕に、その上にp+型
GaAsベース層４を厚さ例えば500〔Å〕に、その
上にｎ型Al0.3Ga0.7Asエミツタ層を厚さ例えば
2000〔Å〕に、その上にn+型GaAsエミツタ・コ
ンタクト層６を厚さ例えば1000〔Å〕に、それぞ
れエピタキシヤル成長させ、その後は、適当なパ
ターニング、イオン注入、電極形成など通常のウ
エハ・プロセス工程を経て完成すれば良い。因
に、p+型GaAsベース・コンタクト領域７を形成
する場合に用いた不純物はベリリウム（Be）、そ
して、その濃度は１×1019〔cm-3〕程度である。
また、n+型コレクタ・コンタクト領域８を形成
する場合に用いた不純物はシリコン、そして、そ
の濃度は６×1018〔cm-3〕程度である。更にまた、
ベース電極１０はチタン／白金／金（Ti／Pt／
Au）で、エミツタ電極１１は金・ゲルマニウ
ム／金（Au・Ge／Au）で、コレクタ電極は
金・ゲルマニウム・金（Au・Ge・Au）でそれ
ぞれ構成されている。
第３図に関して説明した実施例によれば、第１
図に見られる従来例に於ける耐圧の問題は解消さ
れ、それに加えて、各素子に於けるn+型コレク
タ・コンタクト層２′を適当に接続しておけば配
線として利用することが可能である。
図に見られる従来例に於ける耐圧の問題は解消さ
れ、それに加えて、各素子に於けるn+型コレク
タ・コンタクト層２′を適当に接続しておけば配
線として利用することが可能である。
第４図は本発明に於ける他の実施例を表す要部
切断側面図であり、第１図乃至第３図に関して説
明した部分と同部分は同記号で指示してある。
切断側面図であり、第１図乃至第３図に関して説
明した部分と同部分は同記号で指示してある。
図示の実施例が第１図及び第２図に関して説明
した従来例と相違する点は、n+型コレクタ・コ
ンタクト層２′が半絶縁性GaAs基板１の表面に
選択的に形成され且つp+型ベース・コンタクト
領域７がn+型コレクタ・コレクタ層２′を避けた
位置に形成されていることにあることは勿論であ
るが、その外に第３図に示した実施例とも相違し
ている。
した従来例と相違する点は、n+型コレクタ・コ
ンタクト層２′が半絶縁性GaAs基板１の表面に
選択的に形成され且つp+型ベース・コンタクト
領域７がn+型コレクタ・コレクタ層２′を避けた
位置に形成されていることにあることは勿論であ
るが、その外に第３図に示した実施例とも相違し
ている。
即ち、p+型ベース・コンタクト領域７がp+型
GaAsベース層４を貫通し半絶縁性GaAs基板１
に達している。
GaAsベース層４を貫通し半絶縁性GaAs基板１
に達している。
このようにすると、第２図の従来例で説明した
第１層と第２層の接合面積に相当する部分は第４
図に於いても太線で示してあるが、かなり小さな
ものとなつてしまい、そして、実質的に寄生容量
として作用する部分は矢印SCで指示した部分の
みである。
第１層と第２層の接合面積に相当する部分は第４
図に於いても太線で示してあるが、かなり小さな
ものとなつてしまい、そして、実質的に寄生容量
として作用する部分は矢印SCで指示した部分の
みである。
第４図に関して説明した実施例によれば、第２
図に見られる従来例に於ける寄生容量の問題は実
質的に解消され、高速性及びカツト・オフ周波数
は向上する。
図に見られる従来例に於ける寄生容量の問題は実
質的に解消され、高速性及びカツト・オフ周波数
は向上する。
第５図乃至第８図は第４図に見られる実施例を
製造する場合を解説する為の工程要所に於ける半
導体装置の要部切断側面図であり、次ぎに、これ
等の図を参照しつつ説明する。
製造する場合を解説する為の工程要所に於ける半
導体装置の要部切断側面図であり、次ぎに、これ
等の図を参照しつつ説明する。
第５図参照
(a) 半絶縁性GaAs基板１に適当なマスクを形成
した後、イオン注入法を適用し、例えば、シリ
コン・イオンをドーズ量２×1018〔cm-3〕程度
に打ち込み、次ぎに、例えば、温度750〔℃〕で
時間20〔分〕間のアニールを行い、n+型コレク
タ・コンタクト層２′を深さ2000〜5000〔Å〕程
度に形成する。
した後、イオン注入法を適用し、例えば、シリ
コン・イオンをドーズ量２×1018〔cm-3〕程度
に打ち込み、次ぎに、例えば、温度750〔℃〕で
時間20〔分〕間のアニールを行い、n+型コレク
タ・コンタクト層２′を深さ2000〜5000〔Å〕程
度に形成する。
(b) MBE法を適用し、ｎ型GaAsコレクタ層３
を厚さ例えば4000〔Å〕程度に形成し、引続き、
p+型GaAsベース層４、ｎ型AlGaAaエミツタ
層５、n+型GaAsエミツタ・コンタクト層６を
それぞれ厚さ例えば500〔Å〕、2000〔Å〕、1000
〔Å〕程度に形成する。
を厚さ例えば4000〔Å〕程度に形成し、引続き、
p+型GaAsベース層４、ｎ型AlGaAaエミツタ
層５、n+型GaAsエミツタ・コンタクト層６を
それぞれ厚さ例えば500〔Å〕、2000〔Å〕、1000
〔Å〕程度に形成する。
(c) 通常のフオト・リソグラフイ技術を適用し、
n+型GaAsエミツタ・コンタクト層６のパター
ニングを行う。
n+型GaAsエミツタ・コンタクト層６のパター
ニングを行う。
第６図参照
(d) イオン注入法を適用し、例えば、ベリリウム
（Be）イオンをドーズ量１×1019〔cm-3〕程度に
打ち込み、温度720〔℃〕、時間40〔分〕程度のア
ニールを行い、p+型ベース・コンタクト領域
７を形成する。
（Be）イオンをドーズ量１×1019〔cm-3〕程度に
打ち込み、温度720〔℃〕、時間40〔分〕程度のア
ニールを行い、p+型ベース・コンタクト領域
７を形成する。
第７図参照
(e) 通常のフオト・リソグラフイ技術を適用する
ことに依り、ｎ型AlGaAsエミツタ層５、p+型
GaAsベース層４、ｎ型GaAsコレクタ層３の
それぞれを選択的にエツチングし、半絶縁性
GaAs基板１の表面を選択的に露出させる。
ことに依り、ｎ型AlGaAsエミツタ層５、p+型
GaAsベース層４、ｎ型GaAsコレクタ層３の
それぞれを選択的にエツチングし、半絶縁性
GaAs基板１の表面を選択的に露出させる。
第８図参照
(f) 第３図について説明した実施例と同様に電極
１０，１１，１２を形成する。 これ等の電極
１０乃至１２はそれぞれ材料が相違するので、
別々に形成する必要がある。
１０，１１，１２を形成する。 これ等の電極
１０乃至１２はそれぞれ材料が相違するので、
別々に形成する必要がある。
第４図参照
(g) 通常の技法にて、素子間分離の為のエツチン
グを行つて完成する。
グを行つて完成する。
前記実施例では、ベース電極をAlGaAs上に形
成するこ構造にしてあるが、そのようにするとコ
ンタクト抵抗が高くなる場合がある。
成するこ構造にしてあるが、そのようにするとコ
ンタクト抵抗が高くなる場合がある。
これを回避するには、例えば、第３図及び第４
図に見られるベース電極１０の下地になつている
AlGaAsをエツチングに依つて除去したり、或い
は、ベース電極１０の下にn+型GaAsエミツク・
コンタクト層６と同様にGaAsのコンタクト層を
介在させるようにしても良く、その場合は、ベリ
リウム・イオンの注入を該GaAsのコンタクト層
上から行うことができる。
図に見られるベース電極１０の下地になつている
AlGaAsをエツチングに依つて除去したり、或い
は、ベース電極１０の下にn+型GaAsエミツク・
コンタクト層６と同様にGaAsのコンタクト層を
介在させるようにしても良く、その場合は、ベリ
リウム・イオンの注入を該GaAsのコンタクト層
上から行うことができる。
発明の効果
本発明のヘテロ接合バイポーラ半導体装置は、
基板表面に選択的に形成されたコレクタ・コンタ
クト層（或いはエミツタ・コンタクト層）である
一導電型不純物導入領域と、前記基板上に順に形
成された一導電型コレクタ層（或いは一導電型エ
ミツタ層）及び反対導電型ベース層及び一導電型
エミツタ層（或いは一導電型コレクタ層）と、前
記一導電型不純物導入領域が存在しない領域上に
前記一導電型エミツタ層（或いは一導電型コレク
タ層）から前記反対導電型ベース層を貫通して前
記一導電型コレクタ層（或いは一導電型エミツタ
層）に達するように形成された反対導電型ベー
ス・コンタクト領域と、前記コレクタ・コンタク
ト層（或いはエミツタ・コンタクト層）である一
導電型不純物導入領域上に設けられたコレクタ電
極（或いはエミツタ電極）及び前記反対導電型ベ
ース・コンタクト領域上に設けられたベース電極
及び前記一導電型エミツタ層（或いは一導電型コ
レクタ層）の上方に設けられたエミツタ電極（或
いはコレクタ電極）とを備えてなるか、或いは、
前記構成に加えて、前記反対導電型ベース・コン
タクト領域が前記ベース層を貫通して前記基板に
到達するよう形成された構成になつている。
基板表面に選択的に形成されたコレクタ・コンタ
クト層（或いはエミツタ・コンタクト層）である
一導電型不純物導入領域と、前記基板上に順に形
成された一導電型コレクタ層（或いは一導電型エ
ミツタ層）及び反対導電型ベース層及び一導電型
エミツタ層（或いは一導電型コレクタ層）と、前
記一導電型不純物導入領域が存在しない領域上に
前記一導電型エミツタ層（或いは一導電型コレク
タ層）から前記反対導電型ベース層を貫通して前
記一導電型コレクタ層（或いは一導電型エミツタ
層）に達するように形成された反対導電型ベー
ス・コンタクト領域と、前記コレクタ・コンタク
ト層（或いはエミツタ・コンタクト層）である一
導電型不純物導入領域上に設けられたコレクタ電
極（或いはエミツタ電極）及び前記反対導電型ベ
ース・コンタクト領域上に設けられたベース電極
及び前記一導電型エミツタ層（或いは一導電型コ
レクタ層）の上方に設けられたエミツタ電極（或
いはコレクタ電極）とを備えてなるか、或いは、
前記構成に加えて、前記反対導電型ベース・コン
タクト領域が前記ベース層を貫通して前記基板に
到達するよう形成された構成になつている。
この構成によれば、従来のこの種半導体装置に
於けるような、高濃度の一導電型コレクタ（或い
はエミツタ）層と反対導電型ベース・コンタクト
領域（外部ベース領域）との近接は回避されるの
で耐圧は向上し、また、反対導電型ベース・コン
タクト領域とコレクタ（或いはエミツタ）層とで
生成されるpn接合の面積は少なくなり、ことに、
寄生容量を生ずるpn接合の面積は低減されるの
で、スイツチング速度及びカツト・オフ周波数は
向上する。
於けるような、高濃度の一導電型コレクタ（或い
はエミツタ）層と反対導電型ベース・コンタクト
領域（外部ベース領域）との近接は回避されるの
で耐圧は向上し、また、反対導電型ベース・コン
タクト領域とコレクタ（或いはエミツタ）層とで
生成されるpn接合の面積は少なくなり、ことに、
寄生容量を生ずるpn接合の面積は低減されるの
で、スイツチング速度及びカツト・オフ周波数は
向上する。
ところで、エミツタ層及びコレクタ層のどちら
を上にするかで全体から見た性能上の差は殆どな
いが、一般的に、上層ほどパターンを微細にする
ことができるから、エミツタ・アツプの場合、エ
ミツタ・ベース間容量が少なくなり、また、コレ
クタ・アツプの場合、コレクタ・ベース間容量が
少なくなる。そこで、回路形式からして、エミツ
タとコレクタのうち、どちらの容量が動作速度や
雑音余裕に対して大きく作用するか、を選択の目
安にしても良い。
を上にするかで全体から見た性能上の差は殆どな
いが、一般的に、上層ほどパターンを微細にする
ことができるから、エミツタ・アツプの場合、エ
ミツタ・ベース間容量が少なくなり、また、コレ
クタ・アツプの場合、コレクタ・ベース間容量が
少なくなる。そこで、回路形式からして、エミツ
タとコレクタのうち、どちらの容量が動作速度や
雑音余裕に対して大きく作用するか、を選択の目
安にしても良い。
外部ベース領域、即ち、ベース・コンタクト領
域が基板に達している実施例では、エミツタ・ア
ツプの場合とコレクタ・アツプの場合との寄生容
量差は少なくなるので、その場合には、その他の
パラメータ、例えば、電流利得、エミツタ抵抗、
コレクタ抵抗などに応じて選択すれば良い。
域が基板に達している実施例では、エミツタ・ア
ツプの場合とコレクタ・アツプの場合との寄生容
量差は少なくなるので、その場合には、その他の
パラメータ、例えば、電流利得、エミツタ抵抗、
コレクタ抵抗などに応じて選択すれば良い。
何れにせよ、前記寄生容量差は、従来のものに
於けるほどではないから、エミツタとコレクタの
何れを上にするかの選択は比較的自由であり、そ
して、バルクに於ける各導電層を配線として用い
ることが可能であることから高集積化に大変有用
でもある。
於けるほどではないから、エミツタとコレクタの
何れを上にするかの選択は比較的自由であり、そ
して、バルクに於ける各導電層を配線として用い
ることが可能であることから高集積化に大変有用
でもある。
第１図及び第２図は従来例の要部切断側面図、
第３図及び第４図は本発明に於けるそれぞれ異な
る実施例の要部切断側面図、第５図乃至第８図は
第４図に示した実施例を製造する場合について説
明する為の工程要所に於ける半導体装置の要部切
断側面図をそれぞれ表している。 図に於いて、１は半絶縁性GaAs基板、２はn+
型GaAsコレクタ・コンタクト層、２′はn+型
GaAsコレクタ・コンタクト層、３はｎ型GaAs
コレクタ層、４はp+型GaAsベース層、５はｎ型
AlGaAsエミツタ層、６はn+型GaAsエミツタ・
コンタクト層、７は例えばp+型ベース・コンタ
クト領域（外部ベース領域）、８はn+型コレク
タ・コンタクト領域、９は素子間分離部分、１０
はベース電極、１１はエミツタ電極、１２はコレ
クタ電極をそれぞれ示している。
第３図及び第４図は本発明に於けるそれぞれ異な
る実施例の要部切断側面図、第５図乃至第８図は
第４図に示した実施例を製造する場合について説
明する為の工程要所に於ける半導体装置の要部切
断側面図をそれぞれ表している。 図に於いて、１は半絶縁性GaAs基板、２はn+
型GaAsコレクタ・コンタクト層、２′はn+型
GaAsコレクタ・コンタクト層、３はｎ型GaAs
コレクタ層、４はp+型GaAsベース層、５はｎ型
AlGaAsエミツタ層、６はn+型GaAsエミツタ・
コンタクト層、７は例えばp+型ベース・コンタ
クト領域（外部ベース領域）、８はn+型コレク
タ・コンタクト領域、９は素子間分離部分、１０
はベース電極、１１はエミツタ電極、１２はコレ
クタ電極をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 基板表面に選択的に形成されたコレクタ・コ
ンタクト層である一導電型不純物導入領域と、前
記基板上に順に形成された一導電型コレクタ層及
び反対導電型ベース層及び一導電型エミツタ層
と、 前記一導電型不純物導入領域が存在しない領域
上に前記一導電型エミツタ層から前記反対導電型
ベース層を貫通して前記一導電型コレクタ層に達
するように形成された反対導電型ベース・コンタ
クト領域と、 前記コレクタ・コンタクト層である一導電型不
純物導入領域上に設けられたコレクタ電極及び前
記反対導電型ベース・コンタクト領域上に設けら
れたベース電極及び前記一導電型エミツタ層の上
方に設けられたエミツタ電極と を備えてなることを特徴とするヘテロ接合バイポ
ーラ半導体装置。 ２ 基板表面に選択的に形成されたコレクタ・コ
ンタクト層である一導電型不純物導入領域と、前
記基板上に順に形成された一導電型コレクタ層及
び反対導電型ベース層及び一導電型エミツタ層
と、 前記一導電型不純物導入領域が存在しない領域
上に前記一導電型エミツタ層から前記反対導電型
ベース層及び前記一導電型コレクタ層を貫通して
前記基板に達するように形成された反対導電型ベ
ース・コンタクト領域と、 前記コレクタ・コンタクト層である一導電型不
純物導入領域上に設けられたコレクタ電極及び前
記反対導電型ベース・コンタクト領域上に設けら
れたベース電極及び前記一導電型エミツタ層の上
方に設けられたエミツタ電極と を備えてなることを特徴とするヘテロ接合バイポ
ーラ半導体装置。 ３ 基板表面に選択的に形成されたエミツタ・コ
ンタクト層である一導電型不純物導入領域と、前
記基板上に順に形成された一導電型エミツタ層及
び反対導電型ベース層及び一導電型コレクタ層
と、 前記一導電型不純物導入領域が存在しない領域
上に前記一導電型コレクタ層から前記反対導電型
ベース層を貫通して前記一導電型エミツタ層に達
するように形成された反対導電型ベース・コンタ
クト領域と、 前記エミツタ・コンタクト層である一導電型不
純物導入領域上に設けられたエミツタ電極及び前
記反対導電型ベース・コンタクト領域上に設けら
れたベース電極及び前記一導電型コレクタ層の上
方に設けられたコレクタ電極と を備えてなることを特徴とするヘテロ接合バイポ
ーラ半導体装置。 ４ 基板表面に選択的に形成されたエミツタ・コ
ンタクト層である一導電型不純物導入領域と、前
記基板上に順に形成された一導電型エミツタ層及
び反対導電型ベース層及び一導電型コレクタ層
と、 前記一導電型不純物導入領域が存在しない領域
上に前記一導電型コレクタ層から前記反対導電型
ベース層及び前記一導電型エミツタ層を貫通して
前記基板に達するように形成された反対導電型ベ
ース・コンタクト領域と、 前記エミツタ・コンタクト層である一導電型不
純物導入領域上に設けられたエミツタ電極及び前
記反対導電型ベース・コンタクト領域上に設けら
れたベース電極及び前記一導電型コレクタ層の上
方に設けられたコレクタ電極と を備えてなることを特徴とするヘテロ接合バイポ
ーラ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246584A JPS60177672A (ja) | 1984-02-24 | 1984-02-24 | ヘテロ接合バイポ−ラ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246584A JPS60177672A (ja) | 1984-02-24 | 1984-02-24 | ヘテロ接合バイポ−ラ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60177672A JPS60177672A (ja) | 1985-09-11 |
| JPH0460340B2 true JPH0460340B2 (ja) | 1992-09-25 |
Family
ID=12359714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3246584A Granted JPS60177672A (ja) | 1984-02-24 | 1984-02-24 | ヘテロ接合バイポ−ラ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60177672A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281759A (ja) * | 1985-10-05 | 1987-04-15 | Fujitsu Ltd | ヘテロ接合型バイポ−ラ・トランジスタ構造 |
| JP2566558B2 (ja) * | 1986-06-16 | 1996-12-25 | 株式会社日立製作所 | 半導体装置 |
-
1984
- 1984-02-24 JP JP3246584A patent/JPS60177672A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60177672A (ja) | 1985-09-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |