JP3251788B2 - Ｍｏｓ制御サイリスタ装置 - Google Patents
Ｍｏｓ制御サイリスタ装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳゲートにより
オン・オフできるＭＯＳ制御サイリスタ装置の構造に関
する。
オン・オフできるＭＯＳ制御サイリスタ装置の構造に関
する。
【０００２】
【従来の技術】図１に、従来のＭＯＳ制御サイリスタ素
子の基本構造を示す。このＭＯＳ制御サイリスタは、Ｎ
ー型半導体基板１の裏面側にＮ＋型バッファ層２、Ｐ＋
型エミッタ層３およびアノード電極１０が形成され、表
面側にＰ型ベース領域６、Ｐ型ソース領域７およびＰ型
分離領域１３が形成されている。そして、Ｐ型ベース領
域６内には、Ｎ型エミッタ領域８が形成され、Ｎー型半
導体基板１の表面には、Ｎ型エミッタ領域８の内部を除
いてゲート酸化膜４からなる絶縁層を介してポリシリコ
ンゲート電極５が設けられている。更に、アルミニウム
のゲート配線１２とのコンタクト部を除いて、このゲー
ト酸化膜４は酸化膜９で覆われており、Ｎ型エミッタ領
域８上にはカソード電極１１が形成されている。又、Ｐ
型ベース領域６のポリシリコンゲート電極５直下でＰ型
ソース領域７に対向していない部分には、不純物濃度の
小さいＰー型ベース領域１５が形成されている。
子の基本構造を示す。このＭＯＳ制御サイリスタは、Ｎ
ー型半導体基板１の裏面側にＮ＋型バッファ層２、Ｐ＋
型エミッタ層３およびアノード電極１０が形成され、表
面側にＰ型ベース領域６、Ｐ型ソース領域７およびＰ型
分離領域１３が形成されている。そして、Ｐ型ベース領
域６内には、Ｎ型エミッタ領域８が形成され、Ｎー型半
導体基板１の表面には、Ｎ型エミッタ領域８の内部を除
いてゲート酸化膜４からなる絶縁層を介してポリシリコ
ンゲート電極５が設けられている。更に、アルミニウム
のゲート配線１２とのコンタクト部を除いて、このゲー
ト酸化膜４は酸化膜９で覆われており、Ｎ型エミッタ領
域８上にはカソード電極１１が形成されている。又、Ｐ
型ベース領域６のポリシリコンゲート電極５直下でＰ型
ソース領域７に対向していない部分には、不純物濃度の
小さいＰー型ベース領域１５が形成されている。
【０００３】このＭＯＳ制御サイリスタがターンオンす
るメカニズムを図２を参照して説明する。動作時には、
カソード電極１１を負、アノード電極１０を正として一
定のバイアス電圧が加わっている。この状態で、アノー
ド電極１０とカソード電極１１の間には電流が流れてい
ない。次に、ゲート配線１２に正の電圧を加えると、ゲ
ート酸化膜４直下のＰー型ベース領域１５が反転し、Ｎ
型エミッタ領域８からＮー型半導体基板１へ電子が注入
される。それにより、Ｐ＋型エミッタ層３からＮー型半
導体基板１へ正孔が注入され、Ｎー型半導体基板１で伝
導度変調がおこり、Ｐー型ベース領域１５に隣接するＮ
型エミッタ領域８を初期点孤領域２０としてターンオン
がはじまる。そして、ターンオン領域はＮ型エミッタ領
域８の中央まで伸び、ＭＯＳ制御サイリスタは完全にタ
ーンオンすることになる。
るメカニズムを図２を参照して説明する。動作時には、
カソード電極１１を負、アノード電極１０を正として一
定のバイアス電圧が加わっている。この状態で、アノー
ド電極１０とカソード電極１１の間には電流が流れてい
ない。次に、ゲート配線１２に正の電圧を加えると、ゲ
ート酸化膜４直下のＰー型ベース領域１５が反転し、Ｎ
型エミッタ領域８からＮー型半導体基板１へ電子が注入
される。それにより、Ｐ＋型エミッタ層３からＮー型半
導体基板１へ正孔が注入され、Ｎー型半導体基板１で伝
導度変調がおこり、Ｐー型ベース領域１５に隣接するＮ
型エミッタ領域８を初期点孤領域２０としてターンオン
がはじまる。そして、ターンオン領域はＮ型エミッタ領
域８の中央まで伸び、ＭＯＳ制御サイリスタは完全にタ
ーンオンすることになる。
【０００４】次に、このＭＯＳ制御サイリスタがターン
オフするメカニズムを図３を参照して説明する。ターン
オフするには、アノード電極１０とカソード電極１１の
間に主電流２１が流れている状態でゲート配線１２に負
の電圧を加える。すると、Ｐ型ベース領域６とＰ型ソー
ス領域７の間のＮー型半導体基板１の表面が反転し、正
孔がＰ型ベース領域６からＰ型ソース領域７へ移動す
る。これにより、Ｎ型エミッタ領域８からの電子の注入
がとまり、主電流２１は流れなくなる。即ち、Ｐ型ソー
ス領域７にＰ型ベース領域６とＮー型半導体基板１を挟
んで隣接するＮ型エミッタ領域８を初期消孤領域２２と
してターンオフがはじまり、ターンオフ領域はＮ型エミ
ッタ領域８の中央まで伸び、ＭＯＳ制御サイリスタは完
全にターンオフすることになる。
オフするメカニズムを図３を参照して説明する。ターン
オフするには、アノード電極１０とカソード電極１１の
間に主電流２１が流れている状態でゲート配線１２に負
の電圧を加える。すると、Ｐ型ベース領域６とＰ型ソー
ス領域７の間のＮー型半導体基板１の表面が反転し、正
孔がＰ型ベース領域６からＰ型ソース領域７へ移動す
る。これにより、Ｎ型エミッタ領域８からの電子の注入
がとまり、主電流２１は流れなくなる。即ち、Ｐ型ソー
ス領域７にＰ型ベース領域６とＮー型半導体基板１を挟
んで隣接するＮ型エミッタ領域８を初期消孤領域２２と
してターンオフがはじまり、ターンオフ領域はＮ型エミ
ッタ領域８の中央まで伸び、ＭＯＳ制御サイリスタは完
全にターンオフすることになる。
【０００５】
【発明が解決しようとする課題】図４に、ＭＯＳ制御サ
イリスタ全体の平面図を示す。ＭＯＳ制御サイリスタの
表面は、３本のゲート配線１２と一体に形成されたゲー
トパッド１６と、このゲートパッド１６と電気的に分離
して形成されたカソード電極１１の一部としてのカソー
ドパッド１４とから覆われている。これら、カソード電
極１１、ゲート配線１２、カソードパッド１４、ゲート
パッド１６は、同じアルミニウム層をパターニングして
形成される。図１に示した部分は、図４ではＡで示した
部分を切り出したものである。これと同じ部分が、夫々
のゲート配線１２の夫々の長さ方向にわたって隣接して
形成されている。ゲートパッド１６の下には、ＭＯＳ制
御サイリスタ素子は設けられていないが、カソードパッ
ド１４の下には、図１に示した構造が、ゲート配線１２
が無いだけでそのまま繰り返し形成されている。
イリスタ全体の平面図を示す。ＭＯＳ制御サイリスタの
表面は、３本のゲート配線１２と一体に形成されたゲー
トパッド１６と、このゲートパッド１６と電気的に分離
して形成されたカソード電極１１の一部としてのカソー
ドパッド１４とから覆われている。これら、カソード電
極１１、ゲート配線１２、カソードパッド１４、ゲート
パッド１６は、同じアルミニウム層をパターニングして
形成される。図１に示した部分は、図４ではＡで示した
部分を切り出したものである。これと同じ部分が、夫々
のゲート配線１２の夫々の長さ方向にわたって隣接して
形成されている。ゲートパッド１６の下には、ＭＯＳ制
御サイリスタ素子は設けられていないが、カソードパッ
ド１４の下には、図１に示した構造が、ゲート配線１２
が無いだけでそのまま繰り返し形成されている。
【０００６】この構造では、原理的にターンオフの特性
にばらつきがあり、場合によっては、素子破壊という事
態にまでなっていた。その原因は次のようなものであ
る。一般に、ポリシリコンの抵抗はかなり大きく、従っ
て、多くの場合ポリシリコンの配線のみによって信号の
伝達を行うことは避け、アルミニウムの配線を組み合わ
せて用いている。ＭＯＳ制御サイリスタでも、ゲート配
線１２をポリシリコンゲート電極上に並列に延長させ、
オン抵抗を小さく抑えている。しかし、ボンディングの
必要から、一定の面積以上のカソードパッド１４を設け
る必要があり、カソードパッド１４の下ではポリシリコ
ンゲート電極５のみで配線を行わなければならなかっ
た。
にばらつきがあり、場合によっては、素子破壊という事
態にまでなっていた。その原因は次のようなものであ
る。一般に、ポリシリコンの抵抗はかなり大きく、従っ
て、多くの場合ポリシリコンの配線のみによって信号の
伝達を行うことは避け、アルミニウムの配線を組み合わ
せて用いている。ＭＯＳ制御サイリスタでも、ゲート配
線１２をポリシリコンゲート電極上に並列に延長させ、
オン抵抗を小さく抑えている。しかし、ボンディングの
必要から、一定の面積以上のカソードパッド１４を設け
る必要があり、カソードパッド１４の下ではポリシリコ
ンゲート電極５のみで配線を行わなければならなかっ
た。
【０００７】従って、ターンオフするタイミングは次の
順序となる。先ず、ゲート配線１２を伴うＭＯＳ制御サ
イリスタ素子の、Ｐ型ベース領域６に隣接するＮ型エミ
ッタ領域８がいっせいにターンオフしはじめる。やや遅
れて、それらの素子のＰー型ベース領域１５に隣接する
Ｎ型エミッタ領域８がターンオフする。次に、ポリシリ
コンゲート電極５の抵抗による遅れを伴って、カソード
パッド１４下のＭＯＳ制御サイリスタ素子の、Ｐ型ベー
ス領域６に隣接するＮ型エミッタ領域８がターンオフ
し、最後にそれらの素子のＰー型ベース領域１５に隣接
するＮ型エミッタ領域８がターンオフする。従って、カ
ソードパッド１４下に存在するＰー型ベース領域１５に
最後まで電流が残り、ここで電流集中が起こり、素子破
壊を引き起こす危険性があった。
順序となる。先ず、ゲート配線１２を伴うＭＯＳ制御サ
イリスタ素子の、Ｐ型ベース領域６に隣接するＮ型エミ
ッタ領域８がいっせいにターンオフしはじめる。やや遅
れて、それらの素子のＰー型ベース領域１５に隣接する
Ｎ型エミッタ領域８がターンオフする。次に、ポリシリ
コンゲート電極５の抵抗による遅れを伴って、カソード
パッド１４下のＭＯＳ制御サイリスタ素子の、Ｐ型ベー
ス領域６に隣接するＮ型エミッタ領域８がターンオフ
し、最後にそれらの素子のＰー型ベース領域１５に隣接
するＮ型エミッタ領域８がターンオフする。従って、カ
ソードパッド１４下に存在するＰー型ベース領域１５に
最後まで電流が残り、ここで電流集中が起こり、素子破
壊を引き起こす危険性があった。
【０００８】本発明の目的は、均一なターンオフ動作の
可能なＭＯＳ制御サイリスタ装置を提供することであ
る。
可能なＭＯＳ制御サイリスタ装置を提供することであ
る。
【０００９】本発明の他の目的は、カソード電極直下で
の、電流集中の起こらないＭＯＳ制御サイリスタ装置を
提供することである。
の、電流集中の起こらないＭＯＳ制御サイリスタ装置を
提供することである。
【００１０】
【課題を解決するための手段】前記目的を達成する為
に、本発明によるＭＯＳ制御サイリスタ装置は、第１の
導電型の半導体基板と、前記半導体基板の裏面に形成さ
れ前記第１の導電型とは逆の導電型である第２の導電型
を持つエミッタ層と、前記半導体基板の表面に形成され
た前記第１の導電型のエミッタ領域と、前記エミッタ領
域と前記半導体基板を分離する様に前記半導体基板と前
記エミッタ領域間に形成された前記第２の導電型のベー
ス領域と、前記ベース領域に対して前記半導体基板を挟
んで隣接して形成されたソース領域と、前記半導体基板
の表面で、前記ソース領域と前記ベース領域間及び前記
エミッタ領域と前記半導体基板間に絶縁膜を介して形成
されたゲート電極と、前記半導体基板の前記ゲート電極
に接続して形成されたゲート配線と、前記エミッタ領域
に接続して形成されたカソード電極とからなるＭＯＳ制
御サイリスタ素子が、前記半導体基板に互いに隣接して
多数形成されているＭＯＳ制御サイリスタ装置であっ
て、前記ゲート配線と前記カソード電極は、同一レベル
の金属膜を分離して形成されており、前記カソード電極
の一部はボンディングの為のパッドとなっており、前記
パッドの直下に位置する前記ＭＯＳ制御サイリスタ素子
の前記ベース領域は単一の不純物領域となっており、前
記ゲート配線に隣接するＭＯＳ制御サイリスタ素子の前
記ベース領域は、ターンオンの為に比較的不純物濃度の
低い領域と、ターンオフの為の比較的不純物濃度の高い
領域とからなっていることを特徴とする。
に、本発明によるＭＯＳ制御サイリスタ装置は、第１の
導電型の半導体基板と、前記半導体基板の裏面に形成さ
れ前記第１の導電型とは逆の導電型である第２の導電型
を持つエミッタ層と、前記半導体基板の表面に形成され
た前記第１の導電型のエミッタ領域と、前記エミッタ領
域と前記半導体基板を分離する様に前記半導体基板と前
記エミッタ領域間に形成された前記第２の導電型のベー
ス領域と、前記ベース領域に対して前記半導体基板を挟
んで隣接して形成されたソース領域と、前記半導体基板
の表面で、前記ソース領域と前記ベース領域間及び前記
エミッタ領域と前記半導体基板間に絶縁膜を介して形成
されたゲート電極と、前記半導体基板の前記ゲート電極
に接続して形成されたゲート配線と、前記エミッタ領域
に接続して形成されたカソード電極とからなるＭＯＳ制
御サイリスタ素子が、前記半導体基板に互いに隣接して
多数形成されているＭＯＳ制御サイリスタ装置であっ
て、前記ゲート配線と前記カソード電極は、同一レベル
の金属膜を分離して形成されており、前記カソード電極
の一部はボンディングの為のパッドとなっており、前記
パッドの直下に位置する前記ＭＯＳ制御サイリスタ素子
の前記ベース領域は単一の不純物領域となっており、前
記ゲート配線に隣接するＭＯＳ制御サイリスタ素子の前
記ベース領域は、ターンオンの為に比較的不純物濃度の
低い領域と、ターンオフの為の比較的不純物濃度の高い
領域とからなっていることを特徴とする。
【００１１】又、好適な実施例では、前記ベース領域及
び前記ソース領域は、前記パッドの直下では帯状に連続
しており、それ以外の位置では素子毎に分離して島状に
なっている。
び前記ソース領域は、前記パッドの直下では帯状に連続
しており、それ以外の位置では素子毎に分離して島状に
なっている。
【００１２】更に、別の実施例では、前記ベース領域及
び前記ソース領域は、前記パッドの直下では帯状に連続
しており、それ以外の位置では、前記ソース領域のみ帯
状に連続しており前記ベース領域は素子毎に分離して島
状になっている。
び前記ソース領域は、前記パッドの直下では帯状に連続
しており、それ以外の位置では、前記ソース領域のみ帯
状に連続しており前記ベース領域は素子毎に分離して島
状になっている。
【００１３】
【作用】本発明によるＭＯＳ制御サイリスタ装置では、
カソード電極直下でもベース領域に電流の残りやすい部
分が無く、均一なターンオフ動作が行われる。
カソード電極直下でもベース領域に電流の残りやすい部
分が無く、均一なターンオフ動作が行われる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１５】図５、図６とともに、図１と図４を再び参
照しながら、本発明の第１実施例によるＭＯＳ制御サイ
リスタを説明する。この実施例によるＭＯＳ制御サイリ
スタを上からみた外観は、既に説明した従来例と同じで
ある。又、カソードパッド１４下を除く、素子の内部構
造も同じである。従って、図１と図４はそのままあては
まる。
照しながら、本発明の第１実施例によるＭＯＳ制御サイ
リスタを説明する。この実施例によるＭＯＳ制御サイリ
スタを上からみた外観は、既に説明した従来例と同じで
ある。又、カソードパッド１４下を除く、素子の内部構
造も同じである。従って、図１と図４はそのままあては
まる。
【００１６】図５は、図４でＢで示した領域について、
不純物拡散層の配置を示す図である。又、図６は、領域
Ｃの部分を切り出した斜視図である。これらの図から分
かるように、本発明の第１実施例によれば、カソードパ
ッド１４下では、Ｐー型ベース領域１５が存在しない。
即ち、Ｐ型ベース領域６は、Ｎ型エミッタ領域８とＮー
型半導体基板１の間に均等に介在しており、特に電流の
通りやすい部分がなくなっている。
不純物拡散層の配置を示す図である。又、図６は、領域
Ｃの部分を切り出した斜視図である。これらの図から分
かるように、本発明の第１実施例によれば、カソードパ
ッド１４下では、Ｐー型ベース領域１５が存在しない。
即ち、Ｐ型ベース領域６は、Ｎ型エミッタ領域８とＮー
型半導体基板１の間に均等に介在しており、特に電流の
通りやすい部分がなくなっている。
【００１７】従って、このＭＯＳ制御サイリスタでは、
夫々の素子のターンオフするタイミングは次の順序とな
る。先ず、ゲート配線１２を伴うＭＯＳ制御サイリスタ
素子の、Ｐ型ベース領域６に隣接するＮ型エミッタ領域
８がいっせいにターンオフしはじめる。やや遅れて、そ
れらの素子のＰー型ベース領域１５に隣接するＮ型エミ
ッタ領域８がターンオフする。次に、ポリシリコンゲー
ト電極５の抵抗による遅れを伴って、カソードパッド１
４下のＭＯＳ制御サイリスタ素子のＮ型エミッタ領域８
が一斉にターンオフする。ここで、Ｐ型ベース領域６は
Ｎ型エミッタ領域８の全体を覆っているため、Ｐ型ベー
ス領域６からの正孔の排出と共に、Ｎ型エミッタ領域８
全体が同時にターンオフする。従って、カソードパッド
１４下に存在するＮ型エミッタ領域８に部分的に電流が
残って、素子破壊を引き起こす危険性はなくなってい
る。
夫々の素子のターンオフするタイミングは次の順序とな
る。先ず、ゲート配線１２を伴うＭＯＳ制御サイリスタ
素子の、Ｐ型ベース領域６に隣接するＮ型エミッタ領域
８がいっせいにターンオフしはじめる。やや遅れて、そ
れらの素子のＰー型ベース領域１５に隣接するＮ型エミ
ッタ領域８がターンオフする。次に、ポリシリコンゲー
ト電極５の抵抗による遅れを伴って、カソードパッド１
４下のＭＯＳ制御サイリスタ素子のＮ型エミッタ領域８
が一斉にターンオフする。ここで、Ｐ型ベース領域６は
Ｎ型エミッタ領域８の全体を覆っているため、Ｐ型ベー
ス領域６からの正孔の排出と共に、Ｎ型エミッタ領域８
全体が同時にターンオフする。従って、カソードパッド
１４下に存在するＮ型エミッタ領域８に部分的に電流が
残って、素子破壊を引き起こす危険性はなくなってい
る。
【００１８】この場合、カソードパッド１４直下に位置
する素子にはＰー型ベース領域１５が存在しないので、
そこでのターンオン動作はない。ターンオン動作は、カ
ソードパッド１４直下以外の素子のＰー型ベース領域１
５から行われ、そこでのＮー型半導体基板１への電子の
注入が、Ｐ＋型エミッタ層３からの正孔の注入を引き起
こし、Ｎー型半導体基板１での伝導度変調がカソードパ
ッド１４直下を含めて装置全体に広がり、ターンオンが
完了するのである。
する素子にはＰー型ベース領域１５が存在しないので、
そこでのターンオン動作はない。ターンオン動作は、カ
ソードパッド１４直下以外の素子のＰー型ベース領域１
５から行われ、そこでのＮー型半導体基板１への電子の
注入が、Ｐ＋型エミッタ層３からの正孔の注入を引き起
こし、Ｎー型半導体基板１での伝導度変調がカソードパ
ッド１４直下を含めて装置全体に広がり、ターンオンが
完了するのである。
【００１９】このＭＯＳ制御サイリスタは、従来と同様
の工程によって製造される。即ち、リンの不純物濃度が
５×１０14ｃｍ-3のＮー型半導体基板１の裏面から、ボ
ロン及びリンを不純物拡散させて、不純物濃度が１×１
０17ｃｍ-3のＮ＋型バッファ層２と、不純物濃度が１×
１０19ｃｍ-3のＰ型エミッタ層３を形成する。一方、Ｎ
ー型半導体基板１の表面側からは、所定のパターンにし
たがって、Ｐ型ベース領域６、Ｐ型ソース領域７、Ｐ型
分離領域１３、Ｐー型ベース領域１５及びＮ型エミッタ
領域８を、同様に不純物拡散によって形成する。Ｐ型ベ
ース領域６、Ｐ型ソース領域７及びＰ型分離領域１３の
不純物濃度は、夫々５×１０18ｃｍ-3であり、Ｐー型ベ
ース領域１５及びＮ型エミッタ領域８の不純物濃度は、
夫々２×１０17ｃｍ-3及び３×１０20ｃｍ-3である。
尚、ここでの不純物濃度は、最も高い拡散表面でのもの
である。ゲート酸化膜４、ポリシリコンゲート電極５、
酸化膜９及びアノード電極１０も、ＭＯＳ技術で通常行
われているパターン形成方法によって行われる。又、カ
ソード電極１１とゲート配線１２は、同一レベルのアル
ミニウム層を分離して形成される。即ち、Ｎー型半導体
基板１の表面全体に、真空蒸着等でアルミニウム膜を形
成し、ウエットエッチングなどで、カソード電極１１と
ゲート配線１２を分離する。
の工程によって製造される。即ち、リンの不純物濃度が
５×１０14ｃｍ-3のＮー型半導体基板１の裏面から、ボ
ロン及びリンを不純物拡散させて、不純物濃度が１×１
０17ｃｍ-3のＮ＋型バッファ層２と、不純物濃度が１×
１０19ｃｍ-3のＰ型エミッタ層３を形成する。一方、Ｎ
ー型半導体基板１の表面側からは、所定のパターンにし
たがって、Ｐ型ベース領域６、Ｐ型ソース領域７、Ｐ型
分離領域１３、Ｐー型ベース領域１５及びＮ型エミッタ
領域８を、同様に不純物拡散によって形成する。Ｐ型ベ
ース領域６、Ｐ型ソース領域７及びＰ型分離領域１３の
不純物濃度は、夫々５×１０18ｃｍ-3であり、Ｐー型ベ
ース領域１５及びＮ型エミッタ領域８の不純物濃度は、
夫々２×１０17ｃｍ-3及び３×１０20ｃｍ-3である。
尚、ここでの不純物濃度は、最も高い拡散表面でのもの
である。ゲート酸化膜４、ポリシリコンゲート電極５、
酸化膜９及びアノード電極１０も、ＭＯＳ技術で通常行
われているパターン形成方法によって行われる。又、カ
ソード電極１１とゲート配線１２は、同一レベルのアル
ミニウム層を分離して形成される。即ち、Ｎー型半導体
基板１の表面全体に、真空蒸着等でアルミニウム膜を形
成し、ウエットエッチングなどで、カソード電極１１と
ゲート配線１２を分離する。
【００２０】次に、図７、図８及び図９を参照して、本
発明の第２実施例によるＭＯＳ制御サイリスタ装置を説
明する。図５等で示した本発明の第１実施例では、カソ
ードパッド１４直下に位置する素子にはＰー型ベース領
域１５が存在しないので、そこでのターンオン動作はな
い。従って、Ｎー型半導体基板１とＮ型エミッタ領域８
を導通させる為の領域（つまり、Ｐー型ベース領域１５
及びそれらに挟まれたＮー型半導体基板１の領域）は必
要が無い。従って、本発明の第２実施例では、図８で参
照番号２７、２５、２６と共に示すように、Ｐ型ベース
領域６、Ｐ型ソース領域７、Ｎ型エミッタ領域８は夫々
分離せずに、帯状に隣接して形成されている。図１０
は、図８の１０の部分を切り出したものである。これに
伴い、ポリシリコンゲート電極５のパターンは、カソー
ドパッド１４直下では、図９に示すようにゲート配線１
２の延長線上から、両側に伸びるようなものとなる。従
って、カソードパッド１４直下の領域が最も効率的に利
用される。
発明の第２実施例によるＭＯＳ制御サイリスタ装置を説
明する。図５等で示した本発明の第１実施例では、カソ
ードパッド１４直下に位置する素子にはＰー型ベース領
域１５が存在しないので、そこでのターンオン動作はな
い。従って、Ｎー型半導体基板１とＮ型エミッタ領域８
を導通させる為の領域（つまり、Ｐー型ベース領域１５
及びそれらに挟まれたＮー型半導体基板１の領域）は必
要が無い。従って、本発明の第２実施例では、図８で参
照番号２７、２５、２６と共に示すように、Ｐ型ベース
領域６、Ｐ型ソース領域７、Ｎ型エミッタ領域８は夫々
分離せずに、帯状に隣接して形成されている。図１０
は、図８の１０の部分を切り出したものである。これに
伴い、ポリシリコンゲート電極５のパターンは、カソー
ドパッド１４直下では、図９に示すようにゲート配線１
２の延長線上から、両側に伸びるようなものとなる。従
って、カソードパッド１４直下の領域が最も効率的に利
用される。
【００２１】図１１に、本発明の第３実施例を示す。こ
こでは、カソードパッド１４直下以外の領域でも、参照
番号２８で示すように隣接するＰ型ソース領域７は、互
いに連結されている。通常、ターンオフはＰ型ベース領
域６で行われ、Ｐー型ベース領域１５では行われない
が、このような構造とすることにより、Ｐー型ベース領
域１５がターンオフに寄与する割合を高めることが出来
る。
こでは、カソードパッド１４直下以外の領域でも、参照
番号２８で示すように隣接するＰ型ソース領域７は、互
いに連結されている。通常、ターンオフはＰ型ベース領
域６で行われ、Ｐー型ベース領域１５では行われない
が、このような構造とすることにより、Ｐー型ベース領
域１５がターンオフに寄与する割合を高めることが出来
る。
【００２２】
【発明の効果】従って、本発明によるＭＯＳ制御サイリ
スタ装置では、カソードパッド直下での電流集中を効果
的に防止出来る。
スタ装置では、カソードパッド直下での電流集中を効果
的に防止出来る。
【図面の簡単な説明】
【図１】本発明及び従来例によるカソードパッド直下以
外の位置にあるＭＯＳ制御サイリスタ素子を示す一部断
面斜視図。
外の位置にあるＭＯＳ制御サイリスタ素子を示す一部断
面斜視図。
【図２】ＭＯＳ制御サイリスタ素子のターンオン動作を
説明する為の部分図であり、（Ａ）は平面図、（Ｂ）は
この平面図のＢ−Ｂ線に沿った断面図、（Ｃ）はこの平
面図のＣ−Ｃ線に沿った断面図。
説明する為の部分図であり、（Ａ）は平面図、（Ｂ）は
この平面図のＢ−Ｂ線に沿った断面図、（Ｃ）はこの平
面図のＣ−Ｃ線に沿った断面図。
【図３】ＭＯＳ制御サイリスタ素子のターンオフ動作を
説明する為の部分図であり、（Ａ）は平面図、（Ｂ）は
この平面図のＢ−Ｂ線に沿った断面図、（Ｃ）はこの平
面図のＣ−Ｃ線に沿った断面図。
説明する為の部分図であり、（Ａ）は平面図、（Ｂ）は
この平面図のＢ−Ｂ線に沿った断面図、（Ｃ）はこの平
面図のＣ−Ｃ線に沿った断面図。
【図４】本発明及び従来例によるＭＯＳ制御サイリスタ
装置全体を示す平面図。
装置全体を示す平面図。
【図５】本発明の第１実施例によるＭＯＳ制御サイリス
タ装置を示す部分拡散層図。
タ装置を示す部分拡散層図。
【図６】本発明の第１実施例によるカソードパッド直下
の位置にあるＭＯＳ制御サイリスタ素子を示す一部断面
斜視図。
の位置にあるＭＯＳ制御サイリスタ素子を示す一部断面
斜視図。
【図７】図８のＶＩＩーＶＩＩ線に沿った断面図。
【図８】本発明の第２実施例によるＭＯＳ制御サイリス
タ装置を示す部分拡散層図。
タ装置を示す部分拡散層図。
【図９】本発明の第２実施例によるＭＯＳ制御サイリス
タ装置のポリシリコンゲート電極のパターンを示す平面
図。
タ装置のポリシリコンゲート電極のパターンを示す平面
図。
【図１０】本発明の第２実施例によるカソードパッド直
下の位置にあるＭＯＳ制御サイリスタ素子を示す一部断
面斜視図。
下の位置にあるＭＯＳ制御サイリスタ素子を示す一部断
面斜視図。
【図１１】本発明の第３実施例によるＭＯＳ制御サイリ
スタ装置を示す部分拡散層図。
スタ装置を示す部分拡散層図。
１ Ｎー型半導体基板 ２ Ｎ＋型バッファ層 ３ Ｐ＋型エミッタ層 ４ ゲート酸化膜 ５ ポリシリコンゲート電極 ６ Ｐ型ベース領域 ７ Ｐ型ソース領域 ８ Ｎ型エミッタ領域 ９ 酸化膜 １０ アノード電極 １１ カソード電極 １２ ゲート電極 １３ Ｐ型分離領域 １４ カソードパッド １５ Ｐー型ベース領域 １６ ゲートパッド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/74
Claims (4)
- 【請求項１】 第１の導電型の半導体基板と、前記半導
体基板の裏面に形成され前記第１の導電型とは逆の導電
型である第２の導電型を持つエミッタ層と、前記半導体
基板の表面に形成された前記第１の導電型のエミッタ領
域と、前記エミッタ領域と前記半導体基板を分離する様
に前記半導体基板と前記エミッタ領域間に形成された前
記第２の導電型のベース領域と、前記ベース領域に対し
て前記半導体基板を挟んで隣接して形成されたソース領
域と、前記半導体基板の表面で、前記ソース領域と前記
ベース領域間及び前記エミッタ領域と前記半導体基板間
に絶縁膜を介して形成されたゲート電極と、前記半導体
基板の前記ゲート電極に接続して形成されたゲート配線
と、前記エミッタ領域に接続して形成されたカソード電
極とからなるＭＯＳ制御サイリスタ素子が、前記半導体
基板に互いに隣接して多数形成されているＭＯＳ制御サ
イリスタ装置であって、前記ゲート配線と前記カソード
電極は、同一レベルの金属膜を分離して形成されてお
り、前記カソード電極の一部はボンディングの為のパッ
ドとなっており、前記パッドの直下に位置する前記ＭＯ
Ｓ制御サイリスタ素子の前記ベース領域は単一の不純物
領域となっており、前記ゲート配線に隣接するＭＯＳ制
御サイリスタ素子の前記ベース領域は、ターンオンの為
に比較的不純物濃度の低い領域と、ターンオフの為の比
較的不純物濃度の高い領域とからなっていることを特徴
とするＭＯＳ制御サイリスタ装置。 - 【請求項２】 前記ベース領域及び前記ソース領域は、
前記パッドの直下では帯状に連続しており、それ以外の
位置では素子毎に分離して島状になっていることを特徴
とする請求項１記載のＭＯＳ制御サイリスタ装置。 - 【請求項３】 前記ベース領域及び前記ソース領域は、
前記パッドの直下では帯状に連続しており、それ以外の
位置では、前記ソース領域のみ帯状に連続しており前記
ベース領域は素子毎に分離して島状になっていることを
特徴とする請求項１記載のＭＯＳ制御サイリスタ装置。 - 【請求項４】 前記半導体基板の前記エミッタ層に接す
る部分には、不純物濃度が高い前記第一の導電型のバッ
ファ層が設けられていることを特徴とする請求項１記載
のＭＯＳ制御サイリスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22946894A JP3251788B2 (ja) | 1994-09-26 | 1994-09-26 | Ｍｏｓ制御サイリスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22946894A JP3251788B2 (ja) | 1994-09-26 | 1994-09-26 | Ｍｏｓ制御サイリスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897401A JPH0897401A (ja) | 1996-04-12 |
| JP3251788B2 true JP3251788B2 (ja) | 2002-01-28 |
Family
ID=16892673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22946894A Expired - Fee Related JP3251788B2 (ja) | 1994-09-26 | 1994-09-26 | Ｍｏｓ制御サイリスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251788B2 (ja) |
-
1994
- 1994-09-26 JP JP22946894A patent/JP3251788B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0897401A (ja) | 1996-04-12 |
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