JP2712340B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2712340B2 JP2712340B2 JP19922088A JP19922088A JP2712340B2 JP 2712340 B2 JP2712340 B2 JP 2712340B2 JP 19922088 A JP19922088 A JP 19922088A JP 19922088 A JP19922088 A JP 19922088A JP 2712340 B2 JP2712340 B2 JP 2712340B2
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- JP
- Japan
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- film
- photoresist
- silicon nitride
- gate electrode
- nitride film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にショット
キー障壁電界効果トランジスタ（MESFET）におけるエア
ブリッジ構造の製造方法に関する。
キー障壁電界効果トランジスタ（MESFET）におけるエア
ブリッジ構造の製造方法に関する。
従来、GaAs基板に形成する超高周波帯用のMESFETで
は、ソース電極に繋がる配線をエアブリッジ構造でショ
ットキーゲートとクロスオーバさせる構成が用いられて
いる。このエアブリッジ構造の製造方法としては、ゲー
トバスバー上にフォトレジスト，ポリイミド等の有機物
層を形成し、この有機物層を土台としてソース電極に繋
がる配線を形成し、その後に有機物層を除去してゲート
バスバー上を空洞化する方法が採用されている。
は、ソース電極に繋がる配線をエアブリッジ構造でショ
ットキーゲートとクロスオーバさせる構成が用いられて
いる。このエアブリッジ構造の製造方法としては、ゲー
トバスバー上にフォトレジスト，ポリイミド等の有機物
層を形成し、この有機物層を土台としてソース電極に繋
がる配線を形成し、その後に有機物層を除去してゲート
バスバー上を空洞化する方法が採用されている。
上述した従来の製造方法では、有機物層を選択的に形
成する際にイオンミリング等のドライプロセスを行って
いるため、フォトレジストやポリイミド等の有機物層の
表面がこのイオンミリング処理によって変質し易い。こ
のため、有機物層の除去プロセスが不安定なものになっ
て所望のパターンの有機物層を得ることが難しい。ま
た、パッシベーションを損傷しないように除去を行うた
め、有機物層を完全に除去することができなくなり、ク
ロスオーバ部に有機物が異物として残存し、MESFETを汚
し、或いはMESFETの特性に悪影響を与えるという問題が
ある。
成する際にイオンミリング等のドライプロセスを行って
いるため、フォトレジストやポリイミド等の有機物層の
表面がこのイオンミリング処理によって変質し易い。こ
のため、有機物層の除去プロセスが不安定なものになっ
て所望のパターンの有機物層を得ることが難しい。ま
た、パッシベーションを損傷しないように除去を行うた
め、有機物層を完全に除去することができなくなり、ク
ロスオーバ部に有機物が異物として残存し、MESFETを汚
し、或いはMESFETの特性に悪影響を与えるという問題が
ある。
本発明はクロスオーバ部における異物の発生を防止し
て、汚れ及び特性劣化を防止する半導体装置の製造方法
を提供することを目的としている。
て、汚れ及び特性劣化を防止する半導体装置の製造方法
を提供することを目的としている。
本発明の半導体装置の製造方法は、ゲート電極、ソー
ス，ドレイン電極、及びパッシベーション膜を形成した
基板上にフォトレジストを塗布し、かつこのフォトレジ
ストをゲート電極上の部分で除去する工程と、全面に前
記パッシベーション膜に対して10〜30のウェットエッチ
ング比をもつプラズマシリコン窒化膜を成長させ、かつ
前記フォトレジストを除去することにより前記ゲート電
極上の部分にのみ前記プラズマシリコン窒化膜を残す工
程と、前記ソース，ドレイン電極に接続される配線を前
記プラズマシリコン窒化膜上に形成する工程と、前記プ
ラズマシリコン窒化膜をウェットエッチングにより除去
する工程とを含んでいる。
ス，ドレイン電極、及びパッシベーション膜を形成した
基板上にフォトレジストを塗布し、かつこのフォトレジ
ストをゲート電極上の部分で除去する工程と、全面に前
記パッシベーション膜に対して10〜30のウェットエッチ
ング比をもつプラズマシリコン窒化膜を成長させ、かつ
前記フォトレジストを除去することにより前記ゲート電
極上の部分にのみ前記プラズマシリコン窒化膜を残す工
程と、前記ソース，ドレイン電極に接続される配線を前
記プラズマシリコン窒化膜上に形成する工程と、前記プ
ラズマシリコン窒化膜をウェットエッチングにより除去
する工程とを含んでいる。
上述した方法では、フォトレジストを用いたリフトオ
フ法によりパッシベーション膜に対して10〜30のウェッ
トエッチング比をもつプラズマシリコン窒化膜を選択形
成し、かつこの窒化膜をウェットエッチング法により除
去することが可能となる。
フ法によりパッシベーション膜に対して10〜30のウェッ
トエッチング比をもつプラズマシリコン窒化膜を選択形
成し、かつこの窒化膜をウェットエッチング法により除
去することが可能となる。
次に、本発明を図面を参照して説明する。
第１図乃至第５図は本発明の一実施例を工程順に示す
縦断面図である。
縦断面図である。
先ず、第１図のように、半絶縁性GaAs基板１の表面に
ショットキー金属でゲート電極（ゲートバスバー）２を
形成し、かつこれに隣接する位置にオーミック接触した
ソース，ドレイン電極３を形成する。なお、ドレイン電
極の図示は省略している。そして、全面にシリコン窒化
膜やシリコン酸化膜等からなるパッシベーション膜４を
被着し、ソース電極３上にコンタクト用の窓4aを開設す
る。
ショットキー金属でゲート電極（ゲートバスバー）２を
形成し、かつこれに隣接する位置にオーミック接触した
ソース，ドレイン電極３を形成する。なお、ドレイン電
極の図示は省略している。そして、全面にシリコン窒化
膜やシリコン酸化膜等からなるパッシベーション膜４を
被着し、ソース電極３上にコンタクト用の窓4aを開設す
る。
次いで、第２図のように全面にフォトレジスト５を塗
布し、かつクロスオーバ部に相当する箇所のフォトレジ
ストを除去する。そして、100〜110℃の低温でＰ−SiN
膜（プラジマシリコン窒化膜）６を成長させる。このＰ
−SiN膜６の厚さは、クロスオーバ部の高さに相当する
厚さに形成する。
布し、かつクロスオーバ部に相当する箇所のフォトレジ
ストを除去する。そして、100〜110℃の低温でＰ−SiN
膜（プラジマシリコン窒化膜）６を成長させる。このＰ
−SiN膜６の厚さは、クロスオーバ部の高さに相当する
厚さに形成する。
そして、前記フォトレジスト５を除去することによ
り、第３図のように、Ｐ−SiN膜６の一部がリフトオフ
法により除去され、ゲート電極２を覆う領域にのみ残さ
れる。
り、第３図のように、Ｐ−SiN膜６の一部がリフトオフ
法により除去され、ゲート電極２を覆う領域にのみ残さ
れる。
次に、第４図のように全面に配線用金属、ここではTi
/Auで構成した配線膜を被着し、かつこれを所要パター
ンに形成することで配線７を形成する。この配線７には
Auめっきを施している。また、この配線７はパッシベー
ション膜４の開口4aにおいて、ソース電極３に電気接続
される。
/Auで構成した配線膜を被着し、かつこれを所要パター
ンに形成することで配線７を形成する。この配線７には
Auめっきを施している。また、この配線７はパッシベー
ション膜４の開口4aにおいて、ソース電極３に電気接続
される。
しかる後、前記Ｐ−SiN膜６に対してウェットエッチ
ングを行うことにより、第５図のようにゲート電極２上
のＰ−SiN膜６が除去され、この部分に空洞８が形成さ
れる。これにより、配線７はゲート電極２上をエアブリ
ッジ構造でクロスオーバされた構成とされる。なお、こ
の際パッシベーション膜４のエッチング比は、低温成長
Ｐ−SiN膜６の1/10〜1/30程度であるために、パッシベ
ーション膜４がエッチングされることは殆どない。
ングを行うことにより、第５図のようにゲート電極２上
のＰ−SiN膜６が除去され、この部分に空洞８が形成さ
れる。これにより、配線７はゲート電極２上をエアブリ
ッジ構造でクロスオーバされた構成とされる。なお、こ
の際パッシベーション膜４のエッチング比は、低温成長
Ｐ−SiN膜６の1/10〜1/30程度であるために、パッシベ
ーション膜４がエッチングされることは殆どない。
この方法によれば、低温成長したＰ−SiN膜６は、フ
ォトレジスト５を利用したリフトオフ法で選択形成でき
るので、従来の有機物層の場合のような除去の不安定性
が生じることはなく、所望のパターンを容易に得ること
ができ、高精度のクロスオーバ構造を形成できる。ま
た、低温成長したＰ−SiN膜６をパッシベーション膜４
をエッチングすることなくウェットエッチングにより容
易に除去できるので、完全な除去が可能となり、かつ有
機物が異物として残存されることもない。これにより、
MESFETの汚れや異物による特性劣化を防止することが可
能となる。
ォトレジスト５を利用したリフトオフ法で選択形成でき
るので、従来の有機物層の場合のような除去の不安定性
が生じることはなく、所望のパターンを容易に得ること
ができ、高精度のクロスオーバ構造を形成できる。ま
た、低温成長したＰ−SiN膜６をパッシベーション膜４
をエッチングすることなくウェットエッチングにより容
易に除去できるので、完全な除去が可能となり、かつ有
機物が異物として残存されることもない。これにより、
MESFETの汚れや異物による特性劣化を防止することが可
能となる。
以上説明したように本発明は、フォトレジストを用い
たリフトオフ法によりＰ−SiN膜を選択形成しているの
で、有機物層をイオンミリングするときのような除去工
程における不安定性を生じることなく所望のパターンに
形成でき、高精度なクロスオーバ構造を得ることができ
る。また、Ｐ−SiN膜をパッシベーション膜とのエッチ
ング比の大きなウェットエッチング法により除去してい
るので、パッシベーションをエッチングすることなく完
全な除去が可能であり、かつ有機層を用いていないため
に膜残りによる異物の発生及び、この異物による汚れや
特性劣化を有効に防止できる効果がある。
たリフトオフ法によりＰ−SiN膜を選択形成しているの
で、有機物層をイオンミリングするときのような除去工
程における不安定性を生じることなく所望のパターンに
形成でき、高精度なクロスオーバ構造を得ることができ
る。また、Ｐ−SiN膜をパッシベーション膜とのエッチ
ング比の大きなウェットエッチング法により除去してい
るので、パッシベーションをエッチングすることなく完
全な除去が可能であり、かつ有機層を用いていないため
に膜残りによる異物の発生及び、この異物による汚れや
特性劣化を有効に防止できる効果がある。
第１図乃至第５図は本発明の一実施例を製造工程順に示
す縦断面図である。 １…GaAs基板、２…ゲート電極、３…ソース電極、４…
パッシベーション膜、５…フォトレジスト、６…低温成
長Ｐ−SiN膜、７…配線、８…空洞。
す縦断面図である。 １…GaAs基板、２…ゲート電極、３…ソース電極、４…
パッシベーション膜、５…フォトレジスト、６…低温成
長Ｐ−SiN膜、７…配線、８…空洞。
Claims (1)
- 【請求項１】ゲート電極、ソース，ドレイン電極、及び
パッシベーション膜を形成した基板上にフォトレジスト
を塗布し、かつこのフォトレジストをゲート電極上の部
分で除去する工程と、全面に前記パッシベーション膜に
対して10〜30のウェットエッチング比をもつプラズマシ
リコン窒化膜を成長させ、かつ前記フォトレジストを除
去することにより前記ゲート電極上の部分にのみ前記プ
ラズマシリコン窒化膜を残す工程と、前記ソース，ドレ
イン電極に接続される配線を前記プラズマシリコン窒化
膜上に形成する工程と、前記プラズマシリコン窒化膜を
ウェットエッチングにより除去する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19922088A JP2712340B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19922088A JP2712340B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247840A JPH0247840A (ja) | 1990-02-16 |
| JP2712340B2 true JP2712340B2 (ja) | 1998-02-10 |
Family
ID=16404139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19922088A Expired - Lifetime JP2712340B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712340B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734185B2 (ja) * | 1990-08-23 | 1998-03-30 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
| KR100508538B1 (ko) * | 2003-02-04 | 2005-08-17 | 동부아남반도체 주식회사 | 반도체 금속 라인 제조 공정에서의 에어 갭 형성 방법 |
| KR100842674B1 (ko) * | 2006-12-20 | 2008-06-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
-
1988
- 1988-08-10 JP JP19922088A patent/JP2712340B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0247840A (ja) | 1990-02-16 |
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