JPH03293732A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置、特に、オフセット・ゲート構造
を有するリセス・ゲート電界効果トランジスタの製造方
法に関するものである。

従来の技術 化合物半導体装置に代表される半導体技術の先端分野に
ふいては、半導体装置の高性能化への要求が厳しく、こ
れに対応するために半導体装置の構造も複雑化している
。

例えば、ディジタル論理回路等で使用されるＭＥＳＦＥ
Ｔは、動作の高速性と共に消費電力が少ないことが求め
られる。そこで、ピンチオフ電圧Ｖ、を小さくして小さ
な論理振幅で動作するように、一般に活性層を薄く設計
されている。しかしながら、ＧａＡｓ等の化合物半導体
のように表面準位によって表面空乏層が生じる材料を使
用した場合、活性層が薄いために、活性層内で表面空乏
層が占める割合が大きくなって実質的なチャネルが狭め
られてしまう。この結果、特にソースの寄生抵抗Ｒ８が
大きくなり相互コンダクタンスｇ、が低下してしまう。

そこで、ＭＥＳＦＥＴの寄生抵抗Ｒ３を極力低下せしめ
るために、リセスゲート構造が提案されている。

更に、特に自己整合工程によって作製されたＭＥＳＦＥ
Ｔでは、ドレイン電極を構成するｎ＋導電層とゲート電
極との間の間隔が極めて狭いためにドレイン耐圧が低い
という欠点があり、これを解決する目的で、リセス内で
ゲート電極がドレイン領域から離れるようにオフセット
したオフセットゲート構造も提案されている。

発明が解決しようとする課題 上述のような複雑な構造を有する半導体装置は、その製
造工程も複雑化し、１回のレジストパターン形成によっ
てリセス構造内にオフセットゲートを形成することはで
きなかった。即ち、従来の製造方法によれば、リセス領
域を形成するための第１のマスクと、そのリセス領域内
にゲートを形成するための第２のマスクとを使用しなけ
ればならず、また、第１のマスクと第２のマスクとの相
対位置を精密に調整しなければ、最終的に所望の構造の
半導体装置が得られなかった。

また、自己整合的に、リセス領域の中に非対称にゲート
電極を形成する方法も提案されてはいるが、工程が非常
に複雑で実用的ではなかった。

そこで、本発明は、上記従来技術の問題点を解決し、よ
り簡素な工程でリセス構造内に非対称にゲート電極を形
成することができる新規な半導体装置の製造方法を提供
することをその目的としている。

課題を解決するための手段 即ち、本発明に従うと、ゲート電極の周辺で活性層が薄
化されたリセス構造と、該リセス構造内で一方のオーミ
ック電極から遠ざかるようにオフセットしたゲート電極
とを少なくとも備える半導体装置の製造方法において、
半導体基板または半導体層上の少なくとも該ゲート電極
および該リセス構造が形成される領域全体に絶縁膜を形
成する工程と、該ゲート電極を形成する領域内に位置す
る境界により該絶縁膜を２つの領域に分け、該２つの領
域のうち、ドレイン領域側の該絶縁膜を薄化する工程と
、該ゲート電極を形成する領域をパターニングしたレジ
スト層を形成する工程と、該レジスト層をマスクとして
、該レジスト層の下方にもサイドエツチングが進行する
ように、該絶縁膜をエツチングする工程と、該絶縁膜を
マスクとして、該半導体基板または半導体層をエツチン
グする工程と、該レジスト層をマスクとして、該半導体
基板または半導体層上にゲート電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法が提供され
る。

作用 本発明に係る半導体装置の製造方法は、ｎ゛導電層上に
形成した絶縁膜の一部のみを薄化する工程を含み、この
薄化工程によって形成された段差部分においてサイドエ
ツチングを含むエツチング工程を行うことによって、オ
フセットしたリセス構造を形成する工程にその主要な特
徴がある。

即ち、従来の製造方法においては、−旦形成されたリセ
ス構造内で非対称にゲート電極を形成するという手順で
あったために、リセスおよびオフセットゲートの形成工
程が複雑化していた。

これに対して、本発明に係る製造方法においては、最終
的にゲート電極の形成のために使用するレジスト層の直
下に部分的に薄化された絶縁膜を形成することによって
、このレジスト層を利用して、ゲート電極にの位置に対
してオフセットしたリセス領域を形成することを可能と
している。

従って、オフセットしたリセスゲートを形成するために
、何度もレジストをパターニングする必要がなく、製造
工程を著しく簡素化することが可能となる。

以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例 第１図（ａ）〜（ｇｌは、本発明に係る半導体装置の製
造方法を工程毎に示す図である。

まず、第１図（ａ）に示すように、ＧａＡｓ基板１上の
全面にチャネル層２並びにｎ゛導電層３を形成した後、
＾ｕＧｅにより１対のオーミック電極４を形成する。続
いて、第１図ら）に示すように１、スパッタリング法に
より５ｉｎ２による絶縁膜５をオーミック電極４および
チャネル層３上全体に形成する。

次に、第１図（Ｃ）に示すように、エツチング法により
、絶縁膜５の一部を薄化する。このとき、絶縁膜５の部
分的な薄化によって生じる段差は、後述するゲート電極
の位置に概ね対応している。

次に、第１図（６）に示すように、最終的にはゲート電
極を形成するために使用するレジスト層６を形成する。

ここで、レジスト層６は、ゲート電極のパターンにパタ
ーニングされており、且つ、ゲート電極の形成領域は、
前の工程で絶縁膜５に形成された段差を含むように形成
されている。

以上のようにして、パターニングされたレジスト層６を
装荷した基板１を反応性イオンエツチング処理に付すこ
とにより、第１図（ｅ）に示すように、絶縁膜５を部分
的に除去する。このとき、まず、レジスト層６が欠損し
ている領域で絶縁膜５が垂直にエツチングされ、続いて
、サイドエツチングによりレジスト層６の下方に位置す
る絶縁膜５も部分的にエツチングされるように、エツチ
ング条件を選択する。前述のように、絶縁膜５は部分的
に薄化されているので、このようなエツチングを行うこ
とにより、絶縁膜５が薄化された領域ではサイドエツチ
ングが早く進行し、レジスト層６の欠損領域に対して、
絶縁膜５のエツチング領域は非対称に形成される。

次に、上述のように非対称にエツチングされた絶縁膜５
をマスクとして、ｎ゛導電層３およびチャネル層２をエ
ツチングすることによって、第１図（ｆ）に示すように
、絶縁膜５の欠損領域に対応したリセス領域２ａが形成
される。

最後に、レジスト層６を使用したリフトオフ法により、
第１図（（至）に示すように、ゲート電極７を形成する
。このとき、前述のように、レジスト層６の欠損領域に
対して、リセス領域２ａは非対称に形成されているので
、形成されたゲート電極７は、リセス領域７内でオフセ
ットして形成される。

尚、本実施例は、成長により形成されたチャネル層を備
えるＧａＡｓ基板を使用したＭＥＳＦＥＴの製造過程に
ついて説明したが、本発明の適用範囲がこれに限られる
わけではないことは勿論であり、イオン注入によりチャ
ネル層を形成されたＧａＡｓ基板を使用した場合の他、
ＡｌＧａＡｓ／ＧａＡｓＨＥＭＴ。

＾ｌＧａＡｓ／ＧａＡｓＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ等のリ
セスゲート構造とオフセットゲート構造とが有利に作用
する種々のＦＥＴの製造に本発明に係る方法を適用する
ことができる。

発明の詳細 な説明したように、本発明に係る半導体装置の製造方法
によれば、非対称にゲートを形成されたリセス構造を有
する半導体装置を、その製造工程を極端に複雑化するこ
となく製造することができる。従って、ソース抵抗が低
く、且つ、ドレイン耐圧の高いＭＥＳＦＥＴを実用的に
製造することが可能になる。

【図面の簡単な説明】

第１図は、本発明の半導体装置の製造方法の工程断面図
である。 〔主な参照番号〕 １・・・ＧａＡｓ基板、　　２ ３・・・ｎ゛導電層、４ ５・・・絶縁膜、　　６ ７・・・ゲート電極 ・・・チャネル層、 ・・・オーミック電極、 ・・・レジスト層、

Claims (1)

1. 【特許請求の範囲】 　ゲート電極の周辺で活性層が薄化されたリセス構造と
   、該リセス構造内で一方のオーミック電極から遠ざかる
   ようにオフセットしたゲート電極とを少なくとも備える
   半導体装置の製造方法において、 半導体基板または半導体層上の少なくとも該ゲート電極
   および該リセス構造が形成される領域全体に絶縁膜を形
   成する工程と、 該ゲート電極を形成する領域内に位置する境界により該
   絶縁膜を２つの領域に分け、該２つの領域のうち、ドレ
   イン領域側の該絶縁膜を薄化する工程と、 該ゲート電極を形成する領域をパターニングしたレジス
   ト層を形成する工程と、 該レジスト層をマスクとして、該レジスト層の下方にも
   サイドエッチングが進行するように、該絶縁膜をエッチ
   ングする工程と、 該絶縁膜をマスクとして、該半導体基板または半導体層
   をエッチングする工程と、 該レジスト層をマスクとして、該半導体基板または半導
   体層上にゲート電極を形成する工程とを含むことを特徴
   とする半導体装置の製造方法。