JPS6221275A - Ｍｉｓ型半導体素子の製造方法 - Google Patents
Ｍｉｓ型半導体素子の製造方法Info
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- JPS6221275A JPS6221275A JP16067485A JP16067485A JPS6221275A JP S6221275 A JPS6221275 A JP S6221275A JP 16067485 A JP16067485 A JP 16067485A JP 16067485 A JP16067485 A JP 16067485A JP S6221275 A JPS6221275 A JP S6221275A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ型電界効果トランジスタに関し、特にＭ
のような低融点金属をゲート電極材料として用い従来の
ポリシリコン電極以上の特性を得るためのＭＩＳ型電界
効果トランジスタの製造方法に関するものである。
のような低融点金属をゲート電極材料として用い従来の
ポリシリコン電極以上の特性を得るためのＭＩＳ型電界
効果トランジスタの製造方法に関するものである。
従来のＭＩＳ型電界効果トランジスタについて、代表例
を３つ第２〜４図に示す。第２図は、Ｍゲート電極を有
するＭＯ８型電界効果トランジスタ（以後ＭＯ８ＦＥＴ
と略述する）である。まず、半導体基板１に基板と逆の
導電性を有する不純層２を選択的に設はソース及びドレ
イン領域を形成、さらにフィールド酸化膜３を形成する
。ゲート領域の熱酸化膜をフォトリソグラフィー技術及
びエツチング技術により除去し、ゲート酸化膜５を形成
する。その後、ソース及びドレイン領域２にコンタクト
ホールを形成し、アルミ膜を全面に蒸着しフォトリソグ
ラフィー技術及びエツチング技術によ６ｕ配線４，７及
びアルミ電極６を形成する。
を３つ第２〜４図に示す。第２図は、Ｍゲート電極を有
するＭＯ８型電界効果トランジスタ（以後ＭＯ８ＦＥＴ
と略述する）である。まず、半導体基板１に基板と逆の
導電性を有する不純層２を選択的に設はソース及びドレ
イン領域を形成、さらにフィールド酸化膜３を形成する
。ゲート領域の熱酸化膜をフォトリソグラフィー技術及
びエツチング技術により除去し、ゲート酸化膜５を形成
する。その後、ソース及びドレイン領域２にコンタクト
ホールを形成し、アルミ膜を全面に蒸着しフォトリソグ
ラフィー技術及びエツチング技術によ６ｕ配線４，７及
びアルミ電極６を形成する。
このようにして、Ｍゲーへ型ＭＯ８ＦＥＴ、を製造する
。
。
第３図は、Ｓｉゲート型ＭＯ８ＦＥＴである。まず、半
導体基板１１上にＬＯＣＯＳ法を用いてフィールド酸化
［１３及びチャネルストクパ領域１９を形成する。次に
ゲート酸化膜１５を形成し、半導体基板１１全面にポリ
シリコンを成長し不純物を導入後、フォトリングラフイ
ー技術及びエツチング技術によりゲート１１！、極１６
を形成する。その後、半導体基板と逆の導電性を有する
不純物ノー１２を、ゲート電極１６にセル７アラインで
設はソース及びドレイン領域を形成する。そして眉間絶
縁ｇｔｓを形成後、コンタクトホールを７オトリングラ
フイ技術及びエツチング技術により開口し、 、最後に
Ｍ配線１４．１７を形成する。このようにしてＳｉ ゲ
ート型ＭＯ８ＦＥＴを製造する。
導体基板１１上にＬＯＣＯＳ法を用いてフィールド酸化
［１３及びチャネルストクパ領域１９を形成する。次に
ゲート酸化膜１５を形成し、半導体基板１１全面にポリ
シリコンを成長し不純物を導入後、フォトリングラフイ
ー技術及びエツチング技術によりゲート１１！、極１６
を形成する。その後、半導体基板と逆の導電性を有する
不純物ノー１２を、ゲート電極１６にセル７アラインで
設はソース及びドレイン領域を形成する。そして眉間絶
縁ｇｔｓを形成後、コンタクトホールを７オトリングラ
フイ技術及びエツチング技術により開口し、 、最後に
Ｍ配線１４．１７を形成する。このようにしてＳｉ ゲ
ート型ＭＯ８ＦＥＴを製造する。
第４図は、Ｓｉ ’ｙ’−）ｄＭＯ８ＦＥＴＯいｔｌ、
）の例である。第３図のＳｉゲート型ＭＯ８ＦＥＴとの
違いは、ゲートに近接するソース”、ドレインが低濃度
不純物層を有するＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ（以後ＬＤＤと略述する）構造であることである。
）の例である。第３図のＳｉゲート型ＭＯ８ＦＥＴとの
違いは、ゲートに近接するソース”、ドレインが低濃度
不純物層を有するＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ（以後ＬＤＤと略述する）構造であることである。
以下に製造方法を述べるとゲート電極２６を形成するま
では、第３図のＳＲゲート型ＭＯ８ＦＥＴと同様である
。その後、低濃度ソース及びドレイン層３０をイオン注
入によ抄形成する。次にＳｉｎ。
では、第３図のＳＲゲート型ＭＯ８ＦＥＴと同様である
。その後、低濃度ソース及びドレイン層３０をイオン注
入によ抄形成する。次にＳｉｎ。
膜をＣＶＤ法で、半導体基板２１の全面に形成し、ＲＩ
Ｅによってこの５ｉｎ２をエツチングする。このとき、
平坦な部分がちょうどエツチングさｎた時、ゲート型、
甑２６の側面にはＳｉｎ、が残る。この側面のＳｉｎ、
をマスクに高濃度ソース及びドレイン領域２２をイオン
注入と７ニールにより形成する。以後、眉間絶縁膜２８
を形成し、コンタクトホールの形成、そしてＭ配線２４
及び２７を形成する。このようにしてＬＤＤ構造Ｓｔ
ゲート型ＭＯ８ＦＥＴを製造する。
Ｅによってこの５ｉｎ２をエツチングする。このとき、
平坦な部分がちょうどエツチングさｎた時、ゲート型、
甑２６の側面にはＳｉｎ、が残る。この側面のＳｉｎ、
をマスクに高濃度ソース及びドレイン領域２２をイオン
注入と７ニールにより形成する。以後、眉間絶縁膜２８
を形成し、コンタクトホールの形成、そしてＭ配線２４
及び２７を形成する。このようにしてＬＤＤ構造Ｓｔ
ゲート型ＭＯ８ＦＥＴを製造する。
上述した３つの従来のＭＯＳＦＥＴには以下のような欠
点がある。まず、第２図のＭゲート型ＭＯ８ＦＥＴであ
るが、ゲート電極とドレイン領域のオーバーラツプが非
常に大きく、ゲートドレイン間容量が非常に大きくなり
動作スピード上きわめて不利である。また、ショートチ
ャネル効果を起こさない実効ゲート長を得るためには、
例えば第３図に示したＳｔゲート型ＭＯ８ＦＥＴと比べ
非常に素子サイズを太きくシナけｎばならない。このよ
うな原因は、ソース及びドレイン領域とゲート領域をフ
ォトリソグラフィー技術により整合せねばならずアライ
メントマージンを要するからである。
点がある。まず、第２図のＭゲート型ＭＯ８ＦＥＴであ
るが、ゲート電極とドレイン領域のオーバーラツプが非
常に大きく、ゲートドレイン間容量が非常に大きくなり
動作スピード上きわめて不利である。また、ショートチ
ャネル効果を起こさない実効ゲート長を得るためには、
例えば第３図に示したＳｔゲート型ＭＯ８ＦＥＴと比べ
非常に素子サイズを太きくシナけｎばならない。このよ
うな原因は、ソース及びドレイン領域とゲート領域をフ
ォトリソグラフィー技術により整合せねばならずアライ
メントマージンを要するからである。
このように従来の製造方法によるＡｔゲート型ＭＯ８Ｆ
ＥＴでは、得られる特性に限界があることがわかる。
ＥＴでは、得られる特性に限界があることがわかる。
次に、第３図のＳｉゲート型ＭＯ８ＦＥＴであるが、Ｍ
ゲートｆｉＭＯ８ＦＥＴで問題としたゲート−ドレイン
間容量が非常に大きくなること、あるいはゲートパター
ンサイズが大きくなることは、ゲート電極に対しセルフ
ァラインでソース、ドレイン領域を形成することにより
大幅に改善さ几る。
ゲートｆｉＭＯ８ＦＥＴで問題としたゲート−ドレイン
間容量が非常に大きくなること、あるいはゲートパター
ンサイズが大きくなることは、ゲート電極に対しセルフ
ァラインでソース、ドレイン領域を形成することにより
大幅に改善さ几る。
しかしながら、リング−）フィー技術の進歩とともにデ
バイス構造も非常に微細になるにつｎＳｉ ゲート型Ｍ
Ｏ８ＦＥＴにおいても問題が生じてきた。
バイス構造も非常に微細になるにつｎＳｉ ゲート型Ｍ
Ｏ８ＦＥＴにおいても問題が生じてきた。
それは、特にＬＳＩに顕著に現わｎｌ ゲート電極ある
いは配線として用いたポリシリコンは金属に比べると抵
抗値は非常に大きく、微細なパターンレ〔なりかつ配線
長が大きくなるほど、遅延時間が大きくなってくること
による。これは、第４図のＬＤＤ構造を必要とするよう
なゲート長が〜１μｍ近傍のトランジスタにお層ては、
このポリシリコンの抵抗値の影響が最も顕著に現われる
ことになる。この問題に対して、ゲート電極をモリブデ
ン、タングステンなどの高融点金属あるいはそのシリサ
イド、ポリサイドにすることでゲート電極の低抵抗化を
図っている。しかしながら、こｎらの高融点金属は現状
のＳｉ ウェーハの製造ラインに適用するには、工程の
複雑さあるいは工期がひじょうに長くなりマイナスとな
る面が多い。
いは配線として用いたポリシリコンは金属に比べると抵
抗値は非常に大きく、微細なパターンレ〔なりかつ配線
長が大きくなるほど、遅延時間が大きくなってくること
による。これは、第４図のＬＤＤ構造を必要とするよう
なゲート長が〜１μｍ近傍のトランジスタにお層ては、
このポリシリコンの抵抗値の影響が最も顕著に現われる
ことになる。この問題に対して、ゲート電極をモリブデ
ン、タングステンなどの高融点金属あるいはそのシリサ
イド、ポリサイドにすることでゲート電極の低抵抗化を
図っている。しかしながら、こｎらの高融点金属は現状
のＳｉ ウェーハの製造ラインに適用するには、工程の
複雑さあるいは工期がひじょうに長くなりマイナスとな
る面が多い。
以上技術をまとめると、■Ｍゲート型ＭＯ８ＦＥＴにお
いてはゲート容縫犬、パターンサイズ大で高速化、縮少
化には適さないこと、■Ｓｔ ゲート型ＭＯ８ＦＥＴに
おいては、Ａ！ゲート型ＭＯ８ＦＥＴの問題は解決さ１
、たが、微細パターンになるにつｎてポリシリコンゲー
ト電極の抵抗値は大尊くなり、ＬＤＤ構造が必要となる
ようなＳｉ ゲート型ＭＯ８ＦＥＴでは、この影響は最
も顕著となること、■高融点金属及びそのシリサイドポ
リサイドをゲート電泳に用いると、その抵抗値が低いほ
ど従来プロセスとの整合性ＦｉＳ＜、工程も複雑かつ長
くなってしまうこと、の大きく３つの問題がある。
いてはゲート容縫犬、パターンサイズ大で高速化、縮少
化には適さないこと、■Ｓｔ ゲート型ＭＯ８ＦＥＴに
おいては、Ａ！ゲート型ＭＯ８ＦＥＴの問題は解決さ１
、たが、微細パターンになるにつｎてポリシリコンゲー
ト電極の抵抗値は大尊くなり、ＬＤＤ構造が必要となる
ようなＳｉ ゲート型ＭＯ８ＦＥＴでは、この影響は最
も顕著となること、■高融点金属及びそのシリサイドポ
リサイドをゲート電泳に用いると、その抵抗値が低いほ
ど従来プロセスとの整合性ＦｉＳ＜、工程も複雑かつ長
くなってしまうこと、の大きく３つの問題がある。
本発明のＭＩＳ型半導体素子の製造方法によれば、素子
領域を形成した半導体基板に第一の絶縁膜と第一の高融
点金属層を順次形成し、将来ゲート電極になる領域のみ
に第一の高融点金属を選択的にエツチングマスクと・と
もに残す第一の工程と、前記第一の高融点金属をマスク
に第一の領域に高濃度不純物を導入する第二の工程と、
前記第一の高融点金属をさらにエツチングして細らせ、
エツチングのマスクを除去後第二の領域に低濃度不純物
を導入する第三の工程と、前記半導体基板の表面全域に
第二の絶縁膜と前記第一の高融点金属と前記第二の絶縁
膜の存在する第三の領域上の前記第一の高融点金属をリ
フトオフ法により除去する第四の工程と、前記第一の領
域上にコンタクトホールを形成し、前記半導体基板表面
の全域に第一の金属層を形成し、第三の領域のゲート電
極及び配線領域を形成する第五の工程とを有している。
領域を形成した半導体基板に第一の絶縁膜と第一の高融
点金属層を順次形成し、将来ゲート電極になる領域のみ
に第一の高融点金属を選択的にエツチングマスクと・と
もに残す第一の工程と、前記第一の高融点金属をマスク
に第一の領域に高濃度不純物を導入する第二の工程と、
前記第一の高融点金属をさらにエツチングして細らせ、
エツチングのマスクを除去後第二の領域に低濃度不純物
を導入する第三の工程と、前記半導体基板の表面全域に
第二の絶縁膜と前記第一の高融点金属と前記第二の絶縁
膜の存在する第三の領域上の前記第一の高融点金属をリ
フトオフ法により除去する第四の工程と、前記第一の領
域上にコンタクトホールを形成し、前記半導体基板表面
の全域に第一の金属層を形成し、第三の領域のゲート電
極及び配線領域を形成する第五の工程とを有している。
よって、本製造方法により、ｕゲート型ＭＯ８ＦＥＴで
かつ、ＬＤＤ構造を有する高性能なＭＯＳＦＥＴの製造
を可能にする。
かつ、ＬＤＤ構造を有する高性能なＭＯＳＦＥＴの製造
を可能にする。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜Φ）に本発明の製造工程の断面図を示す
。
。
第１図（ａ）は、Ｐ型Ｓｉ基板３１の表面に例えば熱酸
化法によ）ｙｓｉＯ，層を、例えばＬＰＣＶＤ法でＳｔ
、Ｎ、層を順次形成し、素子領域にのみＳｉ３Ｎ。
化法によ）ｙｓｉＯ，層を、例えばＬＰＣＶＤ法でＳｔ
、Ｎ、層を順次形成し、素子領域にのみＳｉ３Ｎ。
１−を順次形成し、素子領域にのみ５ｉｓＮ４ 膜を残
し、チャネルストッパとして例えばイオン注入によｌ）
Ｐ型不純物層を形成しＬＯＣＯ８法によりフィールド酸
化膜３２、チャネルストッパ３９を形成したものである
。次に第一図（ｂ）に示すように、例えばスパッタ法に
よφ高融点金属層としてモリブデン層を形成し、例えば
フォトリソグラフィー技術とドライエッチ技術とドライ
エッチ技術を用いて将来ゲートとなる領域にのみモリブ
テン層４１をドライエッチのマスクであるレジスト４２
とともに残す。次にこのモリブデン層４１とレジスト４
２をマスクに例えばイオン注入技術により高濃度ｎ型不
純物を導入する。次に第１図（ｅ）に示すように、例え
ばドライエツチング技術によりモリブデン層４１をさら
に片側０．２〜０．５μｍ程度オーバーエッチを行ない
、モリブデン層４１を細らせる。次に第１図（ｄ）に示
すようにモリブデン層４１をマスクに、例えばイオン注
入技術によφ、低濃度ｎ型不純物を導入する。次に第１
図（ｅ）に示すように、非酸化性雰囲気中で活性化する
ことにより、高濃度ソース、ドレイン領域３２及び低濃
度ソース、ドレイン領域４０を形成する。その後）Ｓｉ
ｎ。
し、チャネルストッパとして例えばイオン注入によｌ）
Ｐ型不純物層を形成しＬＯＣＯ８法によりフィールド酸
化膜３２、チャネルストッパ３９を形成したものである
。次に第一図（ｂ）に示すように、例えばスパッタ法に
よφ高融点金属層としてモリブデン層を形成し、例えば
フォトリソグラフィー技術とドライエッチ技術とドライ
エッチ技術を用いて将来ゲートとなる領域にのみモリブ
テン層４１をドライエッチのマスクであるレジスト４２
とともに残す。次にこのモリブデン層４１とレジスト４
２をマスクに例えばイオン注入技術により高濃度ｎ型不
純物を導入する。次に第１図（ｅ）に示すように、例え
ばドライエツチング技術によりモリブデン層４１をさら
に片側０．２〜０．５μｍ程度オーバーエッチを行ない
、モリブデン層４１を細らせる。次に第１図（ｄ）に示
すようにモリブデン層４１をマスクに、例えばイオン注
入技術によφ、低濃度ｎ型不純物を導入する。次に第１
図（ｅ）に示すように、非酸化性雰囲気中で活性化する
ことにより、高濃度ソース、ドレイン領域３２及び低濃
度ソース、ドレイン領域４０を形成する。その後）Ｓｉ
ｎ。
層３８を例えばＥＣＲ（電子サイクロトロ共鳴）形プラ
ズマ堆積法で形成する。本方法で堆積を行なった５ｉｎ
ｔ層３８は、膜質は良好でかつ方向性を４だせることが
可能である。したがって、モリブテン層３５の側壁のＳ
ｉｎ、は、平坦な所は比べ約１／３程度であり、エツチ
ングレートは非常に早いことが知られている。次に第１
図（ｆ）に示すように例えばＨＦ水溶液にて、等方向な
エツチングをわずか、に行なうことにより側壁のＳｉＯ
，ｌ−を取り除く。
ズマ堆積法で形成する。本方法で堆積を行なった５ｉｎ
ｔ層３８は、膜質は良好でかつ方向性を４だせることが
可能である。したがって、モリブテン層３５の側壁のＳ
ｉｎ、は、平坦な所は比べ約１／３程度であり、エツチ
ングレートは非常に早いことが知られている。次に第１
図（ｆ）に示すように例えばＨＦ水溶液にて、等方向な
エツチングをわずか、に行なうことにより側壁のＳｉＯ
，ｌ−を取り除く。
次に第１図（ｇ）に示すようにモリブデン層３５を、例
えばＨ，Ｏ，−Ｈ！Ｓｏ、溶液で除去することにより、
モリブデン層３５上の５ｉｎｔ層を取り除く。その後、
ソース及びドレイン領域３２に例えばフォトリソグラフ
ィ技術及びドライエツチング技術により、コンタクトホ
ールを開口する。最後に第１図（ト）に示す：うにＭ−
ｓｉ（１〜３チ程度）合金を例えばスパッタ法によ口形
成し、例えばフォトリングラフィー技術及びドライエツ
チング技術により、ゲート電極３６及びソース、ドレイ
ン配線３４゜３７を形成することによ１１７、ＡＺゲー
ト型ＬＤＤＭＯ８ＦＥＴを実現することができる。
えばＨ，Ｏ，−Ｈ！Ｓｏ、溶液で除去することにより、
モリブデン層３５上の５ｉｎｔ層を取り除く。その後、
ソース及びドレイン領域３２に例えばフォトリソグラフ
ィ技術及びドライエツチング技術により、コンタクトホ
ールを開口する。最後に第１図（ト）に示す：うにＭ−
ｓｉ（１〜３チ程度）合金を例えばスパッタ法によ口形
成し、例えばフォトリングラフィー技術及びドライエツ
チング技術により、ゲート電極３６及びソース、ドレイ
ン配線３４゜３７を形成することによ１１７、ＡＺゲー
ト型ＬＤＤＭＯ８ＦＥＴを実現することができる。
以上説明したように本発明は、将来ゲート電極となる領
域に高融点金属を用い、ＬＤＤ構造を形成した後、リフ
トオフ法を用いることにより、Ｍゲート１を極ＬＤＤ構
造ＭＯ８ＦＥＴを実現することができる。
域に高融点金属を用い、ＬＤＤ構造を形成した後、リフ
トオフ法を用いることにより、Ｍゲート１を極ＬＤＤ構
造ＭＯ８ＦＥＴを実現することができる。
本発明のＭゲート型ＬＤＤＭＯ８ＦＥＴを実現すること
により、Ｍゲート電極に対しセル７アラインで低濃度ソ
ース、ドレイ／領域が形成さｒるため、従来技術で問題
であったゲート−ドレイン間容量は最小におさえること
が可能となる。また、とｎにともないＭゲートにおいて
もＬＤＤ構造を必要とするような短いゲート長のトラン
ジスタが実現可能となる。素子寸法の同様なＳｉ ゲー
トＭＯ８ＦＥＴと比べ、ゲート電極の抵抗値は非常に小
さくなり、より高速動作が可能となる。さらに、ゲート
電極材材が、すであることは、他の金属あるいはシリサ
イドに比べ現状のＳｉ ウェーハプロセスに対しもっと
も適合性があり、コストパフォーマンスも非常をこ良い
ものが実現できる。
により、Ｍゲート電極に対しセル７アラインで低濃度ソ
ース、ドレイ／領域が形成さｒるため、従来技術で問題
であったゲート−ドレイン間容量は最小におさえること
が可能となる。また、とｎにともないＭゲートにおいて
もＬＤＤ構造を必要とするような短いゲート長のトラン
ジスタが実現可能となる。素子寸法の同様なＳｉ ゲー
トＭＯ８ＦＥＴと比べ、ゲート電極の抵抗値は非常に小
さくなり、より高速動作が可能となる。さらに、ゲート
電極材材が、すであることは、他の金属あるいはシリサ
イドに比べ現状のＳｉ ウェーハプロセスに対しもっと
も適合性があり、コストパフォーマンスも非常をこ良い
ものが実現できる。
本発明の実施例を、ｎチャセルＭＯ８ＦＥＴについて説
明したわけであるがＰチャセルＭＯ８ＦＥＴあるいはそ
れぞれのＬＳＩとしてまたＣＭＯ８ＬＳＩとして用いて
も、まったく同様の効果を得ることができる。また、高
融点金属としてモリブデンを用いたが、池の金属（例え
ばタングステン、タンタル、白金）であっても、なんら
さしつかえはない。
明したわけであるがＰチャセルＭＯ８ＦＥＴあるいはそ
れぞれのＬＳＩとしてまたＣＭＯ８ＬＳＩとして用いて
も、まったく同様の効果を得ることができる。また、高
融点金属としてモリブデンを用いたが、池の金属（例え
ばタングステン、タンタル、白金）であっても、なんら
さしつかえはない。
第１図（ａ）〜（ｈ）は、本発明のＭゲート型Ｉ、ＤＤ
ＭＯ８ＦＥＴの断面図を示す。第２図は、従来技術のＭ
ｌ、１！、２１．３１・・・・・・Ｓｉ基板、２ 、１
２ 、２２ 、３２・・・・・・高濃度不純物層、３，
１３，２３．３３・・・・・・フィールドＳｉＯ□層、
４，７，１４，１７，２４，２７，３４，３７°°“°
゛°°アルミ配線、１５，２５．３５・・・・・・ゲー
１−８ｉＯ。 層、６．３６・・・・・・アルミゲート電極、１６．２
６・・・・・・ポリシリコンゲート電極、１８，２８．
３８・・・・・・層間絶縁膜、１９，２９．３９・・・
・・・チャネルストッパー、３０．４０・・・・・・低
濃度不純物層、４１・・・・・・モリブデン層、４２・
・・・・・フォトレジスト。 第 １ 回 ＄１図 ３≠ 茅 ｌ 肥
ＭＯ８ＦＥＴの断面図を示す。第２図は、従来技術のＭ
ｌ、１！、２１．３１・・・・・・Ｓｉ基板、２ 、１
２ 、２２ 、３２・・・・・・高濃度不純物層、３，
１３，２３．３３・・・・・・フィールドＳｉＯ□層、
４，７，１４，１７，２４，２７，３４，３７°°“°
゛°°アルミ配線、１５，２５．３５・・・・・・ゲー
１−８ｉＯ。 層、６．３６・・・・・・アルミゲート電極、１６．２
６・・・・・・ポリシリコンゲート電極、１８，２８．
３８・・・・・・層間絶縁膜、１９，２９．３９・・・
・・・チャネルストッパー、３０．４０・・・・・・低
濃度不純物層、４１・・・・・・モリブデン層、４２・
・・・・・フォトレジスト。 第 １ 回 ＄１図 ３≠ 茅 ｌ 肥
Claims (1)
- 一導電型の素子領域を有する半導体基板に第一の絶縁膜
と第一の高融点金属層を順次形成し、将来ゲート電極に
なる領域のみに前記第一の高融点金属を選択的にエッチ
ングのマスクとともに残す第一の工程と、前記第一の高
融点金属をマスクに第一の領域に高濃度に不純物を導入
する第二の工程と、前記第一の高触点金属をさらにエッ
チングして細らせ、エッチングのマスクを除去し、第二
の領域に低濃度に不純物を導入する第三の工程と、前記
半導体基板の表面全域に第二の絶縁膜を形成し、前記第
一の絶縁膜と、前記第一の高触点金属と前記第二の絶縁
膜の存在する第三の領域上の前記第一の高融点金属をリ
フトオフ法により除去する第四の工程と、前記第一の領
域上にコンタクトホールを形成し、前記半導体基板表面
の全域に第一の金属層を形成し、第三の領域のゲート電
極及び配線領域を形成する第五の工程とを含むことを特
徴とするＭＩＳ型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16067485A JPS6221275A (ja) | 1985-07-19 | 1985-07-19 | Ｍｉｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16067485A JPS6221275A (ja) | 1985-07-19 | 1985-07-19 | Ｍｉｓ型半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6221275A true JPS6221275A (ja) | 1987-01-29 |
Family
ID=15720022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16067485A Pending JPS6221275A (ja) | 1985-07-19 | 1985-07-19 | Ｍｉｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221275A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426314A (en) * | 1992-07-29 | 1995-06-20 | Zaidan Hojin Handotai Kenkyu Shinkokai | Insulated gate control static induction thyristor |
-
1985
- 1985-07-19 JP JP16067485A patent/JPS6221275A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426314A (en) * | 1992-07-29 | 1995-06-20 | Zaidan Hojin Handotai Kenkyu Shinkokai | Insulated gate control static induction thyristor |
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