JP2013141000A - 半導体デバイス - Google Patents

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Abstract

【課題】高温において高性能なトランジスタデバイスを提供する。
【解決手段】トランジスタ１００は、活性領域１０４に接触するコンタクト層を有するゲート１１４を備える。ゲートコンタクト層は、特定の半導体系（例えば、ＩＩＩ属窒化物）と共に使用される場合に、高ショットキー障壁を有し、かつ高温で動作しているときに、低減された劣化を呈する材料で製作される。デバイスは、デバイスの動作寿命をさらに増大させるために、フィールドプレートを組み込むこともできる。
【選択図】図１

Description

本発明は一般に、トランジスタに関し、より詳細には、高温において効率的に動作する
ように設計されたトランジスタに関する。
ＡｌＧａＮ／ＧａＮ半導体材料の製造面での改良が、高周波数、高温、および高電力応
用分野向けの、高電子移動度トランジスタ（ＨＥＭＴ）などのＡｌＧａＮ／ＧａＮトラン
ジスタの開発を進展させる助けとなってきた。ＡｌＧａＮ／ＧａＮは、大きなバンドギャ
ップ、高いピーク電子速度値および飽和電子速度値を有する（例えば、非特許文献１参照
）。ＡｌＧａＮ／ＧａＮ ＨＥＭＴは、１０１３ｃｍ−２を超える２ＤＥＧシート密度、
および比較的高い電子移動度（最大２０１９ｃｍ２／Ｖｓ）を有することもできる（例え
ば、非特許文献２参照）。これらの特性により、ＡｌＧａＮ／ＧａＮ ＨＥＭＴが、無線
周波、マイクロ波、およびミリメートル波周波数において非常に高い電圧および高い電力
動作を実現することが可能になる。
バッファおよび基板上に成長させたＧａＮ／ＡｌＧａＮベースのＨＥＭＴが開示されて
いる（例えば、Ｋｈａｎ等の特許文献１参照）。その他のＡｌＧａＮ／ＧａＮ ＨＥＭＴ
および電界効果トランジスタ（ＦＥＴ）も、開示されている（例えば、非特許文献３およ
び非特許文献４参照）。これらのデバイスのいくつかは、１００ギガヘルツもの高い利得
−帯域幅積（ｆＴ）を示し（例えば、非特許文献５参照）、Ｘ帯において最大１０Ｗ／ｍ
ｍの高電力密度を示している（例えば、非特許文献６参照）。
米国特許第５，１９２，９８７号明細書 米国特許第６，５８６，７８１号明細書 米国再発行特許第３４，８６１号明細書 米国特許第４，９４６，５４７号明細書 米国特許第５，２００，０２２号明細書
B. Gelmont, K. Kim and M. Shur, Monte Carlo Simulation of Electron Transport in Gallium Nitride, J.Appl.Phys. 74, (1993), pp. 1818-1821 R. Gaska, et al., Electron Transport in AlGaN-GaN Heterostructures Grown on 6H-SiC Substrates, Appl.Phys.Lett. 72, (1998), pp. 707-709 Gaska et al., High-Temperature Performance of AlGaN/GaN HFET's on SiC Substrates, IEEE Electron Device Letters, 18, (1997), pp. 492-494 Wu et al. "High Al-content AlGaN/GaN HEMTs With Very High Performance", IEDM-1999 Digest, pp. 925-927, Washington DC, Dec. 1999 Lu et al. "AlGaN/GaN HEMTs on SiC With Over 100 GHz ft and Low Microwave Noise", IEEE Transactions on Electron Devices, Vol. 48, No. 3, March 2001, pp. 581-585 Wu et al., "Bias-dependent Performance of High-Power AlGaN/GaN HEMTs", IEDM-2001, Washington DC, Dec. 2-6, 2001 S Kamalkar and U.K. Mishra, Very High Voltage AlGaN/GaN High Electron Mobility Transistors Using a Field Plate Deposited on a Stepped Insulator, Solid State Electronics 45, (2001), pp. 1645-1662 Wu et al., 30 W/mm GaN HEMTs by field plate optimization, IEEE Electron Device Letters, Vol. 25, No.3, March 2004
電子トラッピング、およびその結果生ずる直流特性と無線周波特性との差異が、これら
のデバイスの性能を制限する要因となってきている。窒化ケイ素（ＳｉＮ）パッシベーシ
ョン（passivation）が、このトラッピングの問題を軽減するために成功裏に使用され、
その結果、１０ＧＨｚにおいて電力密度が１０Ｗ／ｍｍを超える高性能デバイスがもたら
されている。ＧａＮベーストランジスタ内のトラッピング効果を低減させるための方法お
よび構造が開示されている（例えば、特許文献２参照）。しかし、その構造内に存在する
高電界のため、電荷トラッピングは依然として問題である。
フィールドプレートが、ＧａＮベースのＨＥＭＴの性能を高めるために使用されてきた
（例えば、非特許文献７）。最近では、マイクロ波周波数での動作に合せてフィールドプ
レートを最適化することによって、４および８ＧＨｚにおいて３０Ｗ／ｍｍを超える電力
密度の劇的な改善がもたらされている（例えば、非特許文献８参照）。しかし、これらの
デバイスの信頼性は、特に高動作温度において依然として問題である。
本発明は、高温において効率的に動作し、経時的に低劣化を呈するトランジスタを提供する。本発明によるトランジスタデバイスの一実施形態では、炭化ケイ素、サファイア、スピネット、ＺｎＯ、シリコン、窒化ガリウム、及び、窒化アルミニウムからなる群から選択された材料により製造された基板と、基板の上方に形成された複数の活性半導体層を備える活性領域と、活性領域に接触して形成されたソース電極と、活性領域に接触して形成されたドレイン電極と、活性領域上でソース電極とドレイン電極との間に形成されたゲート電極であって、高ショットキー障壁を有し、かつ高動作温度において低劣化を呈する材料から製作されたコンタクト部分を備え、コンタクト部分は、活性領域に接触するように配設されるゲート電極と、活性領域の表面の少なくとも一部分上で、ソース電極とドレイン電極との間に配設された第１のスペーサ層と、コンタクト部分が拡散障壁と活性領域との間に置かれるように、コンタクト部分上に配設された拡散障壁とを備え、コンタクト部分は、ニッケル−クロム合金部分（ＮｉＣｒ）を含む窒化ガリウム系トランジスタデバイスが提供される。
本発明による電界効果トランジスタ（ＦＥＴ）の一実施形態は、複数の半導体層を備え
る活性領域を備える。ドレイン電極およびソース電極が、活性領域に接触して形成される
。ゲート電極が、活性領域上でソース電極とドレイン電極の間に形成される。ゲートは、
高ショットキー障壁を有し、かつ高動作温度において低劣化を呈する材料から製作される
コンタクト部分を備える。コンタクト部分は、活性領域に接触するように配設される。第
１および第２のスペーサ層が形成される。第１のスペーサ層は、活性領域の表面の少なく
とも一部分を覆う。第２のスペーサ層は、ゲート電極、および第１のスペーサ層の少なく
とも一部分を覆う。第２のスペーサ層上に、フィールドプレートが配設される。
本発明によるＩＩＩ族窒化物トランジスタデバイスの一実施形態は、複数の活性半導体
層を備える活性領域を備える。ソース電極が、活性領域に接触して形成される。ドレイン
電極が、活性領域に接触して形成される。ゲート電極が、活性領域上でソース電極とドレ
イン電極との間に形成される。ゲートは、プラチナ（Ｐｔ）、タングステン（Ｗ）、モリ
ブデン（Ｍｏ）、クロム（Ｃｒ）、およびニッケル−クロム合金（ＮｉＣｒ）からなる群
から選択された材料から製作されたコンタクト部分を備える。活性領域の表面の少なくと
も一部分上でソース電極とドレイン電極との間に、少なくとも１層のスペーサ層が配設さ
れる。
本発明によるＩＩＩ族窒化物トランジスタデバイスの別の実施形態は、複数の活性半導
体層を備える活性領域を備える。ソース電極が、活性領域に接触して形成される。ドレイ
ン電極が、活性領域に接触して形成される。ゲート電極が、活性領域上でソース電極とド
レイン電極との間に形成される。ゲートは、多結晶窒化インジウム（ＩｎＮ）から製作さ
れたコンタクト部分を備える。活性領域の表面の少なくとも一部分上でソース電極とドレ
イン電極との間に、少なくとも１層のスペーサ層が配設される。
本発明によるトランジスタデバイスの一実施形態の断面図である。 本発明によるトランジスタデバイスのゲートの一実施形態の断面図である。 本発明によるトランジスタデバイスの一実施形態の断面図である。 本発明によるＦＥＴの一実施形態の断面図である。 本発明によるＦＥＴの一実施形態の断面図である。 本発明によるトランジスタデバイスの上側面の平面図である。 ２つの異なるゲート材料に関する、電力出力対時間のグラフである。 ＮｉＣｒコンタクト部分を備えたゲート電極を有するトランジスタデバイスに関する、電力出力対時間のグラフである。
本発明によるトランジスタゲートの構造および組成は、高電子移動度トランジスタ（Ｈ
ＥＭＴ）など、さまざまなトランジスタ構造で使用することができる。トランジスタは一
般に、複数の半導体層を有する活性領域を含み、そのうち１層がチャネル層である。金属
のソース電極およびドレイン電極が、活性領域に接触して形成され、活性領域内の電界を
調節するために、ゲートが活性領域上でソース電極とドレイン電極との間に形成される。
一実施形態では、活性領域の上に、ソースとドレインとの間で活性領域の表面の少なくと
も一部分を覆って、第１の非導電性スペーサ層が形成される。別の実施形態では、第１の
スペーサ層の少なくとも一部分、およびゲート電極を覆って、第２の非導電性スペーサ層
が形成され、第２のスペーサ層上にフィールドプレートが配設される。これらのスペーサ
層は、誘電体層、または複数の誘電体層の組合せを備えることができ、いくつかの実施形
態では、エピタキシャル成長させた層など、その他の材料を備えることもできる。
一実施形態では、第２のスペーサ層上に導電性フィールドプレートが形成され、そのス
ペーサ層が、フィールドプレートと下方の活性領域との間を分離する。フィールドプレー
トは、スペーサ層上でゲートの縁部からドレイン電極に向かってある距離だけ延び、スペ
ーサ層上でソース電極に向かってある距離だけ延びることができる。フィールドプレート
を、ソース電極またはゲートに電気的に接続することができる。このフィールドプレート
構成により、デバイス内のピーク電界を低減させ、その結果、破壊電圧の増大およびトラ
ッピングの低減をもたらすことができる。電界の低減は、漏れ電流の低減や信頼性の強化
など、その他の利点を生み出すこともできる。スペーサ層とフィールドプレートとの追加
の対を含むこともできる。
ゲート電極は、特定の半導体系（例えば、ＧａＮまたはＡｌＧａＮ）に対応する高ショ
ットキー障壁を有し、かつ高動作温度において低劣化を呈するいくつかの材料で製作する
ことができる。ＧａＮ半導体系では、高ショットキー障壁は、０．４ｅＶを上回る任意の
障壁高さであると考えられており、好ましい障壁高さは０．４５ｅＶを上回る。高動作温
度における低劣化とは、デバイスの無線周波出力電力が、デバイスが３５０℃で１００時
間作動された後に多くとも０．５ｄＢまでしか劣化しないことを意味する。さまざまな材
料が、ある特定の半導体系で使用される場合にこれらの特性を有する。例えば、ある特定
のニッケル−クロム合金（ＮｉＣｒ）をゲートコンタクト金属として有するゲート電極は
、高動作温度において改善された耐久性を呈する。その他の材料は、以下に説明するよう
に、類似の結果を呈している。
要素または層が、別の要素または層「上に」ある、別の要素または層「に接続される」
、別の要素または層「に結合される」、あるいは別の要素または層「に接触する」と記載
される場合、それは、他の要素または層の直接上にあっても、他の要素または層に直接接
続または結合されても、他の要素または層に接触してもよく、あるいは、介在する要素ま
たは層が存在してもよいことが理解されよう。それとは対照的に、要素が別の要素または
層の「直接上に」ある、別の要素または層「に直接接続される」、別の要素または層「に
直接結合される」、あるいは別の要素または層「に直接接触する」と記載される場合、介
在する要素または層は存在しない。同様に、第１の要素または層が、第２の要素または層
「に電気的に接触する」あるいは第２の要素または層「に電気的に結合する」と記載され
る場合、第１の要素または層と第２の要素または層との間の電流の流れを可能にする電気
経路がある。電気経路は、コンデンサ、結合インダクタ、および／または導電性要素間に
直接的な接触がなくても電流の流れを可能にする他の要素を含むことができる。
本発明の諸実施形態は、本明細書において、本発明の理想化された諸実施形態の概略図
である断面図を参照して説明される。したがって、例えば製造技法および／または公差の
結果として、図面の形状との違いが予想される。本発明の諸実施形態は、本明細書に示さ
れる領域の特定の形状に限定されるものと解釈すべきではなく、例えば製造によって生ず
る形状のずれを含むべきである。正方形または長方形として図示または説明される領域は
一般に、標準的な製造上の公差のため、丸いまたは曲線状のフィーチャ（feature）を有
する。したがって、図中に示される領域は、実際は概略であり、その形状は、デバイスの
領域の正確な形状を示すものではなく、本発明の範囲を限定するものではない。
図１は、好ましくはＩＩＩ族窒化物ベースであるが、他の材料系を使用することもでき
る、本発明によるトランジスタデバイス１００の一実施形態を示す。ＩＩＩ族窒化物とは
、窒素と周期表のＩＩＩ族の元素、一般にアルミニウム（Ａｌ）、ガリウム（Ｇａ）、お
よびインジウム（Ｉｎ）との間で形成された半導体化合物を指す。この語は、ＡｌＧａＮ
やＡｌＩｎＧａＮなどの、三元化合物および四元化合物も指す。
トランジスタデバイス１００は、基板１０２を備えることができ、基板１０２は、炭化
ケイ素、サファイア、スピネット（spinet）、ＺｎＯ、シリコン、窒化ガリウム、窒化ア
ルミニウム、あるいはＩＩＩ族窒化物材料の成長を支えることができる任意の他の材料ま
たは材料の組合せから製作することができる。いくつかの実施形態では、基板は、完成後
のトランジスタデバイスから除去される。
基板１０２は、さまざまな材料で製作することができ、適切な基板は、４Ｈポリタイプ
の炭化ケイ素であるが、３Ｃ、６Ｈおよび１５Ｒポリタイプを含む、他の炭化ケイ素ポリ
タイプを使用することもできる。炭化ケイ素は、非常に高い熱伝導性を有し、その結果、
炭化ケイ素上にあるＩＩＩ族窒化物デバイスの全出力電力は、基板の熱放散による制限を
受けない（サファイア上に形成された一部のデバイスの場合も、この制限を受けないこと
がある）。また、炭化ケイ素基板が利用できることから、デバイスを分離し、寄生容量を
低減させる能力ももたらされ、そのことが商用デバイスを可能にしている。ＳｉＣ基板は
、ノースカロライナ州ダラム在の本件特許出願人から入手可能であり、その製造方法は、
科学文献ならびに文献（例えば、特許文献３、特許文献４、および特許文献５参照）に記
載されている。
トランジスタデバイス１００は、活性領域１０４を備える。活性領域１０４は、障壁層
１０６および複数の半導体層１０８を備える。複数の半導体層１０８は、基板１０２とト
ランジスタデバイス１００内の次の層との間の格子不整合を低減するために、基板１０２
上に形成された核形成層（明示的に図示せず）を含むことができる。核形成層は、約１０
００オングストローム（Å）の厚さであるべきだが、他の厚さを使用することもできる。
核形成層は、さまざまな材料を含むことができ、適切な材料はＡｌｚＧａ１−ｚＮ（０＜
＝ｚ＜＝１）であり、また核形成層を、有機金属化学気相成長（ＭＯＣＶＤ）、ハイドラ
イド気相エピタキシ（ＨＶＰＥ）、または分子線エピタキシ（ＭＢＥ）など、周知の半導
体成長技法を使用して、基板１０２上に形成することができる。
複数の半導体層１０８は、核形成層上に形成された高抵抗バッファ層（明示的に図示せ
ず）を備えることもできる。バッファ層は、約２μｍ厚さのＧａＮで製作することができ
、バッファ層の一部分は、鉄（Ｆｅ）でドープされる。ＩＩＩ族窒化物材料のドープ層ま
たは非ドープ層など、他の材料をバッファ層に使用することもでき、好ましいバッファ層
は、Ａ１ｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０＜＝ｘ＜＝１、０＜＝ｙ＜＝１、ｘ＋ｙ＜＝
１）などのＩＩＩ族窒化物材料で製作される。
障壁層１０６は、活性領域１０４の上層として形成することができる。障壁層１０６は
、ＩＩＩ族窒化物材料のドープ層または非ドープ層を備えることができる。障壁層は、１
層または複数層のＡｌｘＧａ１−ｘＮで製作することができ、ただしｘは、０〜１の範囲
であり、またｘは、障壁層１０６を傾斜層とすることができるように、深さの関数とする
ことができる。ＨＥＭＴの実施形態では、２次元電子ガス（２ＤＥＧ）が、複数の半導体
１０８と障壁層１０６の間のヘテロ界面に誘起される。
金属のソース電極１１０およびドレイン電極１１２が、障壁層１０６に接触して形成さ
れる。ゲート１１４が適当なレベルでバイアスをかけられると、電流が活性領域１０４を
通ってソース電極１１０とドレイン電極１１２との間に流れることができる。ソース電極
１１０およびドレイン電極１１２の形成は、上述した特許文献および刊行物に詳細に記載
されている。ソース電極１１０およびドレイン電極１１２は、チタン、アルミニウム、金
、またはニッケルの合金を含むが、それらに限定されないさまざまな材料で製作すること
ができる。
障壁層１０６の上面に、絶縁スペーサ層１１６、例えばＳｉＮからなる層が施される。
次いで、スペーサ層１１６内に、ゲート１１４用の開口がエッチングされる。次いで、ゲ
ート１１４を構成する層が、電子ビーム蒸着によって堆積される。他の堆積プロセスを使
用することもできる。ゲート１１４は、図２を参照して以下に説明するさまざまな材料で
製作することができる。ゲート１１４は、さまざまな長さを有することができ、適切なゲ
ート長は０．１から２．０ミクロン（μｍ）の範囲であるが、他のゲート長を使用するこ
ともできる。
図１に示すように、スペーサ層１１６は、ゲート１１４とソース電極１１０との間、お
よびゲート１１４とドレイン電極１１２との間で、障壁層１０６を全て覆う。スペーサ層
１１６は、誘電体層、または複数の誘電体層の組合せを備えることができる。ＳｉＮ、Ｓ
ｉＯ２、Ｓｉ、Ｇｅ、ＭｇＯｘ、ＭｇＮｘ、ＺｎＯ、ＳｉＮｘ、ＳｉＯｘ、それらの合金
または層シーケンスなどの、さまざまな誘電体材料を使用することができる。スペーサ層
１１６は、さまざまな厚さにすることができ、厚さの適切な範囲は、約０．０３μｍから
０．５μｍである。
図２は、本発明によるゲート電極１１４の一実施形態を示す。ゲート電極１１４は、第
１のスペーサ層１１６上に、ゲート１１４の一部分が障壁層１０６に接触した状態で形成
される。この特定の実施形態では、ニッケル−クロム合金（ＮｉＣｒ）からなるコンタク
ト層２０２が、障壁層１１６に接触する。ＮｉＣｒコンタクト層２０２の特性は、以下に
詳細に説明する。コンタクト層２０２上に、拡散障壁２０４が形成される。拡散障壁２０
４上に、側方導電層（lateral conduction layer）２０６が形成される。側方導電層２０
６上に、保護層２０８が形成される。
コンタクト層２０２は、活性領域の障壁層１０６に直接接触する。適切なコンタクト材
料は、ＧａＮまたはＡｌＧａＮなど、特定の半導体系と共に動作する際に、高ショットキ
ー障壁（または、半導体−半導体系などの非ショットキー接合の場合、高電位障壁）を有
すべきであり、高い動作電圧および温度において耐久性を呈すべきでもある。Ｐｔ、Ｗ、
Ｍｏ、Ｃｒ、ＩｎＮ、およびさまざまなＮｉＣｒ合金を含むがそれらに限定されないいく
つかの材料が、ＩＩＩ族窒化物系と共に使用される場合にこれらの基準を満たす。好まし
いコンタクト層材料は、重量で８０％のＮｉ、および重量で２０％のＣｒを有するＮｉＣ
ｒである。ＮｉＣｒ（８０−２０重量％）が、デバイス上にコンタクト層２０２を形成す
るプロセスで使用することができる好ましいソース材料である。形成されるコンタクト層
２０２を構成する材料の実際の組成は、ソース材料の組成とは異なってよい。例えば、Ｎ
ｉＣｒ（８０−２０重量％）ソース材料は、ＮｉＣｒ（５０−５０重量％）という組成を
有するコンタクト層をもたらすことができる。ＮｉＣｒ（８０−２０重量％）は、（ＩＩ
Ｉ族窒化物系において）Ｎｉに関連する高ショットキー障壁と、Ｃｒの高温耐久性とのど
ちらも有する。ＮｉＣｒ（８０−２０重量％）で形成されたコンタクト層は、ＧａＮと共
に使用される場合、０．５１ｅＶの概略障壁高さを有する。障壁高さは、ＡｌＧａＮ Ｈ
ＥＭＴ上では０．６〜１ｅＶに増大され、図８（以下に説明する）に示すように、３４０
℃の接合部温度で１２０時間動作しているとき、０．３ｄＢの出力電力の劣化があった。
図２に示す実施形態では、ＮｉＣｒコンタクト層は約２０ｎｍの厚さであるが、５〜１０
００ｎｍの範囲内で他の厚さを使用することもできる。
拡散障壁２０４は、コンタクト層２０２を側方導電層２０６から分離する。拡散障壁２
０４の目的は、コンタクト層２０２および側方導電層２０６の内部拡散を防止または遅延
させることである。理想的な拡散障壁は、それが分離する材料に対して不活性である。本
実施形態では、拡散障壁２０４は、Ｐｔからなる層を備える。例えばＷ、Ｍｏ、Ｉｒ、Ｎ
ｉおよびＣｒを含む他の材料を、分離すべき金属に応じて拡散障壁として使用することが
できる。拡散層２０４は、図では、３０ｎｍの概略厚さを有しているが、一般に１０〜１
００ｎｍの範囲内で、他の厚さを使用することができる。
拡散障壁２０４上に、側方導電層２０６が形成される。側方導電層は、デバイス１００
の一端から他端に電流を導通させる。図２は、デバイスの断面を示すので、側方導電層２
０６を通って電流が流れる方向は、主として断面の平面に垂直な（すなわち紙面から出る
）方向である。側方導電層２０６は、電流の流れを促進させるために、高い導電性および
十分な厚さを有すべきである。図２は、Ａｕを含む側方導電層２０６を示すが、高導電性
を有する任意の材料を、隣接する材料を考慮して使用することができる。側方導電層２０
６は、図では、４００ｎｍの厚さを有しているが、一般に１００〜２０００ｎｍの範囲内
で、他の厚さを使用することができる。
側方導電層２０６上に、保護層２０８が形成される。保護層２０８は、側方導電層２０
６に損傷を与える恐れのあるプロセスからそれを遮蔽するのに必要な場合がある。いくつ
かの実施形態では、デバイスは、腐食性プロセスまたはその他の形で損傷を与えるプロセ
スで処理される。例えば、デバイスを、乾式エッチングプロセスを使用して処理すること
ができる。保護層２０８は、側方導電層２０６を遮蔽するために使用することができる。
例えばニッケルなどの材料が、この目的に適している。イオン衝撃プロセスおよび他の処
理プロセスに耐性がある他の材料も、使用することができる。保護層２０８は、図２では
、３０ｎｍの厚さを有するように示されているが、一般に１０〜１００ｎｍの範囲内で、
他の厚さを使用することもできる。
ゲート１１４が、図２では、乱平面構造（split-level structure）を有するように示
されている。ゲート１１４の中央領域２１０が障壁層１０６に接触し、中央領域の両側の
外側領域２１２が、スペーサ層上に配設される。この特定の実施形態の構造は、外側領域
２１２が、フィールドプレート構造として機能することができるようなものである。フィ
ールドプレートについては、以下により詳細に説明する。
上述したゲートコンタクトの構造および組成は、さまざまなデバイスにおいて、さまざ
まな目的に使用することができる。例えば、図３は、本発明によるトランジスタデバイス
３００の一実施形態を示す。デバイス３００は、デバイス１００と類似の構造を有し、ソ
ース電極１１０、ドレイン電極１１２、活性領域１０４、障壁層１０６、複数の半導体層
１０８、および基板１０２を含む、上述したいくつかの共通要素を共通に使う。１つ異な
るのが、ゲート３０２の構造である。ゲートは、乱平面構造を有していない。そうではな
く、ゲート３０２全体が障壁層１０６上に配設される。この実施形態は、スペーサ層を含
まない。その他の点では、デバイス３００はデバイス１００と同様に機能する。ゲート３
０２は、ゲート１１４（図２に示す）と同じ層状構造を有し、コンタクト層、拡散障壁、
側方導電層、および保護層を備える。
図４は、本発明によるＦＥＴデバイス４００の一実施形態を示す。デバイス４００は、
トランジスタデバイス１００に類似しており、基板１０２、活性領域１０４、障壁層１０
６、複数の半導体層１０８、ソース電極１１０、ドレイン電極１１２、およびゲート電極
１１４を含む、上述されたものと同じフィーチャを多く備える。この特定の実施形態は、
第１のスペーサ層４０２および第２のスペーサ層４０４、ならびにフィールドプレート４
０６を含む。エピタキシャル層が成長された後、障壁層１０６の上面に、第１の絶縁スペ
ーサ層４０２が施される。スペーサ層４０２は、ＳｉＮまたは上述の他の適切な非導電性
材料を含むことができる。次いで、第１のスペーサ層４０２内に、ゲート１１４用の開口
がエッチングされ、次いでゲート１１４が堆積される。次いで、例えばＳｉＮまたは別の
適切な材料を含む第２の絶縁スペーサ層４０４が堆積され、ゲート１１４、および第１の
スペーサ層４０２の表面の少なくとも一部分を覆う。次いで、第２のスペーサ層４０４上
に、フィールドプレート４０６が堆積される。フィールドプレート４０６の典型的な組成
は、Ｎｉ／Ａｕ／Ｎｉであるが、他の材料を使用することもできる。フィールドプレート
４０６を、ソース電極１１０またはゲート電極１１４に接続することができる。上述した
ように、フィールドプレート４０６は、デバイス内の電界集中を低減させるように動作し
、デバイスの性能および動作寿命を向上させる。
図５は、本発明によるＦＥＴデバイス５００の別の実施形態を示す。デバイス５００は
、デバイス４００と同様に機能し、基板１０２、活性領域１０４、障壁層１０６、複数の
半導体層１０８、ソース電極１１０、ドレイン電極１１２、ゲート電極１１４、第１のス
ペーサ層４０２および第２のスペーサ層４０４、ならびにフィールドプレート４０６を含
む、上述したいくつかの共通要素を共通に使う。この特定の実施形態は、追加のスペーサ
層５０２およびフィールドプレート５０４を含む。フィールドプレート５０４は、デバイ
ス５００内部の特定の箇所の電界をさらに低減させる働きをする。図５では、スペーサ層
５０２およびフィールドプレート５０４が任意選択であることを示すために、それらの要
素は破線要素として示されている。実際には、追加のスペーサ層／フィールドプレート対
を、必要に応じて含むことができる。追加のフィールドプレートはそれぞれ、追加のスペ
ーサ層によって、その前のフィールドプレートから分離することができる。
図６は、本発明によるＦＥＴデバイス６００の一実施形態の上側面図を示す。フィール
ドプレート６０２を、ソース電極１１０またはゲート１１４に電気的に接続することがで
きる。図６は、フィールドプレート６０２がソース電極１１０に接続された、本発明によ
る一実施形態を示し、２つの代替接続構造を示す。スペーサ層６１２上に、フィールドプ
レート６０２とソース電極１１０との間に延びるように、第１の導電性バス６０４を形成
することができる。さまざまな本数のバスを使用することができるが、使用されるバスが
多くなるほど、バスによって導入され得る望ましくない容量が大きくなる。バス６０４は
、ＦＥＴ活性領域をできるだけ少なく覆いながら、電流がソース電極１１０とフィールド
プレート６０２との間で効果的に分散するように、十分な本数を有すべきである。バス６
０４の適切な本数は、図６に示すように３本とすることができる。
フィールドプレート６０２は、ＦＥＴ６００の活性領域の外側を通ってソース電極１１
０に接続される導電性経路６０６を介して、ソース電極１１０に電気的に接続することも
できる。図６に示すように、経路６０６は、ゲートコンタクト６０８とは反対側の縁部で
、ＦＥＴ６００の活性エリアの外側を通る。本発明による諸代替実施形態では、導電性経
路は、ゲートコンタクト６０８側で、ＦＥＴの活性エリアの外側を通ることができ、また
はＦＥＴ６００は、ＦＥＴ６００の片側または両側を通る２つ以上の導電性経路を含むこ
とができる。一実施形態では、導電性経路６０４、６０６を、ソース電極１１０と同じ材
料で製作することができ、他の実施形態では、それらを異なる材料で製作することができ
、またソース電極１１０を形成した後に、製作プロセス中の別のステップで形成すること
ができる。
フィールドプレート６０２は、さまざまな方法によって、ゲート１１４に電気的に接続
することもでき、２つの適切な方法が本明細書に記載される。第１に、フィールドプレー
トをゲート１１４に、ＦＥＴ６００の活性領域の外側でフィールドプレート６０２とゲー
ト１１４との間を通る第２の導電性経路６１０によって接続することができる。導電性経
路６１０は、ゲートコンタクト６０８に、またはゲートコンタクト６０８の反対側にある
ゲート１１４の一部分など、ＦＥＴ活性領域の外側にあるゲート１１４の一部分に接続す
ることができる。あるいは、フィールドプレート６０２とゲート１１４を接続するために
、２つ以上の導電性経路を使用することもできる。
これに代わる接続構造が、導電性ビア（conductive via）（図示せず）の形をとる導電
性経路を備え、導電性ビアは、第１のフィールドプレート６０２からスペーサ層６１２を
貫通して通りゲート１１４まで形成することができる。ビアは、ゲート１１４と第１のフ
ィールドプレート６０２との間の電気接続をもたらし、ビアを、まずスペーサ層６１２内
に穴をエッチングなどにより形成し、次いでその穴を、別のステップにおいてまたはフィ
ールドプレート６０２の形成中に、導電性材料で埋めることによって形成することができ
る。ビアは、ゲート１１４からフィールドプレート６０２への効果的な電流分散をもたら
すために、フィールドプレート６０２の下方に周期的に配置することができる。
図７は、ＮｉＣｒ（８０−２０重量％）をコンタクト層として有するトランジスタデバ
イス、およびＮｉなどの典型的なコンタクト層材料を有するトランジスタデバイスの劣化
を実験テストした結果を詳示するグラフを示す。グラフは、これらのデバイスのｄＢｍ単
位の電力出力（Ｐｏｕｔ）と、時間単位の時間との関係をプロットしたものである。両デ
バイスに２８Ｖでバイアスをかけて加熱することにより、１００時間近くの間、約３５０
℃の推定接合部温度が生じた。指定条件下でデバイスにストレスをかけた後、グラフは、
ＮｉＣｒコンタクト層を有するデバイスに、約０．２５ｄＢｍの電力出力の降下があった
ことを示している。Ｎｉコンタクト層を有するデバイスには、ストレスをかけた後に、１
ｄＢｍを上回る電力出力の降下があった。
図８は、ＮｉＣｒ（８０−２０重量％）をコンタクト層として有するトランジスタデバ
イスの経時的劣化を実験テストした結果もたらされる、実験的データのグラフである。デ
バイスは、長さ０．６μｍ、幅２４６μｍの概略寸法を有していた。グラフは、ｄＢｍ単
位の電力出力（Ｐｏｕｔ）と、時間単位の時間との関係をプロットしたものである。デバ
イスに、約２８Ｖのドレイン電圧でバイアスをかけて、加熱した。ベースプレート温度は
約３１０℃であり、その結果、３４０℃に近い接合部温度が生じた。デバイスを、Ｐｏｕ
ｔを２分ごとにサンプリングした状態で、１２０時間加熱した。このテストは、４ＧＨｚ
で実施され、圧縮レベルは３ｄＢであった。データは、指定条件下で１２０時間ストレス
がかけられた後、デバイスに０．５ｄＢｍ未満のＰｏｕｔの降下があったことを示す。
以上、本発明を、そのいくつかの好ましい構成に即して詳細に説明してきたが、他のバ
ージョンも可能である。したがって、本発明の趣旨および範囲は、上述のバージョンに限
定されるものではない。
本発明は一般に、半導体デバイスに関し、より詳細には、高温において効率的に動作するように設計された半導体デバイスに関する。

Claims (13)

  1. 窒化ガリウム系トランジスタデバイスであって、
    炭化ケイ素、サファイア、スピネット、ＺｎＯ、シリコン、窒化ガリウム、及び、窒化アルミニウムからなる群から選択された材料により製造された基板と、
    前記基板の上方に形成された複数の活性半導体層を備える活性領域と、
    前記活性領域に接触して形成されたソース電極と、
    前記活性領域に接触して形成されたドレイン電極と、
    前記活性領域上で前記ソース電極と前記ドレイン電極との間に形成されたゲート電極であって、高ショットキー障壁を有し、かつ高動作温度において低劣化を呈する材料から製作されたコンタクト部分を備え、前記コンタクト部分は、前記活性領域に接触するように配設されるゲート電極と、
    前記活性領域の表面の少なくとも一部分上で、前記ソース電極と前記ドレイン電極との間に配設された第１のスペーサ層と、
    前記コンタクト部分が拡散障壁と前記活性領域との間に置かれるように、前記コンタクト部分上に配設された拡散障壁と、
    を備え、
    前記コンタクト部分は、ニッケル−クロム合金部分（ＮｉＣｒ）を含むトランジスタデバイス。
  2. 前記ニッケル−クロム合金部分は、重量で０パーセントより多く、重量で９０パーセント以下のクロムを含む請求項１に記載の窒化ガリウム系トランジスタデバイス。
  3. 前記ニッケル−クロム合金部分は、重量で８０パーセントのニッケルと、重量で２０パーセントのクロムとを含む請求項１に記載の窒化ガリウム系トランジスタデバイス。
  4. 前記ニッケル−クロム合金部分は、重量で５０パーセントのニッケルと、重量で５０パーセントのクロムとを含む請求項１に記載の窒化ガリウム系トランジスタデバイス。
  5. 前記ニッケル−クロム合金部分は、５ｎｍ以上１００ｎｍ以下の厚さを有する請求項１から４のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
  6. 前記ニッケル−クロム合金部分は、２０ｎｍの厚さを有する請求項１から４のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
  7. 前記ゲート電極は、
    前記拡散障壁上に配設された側方導電層と、
    前記側方導電層上に配設された保護層と、
    をさらに有する請求項１から６のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
  8. 前記ゲート電極は、
    上面が凹んだ中央領域を含む乱平面構造（split-level structure）を有し、
    前記側方導電層は、前記中央領域を挟んで非対称に形成され、前記中央領域から前記ドレイン電極の方向へより伸長している請求項７に記載の窒化ガリウム系トランジスタデバイス。
  9. 窒化ガリウム（ＧａＮ）ベースの高電子移動度トランジスタ（ＨＥＭＴ）を含む請求項１から８のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
  10. 前記第１のスペーサ層は、絶縁窒化ケイ素（ＳｉＮ）層を有する請求項１から９のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
  11. 前記コンタクト部分は、プラチナ（Ｐｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル−クロム合金（ＮｉＣｒ）、および多結晶窒化インジウム（ＩｎＮ）からなる群から選択された材料を含む請求項１から１０のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
  12. 前記ゲート電極、および前記第１のスペーサ層の少なくとも一部分を覆う第２のスペーサ層と、
    前記第２のスペーサ層上に配設されたフィールドプレートとをさらに備える請求項１から１１のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
  13. 前記コンタクト部分及び前記拡散障壁の厚さの合計は、前記第１のスペーサ層の厚さより薄い、請求項１から１２のいずれか一項に記載の窒化ガリウム系トランジスタデバイス。
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