CN103779411B - 基于超结槽栅的高压器件及其制作方法 - Google Patents

基于超结槽栅的高压器件及其制作方法 Download PDF

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Abstract

本发明公开了一种基于超结槽栅的高压器件及其制作方法,依次包括衬底、GaN缓冲层、GaN沟道层、AlN隔离层、本征AlGaN层和AlGaN势垒层,所述AlGaN势垒层上间隔设有源极、栅极和漏极,源极和栅极之间设有线性AlGaN层,栅极和漏极之间的部分区域设有线性AlGaN层,后者的线性AlGaN层上设有p‑GaN层,p‑GaN层上设有基极,所述栅极位于线性AlGaN层上方的部分还向源极方向形成有栅源场板;上述结构的顶层还间隔淀积有钝化层,钝化层的间隔内淀积有加厚电极。本发明兼顾了器件击穿电压的提高与导通电阻的减小,同时采用槽栅结构,增强了栅极对沟道2DEG的调控作用,提高了器件的频率性能。

Description

基于超结槽栅的高压器件及其制作方法
技术领域
本发明涉及微电子技术领域,尤其是涉及一种基于超结槽栅的高压器件及其制作方法。
背景技术
近年来以SiC和GaN为代表的第三带宽禁带隙半导体以其禁带宽度大、击穿电场高、热导率高、饱和电子速度大和异质结界面二维电子气浓度高等特性,使其受到广泛关注。在理论上,利用这些材料制作的高电子迁移率晶体管HEMT、发光二极管LED、激光二极管LD等器件比现有器件具有明显的优越特性,因此近些年来国内外研究者对其进行了广泛而深入的研究,并取得了令人瞩目的研究成果。
AlGaN/GaN异质结高电子迁移率晶体管HEMT在高温器件及大功率微波器件方面已显示出了得天独厚的优势,追求器件高频率、高压、高功率吸引了众多的研究。近年来,制作更高频率高压AlGaN/GaN HEMT成为关注的又一研究热点。由于AlGaN/GaN异质结生长完成后,异质结界面就存在大量二维电子气2DEG,并且其迁移率很高,因此我们能够获得较高的器件频率特性。在提高AlGaN/GaN异质结电子迁移率晶体管击穿电压方面,人们进行了大量的研究,发现AlGaN/GaN HEMT器件的击穿主要发生在栅靠漏端,因此要提高器件的击穿电压,必须使栅漏区域的电场重新分布,尤其是降低栅靠漏端的电场,为此,人们提出了采用场板结构的方法:
1.采用场板结构,参见Yuji Ando,Akio Wakejima,Yasuhiro Okamoto等的NovelAlGaN/GaN dual-field-plate FET with high gain,increased linearity andstability,IEDM 2005,pp.576-579,2005。在AlGaN/GaN HEMT器件中同时采用栅场板和源场板结构,将器件的击穿电压从单独采用栅场板的125V提高到采用双场板后的250V,并且降低了栅漏电容,提高了器件的线性度和稳定性。
2.采用超级结结构,参见Akira Nakajima,Yasunobu Sumida,Mahesh H的GaNbased super heterojunction field effect transistors using the polarizationjunction concept。在该器件结构中同时拥有2DEG和2DEH,当栅极正向偏置时,2DEG的浓度不发生任何变化,因此器件的导通电阻不会增加,当栅极反向偏置时,沟道中的2DEG会由于放电而耗尽,从而提高了器件的击穿电压(从110V提高至560V),而导通电阻为6.1mΩ.cm2
发明内容
本发明为了克服上述的不足,提供了一种兼顾了击穿电压的增加和导通电阻的减小,且提高了器件的频率性能的基于超结槽栅的高压器件。
本发明的技术方案如下:
自下而上依次包括衬底、GaN缓冲层、GaN沟道层、AlN隔离层、本征AlGaN层和AlGaN势垒层,所述AlGaN势垒层上间隔依次设有源极、栅极和漏极,所述源极和栅极之间设有线性AlGaN层,栅极和漏极之间的部分区域设有线性AlGaN层,所述栅极与漏极之间的线性AlGaN层上的部分区域设有p-GaN层,p-GaN层上设有基极,所述栅极位于线性AlGaN层上方的部分还向源极方向延伸,形成栅源场板;上述结构的顶层还间隔淀积有钝化层,所述钝化层的间隔内淀积有加厚电极。
所述衬底为蓝宝石、碳化硅、GaN和MgO中的一种或多种。
所述AlGaN势垒层中Al的组分含量在0~1之间,Ga的组分含量与Al的组分含量之和为1。
所述线性AlGaN层中Al的组份含量在0~1之间,且从x线性增加到y,线性AlGaN层的厚度为L,其中任一厚度L1处的Al组分含量为(y-x)×L1/L。
所述钝化层内包括SiN、Al2O3和HfO2中的一种或多种。
所述栅极和漏极之间的p-GaN层和线性AlGaN层同时存在的区域宽度d1>0,仅有线性AlGaN层的区域宽度d2>0,p-GaN层和线性AlGaN层均不存在的区域宽度d3≥0.5μm。
所述栅源场板的宽度d≤1μm。
其中,GaN沟道层可以用AlGaN沟道层代替,用AlGaN沟道层时,AlGaN沟道层中Al的组分含量小于AlGaN势垒层中Al的组分含量。p-GaN层可以用InGaN层代替,用InGaN层时,In的组分含量恒定或者In组分逐渐增加。
本发明基于超结槽栅的高压器件,在栅极与源极之间(简称栅源间)的AlGaN势垒层全部区域上方、栅极与漏极之间(简称栅漏间)的AlGaN势垒层部分区域上方有线性AlGaN层,而在栅漏间线性AlGaN层部分区域上方有p-GaN层,在p-GaN层上制备有电极,该电极与栅极电连接,栅极还延伸至栅源间线性AlGaN层部分区域的上方,形成栅源场板,将栅漏间p-GaN层和线性AlGaN层同时存在的区域称之为第一区域,仅有线性AlGaN层的区域称为第二区域,线性AlGaN层和p-GaN层均没有的区域称为第三区域,栅源间有线性AlGaN层的区域称之为第四区域,这样的结构可以使得器件在导通状态时,即栅极电压≥0V时,第一区域正下方、第二区域正下方和第四区域正下方的AlGaN/GaN界面处2DEG浓度的增加几乎完全相同,均大于第三区域的2DEG浓度,因此第一区域、第二区域和第四区域的电阻均有所减小,因此器件的导通电阻也得到了降低;当器件处于截止状态时,即栅极电压≤阈值电压时,栅下沟道内的2DEG被耗尽,与此同时由于第一区域的基极电极与栅极电连接,因此该区域正下方的2DEG浓度有所减小,甚至减小为50%,因此使得器件的耗尽区有所加宽,所能承担高电场的区域得到加宽,器件击穿电压得到提高;此外,第二区域正下方的2DEG浓度与导通状态时完全相同,有利于电场的重新分布,第三区域确保电场峰值不会出现在漏极处,栅源场板确保电场峰值不会出现在栅靠近源的边界处,使得器件击穿电压再次得到提高。因此该结构在器件导通时的导通电阻得到减小,而在截止状态时的击穿电压得到提高,兼顾了器件击穿电压的提高与导通电阻的减小。同时器件采用槽栅结构,增强了栅极对沟道2DEG的调控作用,提高了器件的频率性能。
上述基于超结槽栅的高压器件的制作步骤如下:
(1)对外延生长的p-GaN/线性AlGaN/AlGaN/GaN材料进行有机清洗的步骤;
(2)对清洗干净的AlGaN/GaN材料进行光刻和干法刻蚀,形成有源区台面的步骤;
(3)对制备好台面的AlGaN/GaN材料进行光刻,形成p-GaN和线性AlGaN层的刻蚀区,再放入ICP干法刻蚀反应室中,将栅极和漏极之间的部分区域、以及栅极、源极和漏极上方的p-GaN层以及线性AlGaN层均刻蚀掉,形成栅漏间第三区域的步骤;
(4)对器件进行光刻,然后放入电子束蒸发台中淀积欧姆接触金属Ti/Al/Ni/Au=20/120/45/50nm,并进行剥离,最后在氮气环境中进行850℃,35s的快速热退火,形成欧姆接触的步骤;
(5)对制备好欧姆接触的器件进行光刻,形成p-GaN层的刻蚀区,再放入ICP干法刻蚀反应室中,将栅极和源极之间全部区域、栅极和漏极之间部分区域的p-GaN层刻蚀掉,同时形成栅极和源极之间的第四区域、栅极和漏极之间的第一区域和第二区域的步骤;
(6)对器件进行光刻,形成基极区域,然后放入电子束蒸发台中淀积Ni/Au=20/20nm并进行剥离,最后在大气环境中进行550℃,10min的退火,形成基极欧姆接触的步骤;
(7)对完成基极制备的器件进行光刻,形成槽栅刻蚀区域,再放入ICP干法刻蚀反应室中,将AlGaN势垒层刻蚀掉5~10nm,然后再去除刻蚀残留物,形成槽栅结构的步骤;
(8)对完成槽栅刻蚀的器件进行光刻,形成栅极和栅源场板区域,然后放入电子束蒸发台中淀积Ni/Au=20/200nm并进行剥离,完成栅极和栅源场板制备的步骤;
(9)对完成栅极及栅源场板制备的器件放入PECVD反应室淀积SiN钝化膜的步骤;
(10)对器件进行清洗、光刻显影,将源极、栅极和漏极上面覆盖的SiN薄膜刻蚀掉的步骤;
(11)对器件再次进行清洗、光刻显影,并放入电子束蒸发台中淀积Ti/Au=20/200nm加厚电极,完成整体器件的制备。
其中,在步骤(1)中,采用流动的去离子水清洗并放入HCl∶H2O=1∶1的溶液中进行腐蚀30~60s,最后用流动的去离子水清洗并用高纯氮气吹干;
步骤(3)中,在ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,Cl2的流量为10sccm,N2的流量为10sccm,刻蚀时间为5min~8min;第三区域为p-GaN层和线性AlGaN层均不存在的区域,;
步骤(5)中,ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,Cl2的流量为10sccm,N2的流量为10sccm,刻蚀时间为3min~5min;该步骤中,第一区域为栅漏间p-GaN层和线性AlGaN层同时存在的区域,第二区域为栅漏间仅有线性AlGaN层的区域;第四区域为栅极和源极之间有线性AlGaN层的区域;
步骤(7)中,ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,Cl2的流量为10sccm,N2的流量为10sccm,并通过在HCl∶H2O=1∶1溶液中处理30s,去除刻蚀残留物;
步骤(9)中,PECVD反应室的工艺条件为:SiH4的流量为40sccm,NH3的流量为10sccm,反应室压力为1~2Pa,射频功率为40W,淀积200nm~300nm厚的SiN钝化膜;
步骤(10)中,ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,CF4的流量为20sccm,氩气的流量为10sccm,刻蚀时间为10min。
本发明的有益效果如下:
(1)本发明采用器件栅漏间第一区域、第二区域和第三区域以及栅源间第四区域的形成使得器件导通时第一区域、第二区域和第四区域的2DEG浓度增加,电阻得到减小,达到降低器件导通电阻的目的;
(2)本发明采用器件栅漏间第一区域、第二区域和第三区域以及栅源间第四区域的形成使得器件截止时第一区域的2DEG得到减小,第二区域和第三区域的2DEG与器件导通时相同,增加了器件耗尽区的宽度,改变了电场分布,达到提高器件击穿电压的目的;
(3)本发明采用栅源场板,确保了电场峰值不会出现在栅极靠近源极的边界处,达到提高击穿电压的目的;
(4)本发明采用槽栅结构,增强了栅极对沟道2DEG的控制作用,提高了器件的频率性能。
附图说明
本发明将通过例子并参照附图的方式说明,其中:
图1是本发明中基于超结槽栅的高压器件的结构示意图;
图2是制作流程图。
具体实施方式
现在结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图,仅以示意方式说明本发明的基本结构,因此其仅显示与本发明有关的构成。
如图1所示的基于超结槽栅的高压器件,自下而上依次包括衬底1、GaN缓冲层2、GaN沟道层3、AlN隔离层4、本征AlGaN层5和AlGaN势垒层6,所述AlGaN势垒层6上间隔设有源极7、栅极8和漏极9,所述源极7和栅极8之间设有线性AlGaN层10,栅极8和漏极9之间的部分区域设有线性AlGaN层10,所述栅极8和漏极9之间的线性AlGaN层10上设有p-GaN层11,p-GaN层11上设有基极12,所述栅极8位于线性AlGaN层10上方的部分还向源极7方向延伸,形成栅源场板;上述结构的顶层还间隔淀积有钝化层13,所述钝化层13的间隔内淀积有加厚电极14。其中,所述衬底1为蓝宝石、碳化硅、GaN和MgO中的一种或多种。所述AlGaN势垒层6中Al的组分含量在0~1之间,Ga的组分含量与Al的组分含量之和为1。所述线性AlGaN层中Al的组份含量在0~1之间,且从x线性增加到y,线性AlGaN层的厚度为L,其中任一厚度L1处的Al组分含量为(y-x)×L1/L。所述钝化层13内包括SiN、Al2O3和HfO2中的一种或多种。所述栅极8和漏极9之间的p-GaN层11和线性AlGaN层10同时存在的区域宽度d1>0,仅有线性AlGaN层10的区域宽度d2>0,p-GaN层11和线性AlGaN层10均不存在的区域宽度d3≥0.5μm。所述栅源场板的宽度d≤1μm。
上述结构中,GaN沟道层3可以用AlGaN沟道层代替,用AlGaN沟道层时,AlGaN沟道层中Al的组分含量小于AlGaN势垒层6中Al的组分含量。p-GaN层可以用InGaN层代替,用InGaN层时,In的组分含量恒定或者In组分逐渐增加。
本发明基于超结槽栅的高压器件,在栅极与源极之间(简称栅源间)的AlGaN势垒层全部区域上方、栅极与漏极之间(简称栅漏间)的AlGaN势垒层部分区域上方有线性AlGaN层,而在栅漏间线性AlGaN层部分区域上方有p-GaN层,在p-GaN层上制备有电极,该电极与栅极电连接,栅极还延伸至栅源间线性AlGaN层部分区域的上方,形成栅源场板,将栅漏间p-GaN层和线性AlGaN层同时存在的区域称之为第一区域,仅有线性AlGaN层的区域称为第二区域,线性AlGaN层和p-GaN层均没有的区域称为第三区域,栅源间有线性AlGaN层的区域称之为第四区域,这样的结构可以使得器件在导通状态时,即栅极电压≥0V时,第一区域正下方、第二区域正下方和第四区域正下方的AlGaN/GaN界面处2DEG浓度的增加几乎完全相同,均大于第三区域的2DEG浓度,因此第一区域、第二区域和第四区域的电阻均有所减小,因此器件的导通电阻也得到了降低;当器件处于截止状态时,即栅极电压≤阈值电压时,栅下沟道内的2DEG被耗尽,与此同时由于第一区域的基极电极与栅极电连接,因此该区域正下方的2DEG浓度有所减小,甚至减小为50%,因此使得器件的耗尽区有所加宽,所能承担高电场的区域得到加宽,器件击穿电压得到提高;此外,第二区域正下方的2DEG浓度与导通状态时完全相同,有利于电场的重新分布,第三区域确保电场峰值不会出现在漏极处,栅源场板确保电场峰值不会出现在栅靠近源的边界处,使得器件击穿电压再次得到提高。因此该结构在器件导通时的导通电阻得到减小,而在截止状态时的击穿电压得到提高,兼顾了器件击穿电压的提高与导通电阻的减小。同时器件采用槽栅结构,增强了栅极对沟道2DEG的调控作用,提高了器件的频率性能。
如图2所示,本发明的的制作步骤如下:
(1)对外延生长的p-GaN/线性AlGaN/AlGaN/GaN材料进行有机清洗的步骤,该步骤中采用流动的去离子水清洗并放入HCl∶H2O=1∶1的溶液中进行腐蚀30~60s,最后用流动的去离子水清洗并用高纯氮气吹干;
(2)对清洗干净的AlGaN/GaN材料进行光刻和干法刻蚀,形成有源区台面的步骤;
(3)对制备好台面的AlGaN/GaN材料进行光刻,形成p-GaN和线性AlGaN层的刻蚀区,再放入ICP干法刻蚀反应室中,将栅极和漏极之间的部分区域、以及栅极、源极和漏极上方的p-GaN层以及线性AlGaN层均刻蚀掉,形成栅漏间第三区域的步骤,该步骤中,第三区域为p-GaN层以及线性AlGaN层均不存在的区域,该步骤中,在ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,Cl2的流量为10sccm,N2的流量为10sccm,刻蚀时间为5min~8min;
(4)对器件进行光刻,然后放入电子束蒸发台中淀积欧姆接触金属Ti/Al/Ni/Au=20/120/45/50nm,并进行剥离,最后在氮气环境中进行850℃,35s的快速热退火,形成欧姆接触的步骤;
(5)对制备好欧姆接触的器件进行光刻,形成p-GaN层的刻蚀区,再放入ICP干法刻蚀反应室中,将栅极和源极之间全部区域、栅极和漏极之间部分区域的p-GaN层刻蚀掉,同时形成栅极和源极之间的第四区域、栅极和漏极之间的第一区域和第二区域的步骤,第一区域为栅漏间为p-GaN层和线性AlGaN层同时存在的区域,第二区域为栅漏间仅有线性AlGaN层的区域,第四区域为栅源间有线性AlGaN层的区域;该步骤中ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,Cl2的流量为10sccm,N2的流量为10sccm,刻蚀时间为3min~5min;
(6)对器件进行光刻,形成基极区域,然后放入电子束蒸发台中淀积Ni/Au=20/20nm并进行剥离,最后在大气环境中进行550℃,10min的退火,形成基极欧姆接触的步骤;
(7)对完成基极制备的器件进行光刻,形成槽栅刻蚀区域,再放入ICP干法刻蚀反应室中,将AlGaN势垒层刻蚀掉5~10nm,然后再去除刻蚀残留物,形成槽栅结构的步骤,该步骤中ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,Cl2的流量为10sccm,N2的流量为10sccm,并通过在HCl∶H2O=1∶1溶液中处理30s,去除刻蚀残留物;
(8)对完成槽栅刻蚀的器件进行光刻,形成栅极和栅源场板区域,然后放入电子束蒸发台中淀积Ni/Au=20/200nm并进行剥离,完成栅极和栅源场板制备的步骤;
(9)对完成栅极及栅源场板制备的器件放入PECVD反应室淀积SiN钝化膜的步骤,该步骤中PECVD反应室的工艺条件为:SiH4的流量为40sccm,NH3的流量为10sccm,反应室压力为1~2Pa,射频功率为40W,淀积200nm~300nm厚的SiN钝化膜;
(10)对器件进行清洗、光刻显影,将源极、栅极和漏极上面覆盖的SiN薄膜刻蚀掉的步骤,该步骤中ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,CF4的流量为20sccm,氩气的流量为10sccm,刻蚀时间为10min;
(11)对器件再次进行清洗、光刻显影,并放入电子束蒸发台中淀积Ti/Au=20/200nm的加厚电极,完成整体器件的制备。
上述依据本发明为启示,通过上述的说明内容,相关工作人员完全可以在不偏离本项发明技术思想的范围内,进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容,必须要根据权利要求范围来确定其技术性范围。

Claims (11)

1.一种基于超结槽栅的高压器件,其特征在于,自下而上依次包括衬底、GaN缓冲层、GaN沟道层、AlN隔离层、本征AlGaN层和AlGaN势垒层,所述AlGaN势垒层上间隔依次设有源极、栅极和漏极,所述源极和栅极之间设有线性AlGaN层,栅极和漏极之间的部分区域设有线性AlGaN层,所述栅极与漏极之间的线性AlGaN层上设有p-GaN层,p-GaN层上设有基极,所述栅极位于线性AlGaN层上方的部分还向源极方向延伸,形成栅源场板;上述结构的顶层还间隔淀积有钝化层,所述钝化层的间隔内淀积有加厚电极。
2.根据权利要求1所述的基于超结槽栅的高压器件,其特征在于,所述衬底为蓝宝石、碳化硅、GaN和MgO中的一种或多种。
3.根据权利要求1所述的基于超结槽栅的高压器件,其特征在于,所述AlGaN势垒层中Al的组分含量在0~1之间,Ga的组分含量与Al的组分含量之和为1。
4.根据权利要求1所述的基于超结槽栅的高压器件,其特征在于,所述线性AlGaN层中Al的组份含量在0~1之间,且从x线性增加到y,线性AlGaN层的厚度为L,其中任一厚度L1处的Al组分含量为(y-x)×L1/L。
5.根据权利要求1所述的基于超结槽栅的高压器件,其特征在于,所述钝化层内包括SiN、Al2O3和HFO2中的一种或多种。
6.根据权利要求1所述的基于超结槽栅的高压器件,其特征在于,所述栅极和漏极之间的p-GaN层和线性AlGaN层同时存在的区域宽度d1>0,仅有线性AlGaN层的区域宽度d2>0,p-GaN层和线性AlGaN层均不存在的区域宽度d3≥0.5μm。
7.根据权利要求1所述的基于超结槽栅的高压器件,其特征在于,所述栅源场板的宽度d≤1μm。
8.根据权利要求1至7中任一项所述的基于超结槽栅的高压器件,其特征在于,用AlGaN沟道层代替GaN沟道层,AlGaN沟道层中Al的组分含量小于AlGaN势垒层中Al的组分含量。
9.根据权利要求8所述的基于超结槽栅的高压器件,其特征在于,用InGaN层代替p-GaN层。
10.一种基于超结槽栅的高压器件的制作方法,其特征在于,包括:
(1)对外延生长的p-GaN/线性AlGaN/AlGaN/GaN材料进行有机清洗的步骤;
(2)对清洗干净的p-GaN/线性AlGaN/AlGaN/GaN材料进行光刻和干法刻蚀,形成有源区台面的步骤;
(3)对制备好台面的p-GaN/线性AlGaN/AlGaN/GaN材料进行光刻,形成p-GaN和线性AlGaN层的刻蚀区,再放入ICP干法刻蚀反应室中,将栅极和漏极之间的部分区域、以及栅极、源极和漏极上方的p-GaN层以及线性AlGaN层均刻蚀掉,形成栅极和漏极之间第三区域的步骤;
(4)对器件进行光刻,然后放入电子束蒸发台中淀积欧姆接触金属Ti/Al/Ni/Au,并进行剥离,最后在氮气环境中进行850℃,35s的快速热退火,形成欧姆接触的步骤;
(5)对制备好欧姆接触的器件进行光刻,形成p-GaN层的刻蚀区,再放入ICP干法刻蚀反应室中,将栅极和源极之间全部区域、栅极和漏极之间部分区域的p-GaN层刻蚀掉,同时形成栅极和源极之间第四区域、栅极和漏极之间的第一区域和第二区域的步骤;
(6)对器件进行光刻,形成基极区域,然后放入电子束蒸发台中淀积Ni/Au并进行剥离,最后在大气环境中进行550℃,10min的退火,形成基极欧姆接触的步骤;
(7)对完成基极制备的器件进行光刻,形成槽栅刻蚀区域,再放入ICP干法刻蚀反应室中,将AlGaN势垒层刻蚀掉5~10nm,然后再去除刻蚀残留物,形成槽栅结构的步骤;
(8)对完成槽栅刻蚀的器件进行光刻,形成栅极和栅源场板区域,然后放入电子束蒸发台中淀积Ni/Au并进行剥离,完成栅极和栅源场板制备的步骤;
(9)对完成栅极及栅源场板制备的器件放入PECVD反应室淀积SiN钝化膜的步骤;
(10)对器件进行清洗、光刻显影,将源极、栅极和漏极上面覆盖的SiN薄膜刻蚀掉的步骤;
(11)对器件再次进行清洗、光刻显影,并放入电子束蒸发台中淀积Ti/Au加厚电极,完成整体器件的制备。
11.根据权利要求10所述的基于超结槽栅的高压器件的制作方法,其特征在于,步骤(1)中,采用流动的去离子水清洗并放入HCl:H2O=1:1的溶液中进行腐蚀30~60s,最后用流动的去离子水清洗并用高纯氮气吹干;
步骤(3)中,在ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,Cl2的流量为10sccm,N2的流量为10sccm,刻蚀时间为5min~8min;该步骤中,第三区域为p-GaN层和线性AlGaN层均不存在的区域;
步骤(5)中,ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,Cl2的流量为10sccm,N2的流量为10sccm,刻蚀时间为3min~5min;该步骤中,第一区域为栅极和漏极之间p-GaN层和线性AlGaN层同时存在的区域,第二区域为仅有线性AlGaN层的区域,第四区域为栅极和源极之间有线性AlGaN层的区域;
步骤(7)中,ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,Cl2的流量为10sccm,N2的流量为10sccm,并通过在HCl:H2O=1:1溶液中处理30s,去除刻蚀残留物;步骤(9)中,PECVD反应室的工艺条件为:SiH4的流量为40sccm,NH3的流量为10sccm,反应室压力为1~2Pa,射频功率为40W,淀积200nm~300nm厚的SiN钝化膜;步骤(10)中,ICP干法刻蚀反应室中的工艺条件为:上电极功率为200W,下电极功率为20W,反应室压力为1.5Pa,CF4的流量为20sccm,氩气的流量为10sccm,刻蚀时间为10min。
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* Cited by examiner, † Cited by third party
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CN113035701B (zh) * 2021-03-12 2024-05-07 重庆万国半导体科技有限公司 一种栅极电阻可调型超结功率器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1973163B1 (en) * 2007-03-23 2012-04-11 Cree, Inc. High temperature performance capable gallium nitride transistor

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795642B2 (en) * 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
JP5134378B2 (ja) * 2008-01-07 2013-01-30 シャープ株式会社 電界効果トランジスタ
JP2010118515A (ja) * 2008-11-13 2010-05-27 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
KR101285598B1 (ko) * 2012-02-06 2013-07-15 삼성전자주식회사 질화물계 이종접합 반도체 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
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EP1973163B1 (en) * 2007-03-23 2012-04-11 Cree, Inc. High temperature performance capable gallium nitride transistor

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