JP2007505501A - フィールドプレートを有するワイドバンドギャップトランジスタデバイス - Google Patents

フィールドプレートを有するワイドバンドギャップトランジスタデバイス Download PDF

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Abstract

活性層との電気的コンタクトで形成された金属のソースおよびドレインコンタクト（２０，２２）を有する活性半導体層を備えるトランジスタ構造。ゲートコンタクト（２６）が、活性層内の電界を変調するためにソースコンタクトとドレインコンタクトとの間に形成されている。スペーサ層（２４）が、活性層の上に形成されている。導電性フィールドプレート（２８）がスペーサ層の上に形成され、ゲートコンタクトの端からドレインコンタクトに向かって距離Ｌｆ延びている。フィールドプレートは、ゲートコンタクトに電気的に接続されている。

Description

本発明は、２００３年９月に出願されたパリーク（Ｐａｒｉｋｈ）らの米国特許出願第６０／５０１，５７６号の仮出願の利益を主張する。
本発明は、トランジスタに関し、より具体的にはフィールドプレートを用いるトランジスタに関する。
高電子移動度トランジスタ（ＨＥＭＴ）は、シリコン（Ｓｉ）またはガリウム砒素（ＧａＡｓ）のような半導体材料から頻繁に作製される固体トランジスタの一般的なタイプである。Ｓｉの１つの短所は、電子移動度が低く（６００‐１４５０ ｃｍ２／Ｖ−ｓ）高いソース抵抗を生じさせることである。この抵抗は、ＳｉベースのＨＥＭＴの高いパフォーマンスゲインを低下させうる（非特許文献１参照）。
ＧａＡｓベースのＨＥＭＴは、民間用および軍事用のレーダ、携帯電話機、および衛星通信における信号増幅のスタンダードとなった。ＧａＡｓは、Ｓｉよりも高い電子移動度（約６０００ ｃｍ２／Ｖ−ｓ）を有し、Ｓｉよりもソース抵抗が低く、これらはＧａＡｓベースのデバイスがより高い周波数で動作することを可能にする。しかしながら、ＧａＡｓは比較的小さいバンドギャップ（室温で１．４２ ｅＶ）および比較的小さい降伏電圧を有し、そのことはＧａＡｓベースのＨＥＭＴが高周波数で大電力を提供することを妨げる。
ＡｌＧａＮ／ＧａＮなどのワイドバンドギャップ半導体の製造における改良は、高周波数・高温・および大電力アプリケーションのためのＡｌＧａＮ／ＧａＮ ＨＥＭＴの開発に注目を集めた。ＡｌＧａＮ／ＧａＮは大きなバンドギャップを有し、また高いピークおよび飽和電子速度値も有する（非特許文献２参照）。ＡｌＧａＮ／ＧａＮ ＨＥＭＴはまた、１０１３／ｃｍ２を超える２次元電子ガス（２ＤＥＧ）面密度および比較的高い電子移動度（２０１９ ｃｍ２／Ｖｓまで）を有する（非特許文献３参照）。これらの特徴は、ＡｌＧａＮ／ＧａＮ ＨＥＭＴが非常に高い電圧および大電力での動作をＲＦ、マイクロ波、およびミリ波周波数で提供できるようにする。
ＡｌＧａＮ／ＧａＮ ＨＥＭＴはサファイア基板上で成長されていて、４．６ Ｗ／ｍｍの電力密度および７．６ Ｗの総電力が確認された（非特許文献４）。より最近では、ＳｉＣ上で成長されたＡｌＧａＮ／ＧａＮ ＨＥＭＴが８ ＧＨｚで９．８ Ｗ／ｍｍの電力密度（非特許文献５）および９ ＧＨｚで２２．９の総出力電力（非特許文献６）を記録した。
パリーク（Ｐａｒｉｋｈ）らの米国特許出願第５，１９２，９８７号は、バッファおよび基板の上に成長されたＧａＮ／ＡｌＧａＮベースのＨＥＭＴを開示している。他のＡｌＧａＮ／ＧａＮ ＨＥＭＴおよび電界効果トランジスタ（ＦＥＴ）は、非特許文献７および８に説明されている。これらのデバイスの中には、６７ ＧＨｚにものぼる利得帯域幅積（ｆＴ）（非特許文献９）や１０ ＧＨｚで２．８４ Ｗ／ｍｍの高電力密度（非特許文献１０および１１）を示したものがある。
米国特許第６，５８６，７８１号 米国特許第５，２９０，３９３号 米国特許第５，６８６，７３８号 米国特許第５，３９３，９９３号 米国特許第５，５２３，５８９号 米国特許第５，７３９，５５４号 米国特許第６，３１６，７９３号 米国特許第６，５４８，３３３号 米国特許出願公開第２００２／０１６７０２３号 米国特許出願公開第２００３／０００２００９２号 米国特許第５，１９２，９８７号 米国特許第５，２９６，３９５号 米国特許第５，６８６，７３７号 「Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆａｂｒｉｃａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ」、米国特許出願第０９／５６７，７１７号、２０００年５月１０日出願 ＣＲＳ Ｐｒｅｓｓ、「Ｔｈｅ Ｅｌｅｃｔｒｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ Ｈａｎｄｂｏｏｋ」、第２版、Ｄｏｒｆ、１９９７年、ｐ． ９９４ Ｂ． Ｂｅｌｍｏｎｔ， Ｋ． Ｋｉｍ ａｎｄ Ｍ． Ｓｈｕｒ， Ｊ．Ａｐｐｌ．Ｐｈｙｓ．， ７４， ｐ． １８１８ （１９９３） Ｒ． Ｇａｓｋａ， Ｊ．Ｗ． Ｙａｎｇ， Ａ． Ｏｓｉｎｓｋｙ， Ｑ． Ｃｈｅｎ， Ｍ．Ａ． Ｋｈａｎ， Ａ．Ｏ． Ｏｒｌｏｖ， Ｇ．Ｌ． Ｓｎｉｄｅｒ ａｎｄ Ｍ．Ｓ． Ｓｈｕｒ， Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．， ７２， ７０７ （１９９８） Ｙ．Ｆ． Ｗｕ ｅｔ ａｌ．， ＩＥＩＣＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．， Ｅ−８２−Ｃ， １８９５ （１９９９） Ｙ．Ｆ． Ｗｕ， Ｄ． Ｋａｐｏｌｎｅｋ， Ｊ．Ｐ． Ｉｂｂｅｔｓｏｎ， Ｐ． Ｐａｒｉｋｈ， Ｂ．Ｐ． Ｋｅｌｌｅｒ ａｎｄ Ｕ．Ｋ． Ｍｉｓｈｒａ， ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．Ｄｅｖ．， ４８， ５８６ （２００１） Ｍ． Ｍｉｃｏｖｉｃ， Ａ Ｋｕｒｄｏｇｈｌｉａｎ， Ｐ． Ｊａｎｋｅ， Ｐ． Ｈａｓｈｉｍｏｔｏ， Ｄ．Ｗ．Ｓ． Ｗｏｎｇ， Ｊ．Ｓ． Ｍｏｏｎ， Ｌ． ＭｃＣｒａｙ ａｎｄ Ｃ． Ｎｇｕｙｅｎ， ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．Ｄｅｖ．， ４８， ５９１ （２００１） Ｇａｓｋａ ｅｔ ａｌ．， "Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＡｌＧａＮ／ＧａＮ ＨＦＥＴ’ｓ ｏｎ ＳｉＣ Ｓｕｂｓｔｒａｔｅｓ，" ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． １８， Ｎｏ．１０， Ｏｃｔｏｂｅｒ １９９７， ｐ． ４９２ Ｐｉｎｇ ｅｔ ａｌ．， "ＤＣ ａｎｄ Ｍｉｃｒｏｗａｖｅ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ Ｈｉｇｈ Ｃｕｒｒｅｎｔ ＡｌＦａＮ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ Ｇｒｏｗｎ ｏｎ Ｐ−ｔｙｐｅ ＳｉＣ Ｓｕｂｓｔｒａｔｅｓ，" ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ． １９， Ｎｏ． ２， Ｆｅｂｒｕａｒｙ １９９８， ｐ． ５４ Ｋ． Ｃｈｕ ｅｔ ａｌ．， ＷＯＣＳＥＭＭＡＤ， Ｍｏｎｔｅｒｅｙ， ＣＡ （Ｆｅｂｒｕａｒｙ １９９８） Ｇ． Ｓｕｌｌｉｖａｎ ｅｔ ａｌ．， "Ｈｉｇｈ Ｐｏｗｅｒ １０−ＧＨｚ Ｏｐｅｒａｔｉｏｎ ｏｆ ＡｌＧａＮ ＨＦＥＴ’ｓ ｉｎ Ｉｎｓｕｌａｔｉｎｇ ＳｉＣ，" ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． １９， Ｎｏ． ６， ｐ． １９８ （Ｊｕｎｅ １９９８） Ｗｕ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． １９， Ｎｏ． ２， ｐ． ５０ （Ｆｅｂｒｕａｒｙ １９９８）
電子トラッピングおよびその結果であるＤＣ特性とＲＦ特性との間の差異は、ＡｌＧａＮ／ＧａＮ ＨＥＭＴのようなＧａＮベースのトランジスタの性能において制限的要素であった。このトラッピング問題を軽減するためにシリコン窒化物（ＳｉＮ）パシベーション（ｐａｓｓｉｖａｔｉｏｎ）が用いられ、１０ ＧＨｚで１０ Ｗ／ｍｍを超える電力密度を有する高性能デバイスをもたらした。特許文献１は、ＧａＮベースのトランジスタにおいてトラッピング効果を低減する方法および構造を開示している。しかしながら、これらの構造に存在する高い電界によって、電荷トラッピングは依然として問題でありうる。
本発明は、ゲートに接続されたフィールドプレートを用いて、改善されたトランジスタ構造を提供し、動作特性を改善する。本発明による１つのトランジスタは、基板上に形成された複数の活性半導体層を備える。ソースコンタクトは、その複数の活性層との電気的コンタクトで形成されていて、ドレインコンタクトも、その複数の活性層との電気的コンタクトで形成されていて、その複数の活性層の最上部にあるソースコンタクトとドレインコンタクトとの間にスペースを伴う。ゲートは、その複数の活性層の最上部との電気的コンタクトでソースコンタクトとドレインコンタクトとの間に形成されている。エピタキシ材料からなるスペーサ層は、その複数の活性層の最上部の表面にゲートコンタクトとドレインコンタクトとの間に形成されていて、ゲートは、スペーサ層により覆われていない。フィールドプレートは、ゲートの一部としてスペーサ層上に形成されている。
本発明によるトランジスタの別の実施形態は、基板上に形成された複数の活性半導体層を備える。ソースコンタクトは、その複数の活性層との電気的コンタクトで形成されている。ドレインコンタクトも、その複数の活性層との電気的コンタクトで形成されていて、その複数の活性層の最上部にあるソースコンタクトとドレインコンタクトとの間にスペースを伴う。ゲートは、その複数の活性層の最上部との電気的コンタクトでソースコンタクトとドレインコンタクトとの間に形成されている。スペーサ層は、その複数の活性層の最上部の表面にゲートコンタクトとドレインコンタクトとの間に形成されていて、ゲートコンタクトを覆っている。フィールドプレートはスペーサ層上に形成されていて、ゲートに電気的に接続されている。
本発明によるトランジスタの別の実施形態は、基板上に形成された複数の活性半導体層を備える。ソースおよびドレインコンタクトは、その複数の活性層との電気的コンタクトで形成されている。ゲートは、その複数の活性層の最上部との電気的コンタクトでソースコンタクトとドレインコンタクトとの間に形成されている。第１のスペーサ層は、その複数の活性層の最上部の表面にゲートとドレインコンタクトとの間に形成されていて、ゲートは、そのスペーサ層により覆われていない。第１のフィールドプレートは、ゲートの一部としてスペーサ層上に形成されていて、スペーサ層上をドレインコンタクトに向かって延びている。第２のスペーサ層は、そのフィールドプレートおよびそのフィールドプレートとドレインコンタクトとの間のスペーサ層の表面を覆い、さらに、第２のスペーサ層上にあってゲートの端からドレインコンタクトに向かって延びている第２のフィールドプレートを備える。
これら及び他のさらなる本発明の特徴および利点は、添付の図面とともに参照することで以下の詳細な説明から当業者に明らかになるだろう。
本発明によるフィールドプレートの配置は、多くの異なるトランジスタ構造とともに用いることができる。ワイドバンドギャップトランジスタ構造は、一般に活性領域を備え、金属のソースコンタクトおよびドレインコンタクトが活性領域との電気的コンタクトで形成され、ゲートコンタクトがソースコンタクトとドレインコンタクトとの間に活性領域内の電界を変調するために形成されている。活性領域の上にスペーサ層が形成されている。スペーサ層は、誘電体層、アンドープの又は空乏化したワイドバンドギャップエピタキシ材料などのエビタキシ材料の層、またはこれらの組み合わせからなることができる。導電性のフィールドプレートがスペーサ層の上に形成され、ゲートコンタクトの端からドレインコンタクトに向かって距離Ｌｆ延びている。フィールドプレートは、ゲートコンタクトに電気的に接続されることができる。このフィールドプレートの配置は、デバイス内のピーク電界を低減し、降伏電圧の増加およびトラッピングの低減という結果を生じる。電界の低減は、リーク電流の低減および信頼性の向上などの他の利益ももたらす。
本発明によるフィールドプレートの配置を用いることができるトランジスタのあるタイプは、高電子移動度トランジスタ（ＨＥＭＴ）であり、一般にはバッファ層およびバッファ層の上のバリア層を備える。二次元電子ガス（２ＤＥＧ）層／チャネルが、バッファ層とバリア層との間の接合面に形成されている。ゲートコンタクトがソースコンタクトとドレインコンタクトとの間のバリア層の上に形成され、本発明によると、スペーサ層が少なくともゲートとドレインコンタクトとの間のバリア層の上に形成されている。スペーサ層は、ゲートとソースコンタクトとの間のバリア層を覆うこともできる。スペーサ層は、ゲートコンタクトの形成前または後に形成されることができる。スペーサ層は、誘電体層、アンドープの又は空乏化したＩＩＩ族窒化物材料の層、またはこれらの組み合わせからなることができる。Ａｌ、Ｇａ、またはＩｎの合金などの異なるＩＩＩ族元素をスペーサ層で用いることができ、適当なスペーサ層の材料はＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）である。導電性のフィールドプレートがスペーサ層の上に形成され、ゲートの端からドレインコンタクトに向かって距離Ｌｆ延びている。いくつかの実施形態で、フィールドプレートは、ゲートコンタクトの延長として同一の堆積ステップで形成される。他の実施形態で、フィールドプレートとゲート電極は、別々の堆積ステップで形成される。さらに他の実施形態で、フィールドプレートは、ソースコンタクトと接続されることができる。
本発明によるフィールドプレートの配置を用いることができるトランジスタの別のタイプは金属半導体接合ＦＥＴ（ＭＥＳＦＥＴ）であり、基板の上のバッファ層およびバッファ層の上のチャネル層を備え、バッファ層は基板とチャネル層との間にある。ソースコンタクトがチャネル層とのオーミックコンタクトで備えられ、ドレインコンタクトもチャネル層とのオーミックコンタクトで備えられている。ソースコンタクトとドレインコンタクトとの間にチャネル層上のスペースが残っていて、ゲートがソースコンタクトとドレインコンタクトとの間のチャネル層の上に備えられている。スペーサ層が、少なくともゲートとドレインコンタクトとの間のチャネル層の上に備えられている。スペーサ層は、ゲートとソースコンタクトとの間のスペースを覆うこともできる。フィールドプレートが、ゲートとの電気的コンタクトでスペーサ層の上に備えられている。
ＨＥＭＴおよびＭＥＳＦＥＴの両方についてのこのフィールドプレートの配置は、フィールドプレートを有しないデバイスと比較してデバイス内のピーク電界を低減し、降伏電圧の増加およびトラッピングの低減という結果を生じさせることができる。電界の低減は、リーク電流の低減および信頼性の向上などの他の利益ももたらす。
図１および２は、本発明による窒化物ベースの基板１２を備えるＨＥＭＴ１０の一実施形態を示し、基板１２は、シリコンカーバイド、サファイア、スピネット（ｓｐｉｎｅｔ）、ＺｎＯ、シリコン、ガリウム窒化物、アルミニウム窒化物、またはＩＩＩ族窒化物材料の成長をサポートすることができる任意の他の材料とすることができる。いくつかの実施形態で、基板１２は、Ｄｕｒｈａｍ，ＮＣのＣｒｅｅ，Ｉｎｃ．から商業的に入手可能な半絶縁性４Ｈ‐ＳｉＣ からなることができる。
核生成層１４が基板１２上に生成され、基板１２とＨＥＭＴ１０の次の層との間の格子不整合を低減することができる。核生成層１４は、膜厚がおよそ１０００オングストローム（Å）であるべきだが、他の膜厚を用いることもできる。核生成層１４は、多くの異なる材料からなることができ、適切な材料はＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）である。本発明による一実施形態で、核生成層はＡｌＮ（ＡｌｚＧａ１−ｚＮ，ｚ＝１）からなる。核生成層１４は、有機金属気相成長法（ＭＯＣＶＤ）、高蒸気圧エピタキシ（ｈｉｇｈ ｖａｐｏｒ ｐｒｅｓｓｕｒｅ ｅｐｉｔａｘｙ）（ＨＶＰＥ）、または分子線エピタキシ（ＭＢＥ）などの既知の半導体成長技法を用いて基板１２上に形成されることができる。さらに他の実施形態で、核生成層は、ＨＥＭＴ１０内のバッファ層などの別の層の一部として形成されることができる（以下に詳細に説明する）。
核生成層１４の形成は、基板１２に用いられる材料に依存しうる。たとえば、様々な基板の上に核生成層１４を形成する方法が特許文献２および３に教示されており、それぞれは本明細書で完全に記載されたかのように参照により組み込まれる。シリコンカーバイドの上に核生成層を形成する方法が特許文献４、５、および６に開示されており、それぞれは本明細書で完全に記載されたかのように参照により組み込まれる。
ＨＥＭＴ１０は、核生成層１４上に形成された高抵抗バッファ層１６をさらに備え、適切なバッファ層１６はＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）などのＩＩＩ族窒化物材料からなる。本発明による別の実施形態で、バッファ層１６は、膜厚およそ２μｍで層の一部にＦｅがドープされたＧａＮ層からなる。
バリア層１８が、バッファ層１６がバリア層１８と核生成層１４との間にはさまれるように、バッファ層上に形成されている。バッファ層１６およびバリア層１８のそれぞれは、ドープされた又はアンドープのＩＩＩ族窒化物材料からなることができる。バリア層１８は、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮ、またはそれらの組み合わせなどの異なる材料の１つまたは複数の層からなることができる。一実施形態で、バリア層１８は、０．８ ｎｍのＡｌＮおよび２２．５ ｎｍのＡｌｘＧａ１−ｘＮ（フォトルミネッセンスによる測定でｘ≒０．１９５）からなる。例示的構造は、特許文献１、７、８、９、および１０に示されており、それらのそれぞれは本明細書で完全に記載されたかのように参照により組み込まれる。他の窒化物ベースのＨＥＭＴ構造は、特許文献１１および１２に示されており、それらのそれぞれは本明細書で完全に記載されたかのように参照により組み込まれる。バッファ層１６およびバリア層１８は、核生成層１４の成長に用いられたのと同一の方法を用いてつくることができる。二次元電子ガス（２ＤＥＧ）層／チャネル１７が、バッファ層１６とバリア層１８との間のヘテロ界面に形成されている。デバイス間の電気的分離が、活性ＨＥＭＴの外部でメサエッチまたはイオン注入によりなされている。
金属のソースコンタクト２０およびドレインコンタクト２２が形成され、バリア層１８を通過してオーミックコンタクトをつくる。スペーサ層２４が、ソースコンタクトとドレインコンタクトとの間のバリア層１８の表面に形成されることができる。スペーサ層２４は、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料の１つの層、または異なる誘電体などの非導電性材料の複数の異なる層からなることができる。代替実施形態で、スペーサ層は、エピタキシャル材料の１つもしくは複数の層だけ、または誘電体材料の層との組み合わせからなることができる。スペーサ層は多くの異なる厚さとすることができ、適切な厚さの範囲はおよそ０．０５から０．５ミクロンである。スペーサ層２４は、主にフィールドプレートをその上に堆積できるように配置され、フィールドプレートはゲート２６からドレインコンタクト２２に向かって延びている。したがって、本発明によるいくつかの実施形態で、スペーサ層２４はバリア層１８の表面上のゲート２６とドレインコンタクト２２との間にのみ備えられることができる。
スペーサ層２４がソースコンタクトとドレインコンタクトとの間のバリア層１８を覆う実施形態で、スペーサ層２４をバリア層１８までエッチングし、ゲート電極２６の底面がバリア層１８の表面上にあるようにゲート電極２６を堆積することができる。スペーサ層２４がバリア層１８の一部のみを覆う実施形態で、ゲート２６をスペーサ層２４に隣接してバリア層１８上に堆積することができる。さらに他の実施形態で、ゲート２６をスペーサ層２４の前に堆積することができる。
フィールドプレート２８は、ゲート電極を形成している金属をパターニングし、ゲート２６の上部がゲート２６の端からドレイン２２に向かって距離Ｌｆ延びているフィールドプレート構造２８を形成するように、スペーサ層２４にわたり延びているようにすることによって、ゲートの一部として形成されることができる。言い換えると、スペーサ層２４上のゲート金属の一部が、フィールドプレート２８を形成する。その構造は次に、シリコン窒化物などの誘電体パシベーション３０により覆われることができる。誘電体パシベーション３０を形成する方法は、上述の特許文献および非特許文献において詳細に説明されている。
ゲート２６が適切なレベルにバイアスされているとき、ソートコンタクト２０とドレインコンタクト２２との間を２ＤＥＧ層／チャネル１７を介して電流が流れることができる。ソートコンタクト２０およびドレインコンタクト２２は、チタン、アルミニウム、金、またはニッケルの合金を含むがこれらに制限されない異なる材料から作られることができる。ゲート２６もまた、金、ニッケル、白金、パラジウム、イリジウム、チタン、クロム、チタンとタングステンの合金、または白金シリサイドを含むがこれらに制限されない異なる材料から作られることができる。ゲート２６は、多くの異なる長さをとることができ、ゲート長の適切な範囲は０．０１から２ミクロンである。本発明による一実施形態で、好ましいゲート長（Ｌｇ）はおよそ０．５ミクロンである。いくつかの実施形態で、フィールドプレート２８はゲート２６の延長として同一の堆積ステップで形成される。他の実施形態で、フィールドプレート２８およびゲート２６は、別々の堆積ステップで形成される。ソースコンタクト２０およびドレインコンタクト２２の形成は、上述の特許文献および非特許文献に詳細に説明されている。
フィールドプレート２８は、ゲート２６の端からバリア層の上を異なる距離Ｌｆ延びていることができ、他の距離を用いることもできるが距離の適切な範囲は０．１から１．５μｍである。フィールドプレート２８は、多くの異なる導電性材料からなることができ、適切な材料はゲート２６に用いられているのと同じ金属などの金属である。ゲート２６およびフィールドプレート２８は、標準的な配線形成（ｍｅｔａｌｌｉｚａｔｉｏｎ）方法を用いて堆積することができる。
図３および４に、本発明による図１および２のＨＥＭＴ１０に類似するＨＥＭＴ４０の別の実施形態を示す。図３および４のＨＥＭＴ４０ならびにそれ以降の図面の同一または類似する特徴については、図１および２と同一の参照番号を用いる。ＨＥＭＴ４０は、基板１２、核生成層１４、バッファ層１６、２ＤＥＧ１７、バリア層１８、ソースコンタクト２０、およびドレインコンタクト２２を備える。ゲート４２が、バリア層１８の形成の後に形成されている。スペーサ／パシベーション層４４が、デバイス上に形成され、特に、ゲート４２の上ならびにゲート４２とソースコンタクト２０およびドレインコンタクト２２との間のバリア層１８の表面に形成されている。他の実施形態で、スペーサ／パシベーション層４４は、ゲート４２の上およびゲート４２とドレインコンタクト２２との間のバリア層１８の表面にのみ備えられることができる。次にフィールドプレート４６がスペーサ／パシベーション層４４上に形成され、ゲート４２にオーバーラップしてゲート―ドレイン領域に距離Ｌｆ延びている。図３および４に示す実施形態で、スペーサ／パシベーション層４４はフィールドプレート４６に対するスペーサ層としての役割を果たす。ゲート４２上のフィールドプレート４６のオーバーラップは、最適な結果のために可変である。
フィールドプレート４６はゲート４２に電気的に接続されることができ、図３は、他の接続構造も用いることができることを理解されたいが、代替的ゲート構造を２つ示している。フィールドプレート４６は、第１の導電性経路４８を介してゲート４２に接続されることができ、第１の導電性経路４８は、ＨＥＭＴ４０の活性領域の外を、ゲート４２に電気的コンタクトをつくるのに用いられるゲートコンタクト５０まで及んでいる。ゲートコンタクト５０と反対側のＨＥＭＴ４０の活性領域の外にある（点線で示される）第２の導電性経路５２も用いることができる。導電性経路５２は、ゲート４２とフィールドプレート４６との間に結合（ｃｏｕｐｌｅ）されている。導電性ビア（ｖｉａ）（図示せず）も、フィールドプレート４６をゲート４２に接続させるのに用いることができ、ビアのそれぞれはパシベーション層４４を通ってその２つの間を走っている。ビアをフィールドプレート４６の下に周期的に配置することができ、それによってゲート４２からフィールドプレート４６への電流の効率的な広がりが提供される。
図１および２のＨＥＭＴ１０のように、フィールドプレート４６はゲート４２の端からバリア層の上を異なる距離Ｌｆ延びることができ、他の距離も用いることができるが距離の適切な範囲は０．１から１．５μｍである。いくつかの実施形態で、フィールドプレート４６は０．２から１μｍの距離Ｌｆ延びることができる。他の実施形態で、フィールドプレート４６は０．５から０．９μｍの距離Ｌｆ延びることができる。好ましい実施形態で、フィールドプレート４６はおよそ０．７μｍの距離Ｌｆ延びることができる。
図５は、本発明によるＨＥＭＴ６０の別の実施形態を示していて、ＨＥＭＴ６０は、基板１２、核生成層１４、バッファ層１６、２ＤＥＧ１７、バリア層１８、ソースコンタクト２０、およびドレインコンタクト２２を含む、ＨＥＭＴ１０および４０のそれらと類似した多くの特徴を有する。しかしながら、ＨＥＭＴ６０は高周波数動作に特に適応したガンマ（Γ）型のゲートを有する。ゲート長はデバイスの速度の決定において重要なデバイス寸法の１つであり、高周波数デバイスではゲート長がより短い。短いゲートコンタクトは、高周波数動作に悪影響を与えうる高抵抗につながる。Ｔゲートが高周波数動作で一般に用いられるが、フィールドプレートのＴゲートとのうまく結合した配置（ｗｅｌｌ−ｃｏｕｐｌｅｄ ｐｌａｃｅｍｅｎｔ）を実現することは困難である可能性がある。
ガンマゲート６２は、低ゲート抵抗を可能にし、ゲートのフットプリント（ｆｏｏｔｐｒｉｎｔ）の制御された限定を可能にする。スペーサ／パシベーション層６４が備えられ、これは、ガンマゲート６２ならびにガンマゲート６２とソースコンタクト２０およびドレインコンタクト２２との間のバリア層１８の表面を覆う。ガンマゲート６２の水平部分とスペーサ層の上部との間にスペースが残りうる。ＨＥＭＴ６０は、ガンマゲート６２をオーバーラップするスペーサ層６４上のフィールドプレート６６も備え、フィールドプレート６６は好ましくは、水平に覆いかぶさる部分がなくガンマゲートの側面に堆積されている。この配置は、密接な配置およびフィールドプレートとその下の活性層との有効な結合を可能にする。
図３および４に示され、上に説明されたフィールドプレート４６のように、フィールドプレート６６はゲート６２に多くの異なる方法で電気的に接続されることができる。第１の伝導性経路（図示せず）がフィールドプレート６６とゲートコンタクトとの間に備えられることができ、または第２の伝導性経路（図示せず）がフィールドプレート６６とゲート６２との間に備えられることができ、伝導性経路の両方はＨＥＭＴの活性領域の外にある。スペーサ層６４を通過する伝導性ビアをフィールドプレート６６とゲート６２との間に用いることもできる。
図６は、本発明による図１に示したＨＥＭＴ１０に類似するＨＥＭＴ８０の別の実施形態を示していて、同様に基板１２、核生成層１４、バッファ層１６、２ＤＥＧ１７、バリア層１８、ソースコンタクト２０、ドレインコンタクト２２、スペーサ層２４、およびフィールドプレート構造２８を有するゲート２６を備える。ＨＥＭＴ８０は、スペーサ層２４上に形成された、ｎ＋ドープされたコンタクト層８２も備える。ゲートコンタクト２６の形成前に、コンタクト層８２はエッチングされ、スペーサ層２４の表面の一部が見えるようになる。次に、スペーサ層２４のさらに小さな一部がバリア層１８までエッチングされることができる。また、コンタクト層８２、スペーサ層２４、およびバリア層は、ソースコンタクト２０およびドレインコンタクト２２を堆積できるようにバッファ層１６までエッチングされることができる。コンタクト層８２は、低アクセス領域抵抗を提供することに加えて、オーミックなソースコンタクト２０およびドレインコンタクト２２の形成を促進する。
図７は本発明によるＨＥＭＴ９０の別の実施形態を示していて、上で説明したＨＥＭＴのそれらと類似する基板１２、核生成層１４、バッファ層１６、２ＤＥＧ１７、バリア層１８、ソースコンタクト２０、およびドレインコンタクト２２を備える。ＨＥＭＴ９０は、ゲート９２およびフィールドプレート９４も備える。しかしながら、ＨＥＭＴ９０は１つのスペーサ層を有する代わりに、より多くのスペーサ層を用いることができることを理解されたいが、この場合では２つの複数のスペーサ層９５を備える。第１のスペーサ層９６が、少なくともゲート９２とドレインコンタクト２２との間のバリア層１８の上に形成され、好ましいスペーサ層はゲート９２とソースコンタクト２０との間のバリア層１８の上にもある。第２のスペーサ層９８が第１のスペーサ層９６の上に形成され、多くの異なる方法で配置することができる。第２のスペーサ層９８は、好ましくは第１のスペーサ層９６の上部表面のすべては覆わずに、ステップ１００を形成する。フィールドプレート９４はスペーサ層上に形成され、フィールドプレート９４はステップ１００のために本質的に第１および第２のフィールドプレート部分１０２、１０４を備え、これらのそれぞれはそれとバリア層１８との間に異なる間隔を有する。
第１および第２のスペーサ層９６、９８は多くの異なる材料からなることができ、一般的にはこれらの層はエピタキシャル材料またはＳｉＮおよびＳｉＯなどの誘電体材料からなる。本発明による一実施形態で、第１のスペーサ層９６をエピタキシャル材料として、第２のスペーサ層９８を誘電体材料とすることができる。別の実施形態で、第１のスペーサ層９６を再びエピタキシャル材料として、第２のスペーサ層９８もまた第１のスペーサ層９６と同一または異なる材料のエピタキシャル材料とすることができる。第１のスペーサ層が誘電体材料からなり、第２のスペーサ層がエピタキシャル材料からなるようにすることもできるが、用いられる誘電体材料のタイプによっては結晶構造の喪失のために第２の（エピタキシャル）層９８を形成することが困難になりうる。エピタキシャル材料を用いることでより良いフィールドプレート結合（ｆｉｅｌｄ ｐｌａｔｅ ｃｏｕｐｌｉｎｇ）が一般的に提供されるが、エピタキシャル材料により導入されるキャパシタンスは誘電体材料のそれよりも大きくなりうる。
第１および第２のフィールドプレート１０２、１０４を有することにより、ＨＥＭＴ９０は２つの異なる電圧で改善された動作特性を示すことができ、第１のフィールドプレート１０２がＨＥＭＴ９０の改善された動作をある電圧で可能にし、第２のフィールドプレート１０４がより高い第２の電圧で改善された動作を可能にする。たとえば、第１のスペーサ層１０２がエピタキシャル（一般にはＡｌＧａＮまたは同様の材料）であるＨＥＭＴ９０の実施形態で、第１のフィールドプレート１０２の下の層１０２の物理的寸法および誘電率は一定である。一定の寸法および誘電率は、第１のフィールドプレートがＨＥＭＴ９０の改善された動作特性を第１の電圧で提供することを可能にする。
第２の層９８が誘電体材料で作られている場合、その誘電体材料は一般に第１の層９６のエピタキシャル材料よりも低い誘電率を有する。結果として、第２のフィールドプレート１０４の下の材料の全体の誘電率は、第１のフィールドプレート１０２の下の材料の誘電率より低くなる。このことは、低いキャパシタンスおよび低減されたカップリングという結果を生じさせる。低い誘電率に加えて第２のフィールドプレート１０４とバリア層１８との間のより大きな距離は、第２のフィールドプレート１０４がより高い電圧で改善された動作特性を提供するという結果を生じさせる。
第１および第２の層９６、９８がエピタキシャルで、第１および第２のフィールドプレート１０２、１０４の下の誘電率が同一であるが、第２のフィールドプレート１０４とバリア層１８との間の距離が大きくなっているようなＨＥＭＴ９０の実施形態においてでも、より高い電圧で改善された動作特性が提供される。しかしながら、より高い動作電圧は、第２のスペーサ材料が誘電体材料であった場合とは一般に異なる。
ゲート９２、フィールドプレート１０２、１０４、およびスペーサ層９４、９６は多くの異なる方法で形成されることができ、１つの形成方法は第１の（エピタキシャル）スペーサ層９４をバリア層１８上に堆積し、次にバリア層をエッチングしてゲート９２のためのスペースを設けることである。次に、ゲート９２を堆積することができ、第２のスペーサ層９６を第１の層９６の上に堆積することができる。他の実施形態で、第２のスペーサ層９６はゲート９２の堆積前にエッチングされることができる。あるいは、第１および第２のスペーサ層９６、９８を堆積し、次に２つのエッチングステップでエッチングすることができる。第１のエッチングは両方の層９６、９８を通してであり、第２のエッチングはステップ１００を形成するために第２の層９８を通してである。ゲート９２を次に堆積し、フィールドプレート１０２、１０４を第１のスペーサ９６および第２のスペーサ９８の上に次に堆積することができる。あるいは、第１および第２のスペーサ層９６、９８を形成し、次にエッチングすることができ、ゲート９２およびフィールドプレートは１つまたは複数の形成ステップで形成される。さらに他の実施形態で、エピタキシャルまたは誘電体材料からなる単一のスペーサ層をエッチングし、結果として生じるフィールドプレートが第１および第２の部分を有するようなステップを提供することができる。
本発明によるゲートおよびフィールドプレート構造は、図１〜７に示されている形を越えて多くの異なる方法で用いることができる。図８、９、および１０はＨＥＭＴ１１０、１３０、および１４０をそれぞれ示し、各ＨＥＭＴは上で説明したＨＥＭＴのそれらと類似する基板１２、核生成層１４、バッファ層１６、２ＤＥＧ１７、バリア層１８、ソースコンタクト２０、およびドレインコンタクト２２を備える。ＨＥＭＴ１１０（図８）は、ゲート１１２がバリア層１８内にリセス化されて（ｒｅｃｅｓｓｅｄ）いることを除いて、図１および２のＨＥＭＴ１０に類似する。ＨＥＭＴのフィールドプレート１１４はスペーサ層１１６上に堆積されていて、ゲート１１２からドレインコンタクト２２に向かって延びている。フィールドプレート１１４は、ＨＥＭＴ１０のフィールドプレート２８と同一の動作改善を提供する。ＨＥＭＴ１３０（図９）は、ゲート１３２がリセス化されていることを除いて、図３および４のＨＥＭＴ１０に類似する。フィールドプレート１３４はスペーサ層１３６上に堆積されていて、同一の動作利益を提供する。本明細書に説明されるＨＥＭＴは、部分的にのみリセス化されているゲートを備えることができる。ＨＥＭＴ１４０は、ゲート１４２が部分的にリセス化されていることを除いて、ＨＥＭＴ１３０に類似する。そのフィールドプレート１４４はスペーサ層１４６上に堆積されていて、同一の動作利益を提供する。
図１１は、本発明によるさらに別の実施形態のＨＥＭＴ１５０を示していて、基板１２、核生成層１４、バッファ層１６、２ＤＥＧ１７、バリア層１８、ソースコンタクト２０、およびドレインコンタクト２２を有する。ＨＥＭＴ１５０はゲート１５２、スペーサ層１５４、およびゲートの一部であるフィールドプレート１５６も有する。ＨＥＭＴ１５０はさらに、フィールドプレート１５６を覆う第２のスペーサ層１５８、スペーサ層１５４、およびスペーサ層１５４より上の部分のゲート１５２を備える。第２のフィールドプレート１５９は、第２のスペーサ層１５８の上にあり、一般にゲート１５２からドレイン２２に向かって延びていて、第２のフィールドプレートは第２のスペーサ層１５８を通る１つまたは複数のビアにより（図示せず）、またはＨＥＭＴ１５０の活性領域の外に形成されている１つまたは複数の導電性経路によりゲートに電気的に結合されている。本発明による他のＨＥＭＴは、追加のスペーサ層とフィールドプレートの対を備えることができ、１つの追加の対が点線で示されている。構造は、誘電体パシベーション層（図示せず）により覆われることもできる。
図３および４の実施形態によるＧａＮベースのＨＥＭＴ構造が構築され、テストされた。その結果が図１２のグラフ１６０に示されている。当初のテストでは、５１ ％の付加電力効率（ＰＡＥ）で２０．４ Ｗ／ｍｍの電力密度が示され、８２ Ｖおよび４２ ＧＨｚでクラスＢで動作した。より最近のテストでは、８２ Ｖおよび４２ ＧＨｚで５５ ％のＰＡＥで３２ Ｗ／ｍｍの電力密度の改善された性能が達成された。
デバイス性能に対するフィールドプレート距離（Ｌｆ）の効果がテストされた。フィールドプレート長Ｌｆが０から０．９μｍの距離まで変えられ、ついでその結果であるデバイスのＰＡＥが測定された。図１２に示すように、ＰＡＥはフィールドプレート長が０．５μｍまで延ばされると改善を示し、最適な長さはだいたい０．７μｍであった。しかしながら、最適な長さは動作電圧および周波数に加えて特定のデバイスデザインにも依存しうる。
上で説明したフィールドプレート配置は他のタイプのトランジスタにおいて用いることができる。図１３は、本発明による金属半導体接合ＦＥＴ（ＭＥＳＦＥＴ）の一実施形態を示していて、ＭＥＳＦＥＴは、他の材料系のＭＥＳＦＥＴも用いることができるが、好ましくはシリコンカーバイド（ＳｉＣ）ベースである。ＭＥＳＦＥＴ１７０は、シリコンカーバイドバッファ１７４およびシリコンカーバイドチャネル層１７６が形成されているシリコンカーバイド基板を備え、バッファ１７４はチャネル層１７６と基板１７２との間にはさまれている。ソースコンタクト１７８およびドレインコンタクト１８０がチャネル１７６と接触して形成されている。
非導電性スペーサ層１８２が、チャネル層１７６上にソースコンタクト１７８とドレインコンタクト１８０との間に形成されている。上で説明し、図１および２に示したスペーサ層２４のように、スペーサ層１８２は、誘電体などの非導電性材料の層、または異なる誘電体もしくはエピタキシャル材料などの複数の異なる非導電性材料の層を備えることができる。
また、図１および２のスペーサ層２４のように、スペーサ層１８２はチャネル層１７６までエッチングされることができ、ゲート１８４が、ゲート１８４の底面がチャネル層１７６の表面上にあるように堆積されることができる。ゲート１８４を形成している金属は、スペーサ層１８２にわたって延びているようにパターニングし、それによりゲート１８４の上部がゲート１８４の端からドレインコンタクト１８０に向かって距離Ｌｆ延びているフィールドプレート構造１８６を形成するようにされることができる。最後に、この構造はシリコン窒化物などの誘電体パシベーション層１８８によって覆われることができる。
シリコンカーバイドベースのＭＥＳＦＥＴデバイスの作製については、特許文献１３および１４に詳細に説明されていて、それぞれが本明細書に参照によって全体として組み込まれている。
図１４は、本発明による別の実施形態のＭＥＳＦＥＴ１９０を示し、ＭＥＳＦＥＴ１９０は、図１２のＭＥＳＦＥＴ１７０に類似するが、図３および４に示されたＨＥＭＴ４０のそれらに類似するゲートおよびフィールドプレート構造を有する。ＭＥＳＦＥＴ１９０は、シリコンカーバイド基板１７２、バッファ１７４、およびチャネル１７６を備える。さらに、ソースコンタクト１７８、ドレインコンタクト１８０、およびチャネル１７６に堆積されたゲート１９２も備える。スペーサ層１９４が、ゲート１９２の上ならびにゲート１９２とソースコンタクト１７８およびドレインコンタクト１８０との間のチャネル１７６の表面に堆積されている。フィールドプレート１８６がスペーサ層１９４上に堆積され、ゲート１９２にオーバーラップしている。フィールドプレート１９６は、上で説明した図３および４のＨＥＭＴ４０の導電性経路によってゲート１９２にカップリングされている。共にＭＥＳＦＥＴの活性領域の外を走る、ゲートコンタクトへの第１の導電性経路（図示せず）またはゲート１９２への第２の導電性経路（図示せず）を含む、多くの異なる導電性経路を用いることができる。フィールドプレート１９６は、スペーサ層１９４を通る導電性ビア（図示せず）によってゲート１９２に結合されることもできる。
ちょうど上述のＨＥＭＴのように、本発明によるＭＥＳＦＥＴの異なる実施形態は、リセス化されているゲートを備えることができる。図１５は、本発明によるＭＥＳＦＥＴ２００の一実施形態を示し、リセス化されているゲート２０２を有する。図１２および１３のＭＥＳＦＥＴ１７０および１９０のように、ＭＥＳＦＥＴ２００も、シリコンカーバイド基板１７２、バッファ１７４、チャネル１７６、ソースコンタクト１７８、およびドレインコンタクト１８０を備える。ゲート２０２は、チャネル１７６の上に堆積されている。スペーサ層２０４が、ゲート２０２の上ならびにゲート２０２とソースコンタクト１７８およびドレインコンタクト１８０との間のチャネル１７６の表面に堆積されている。スペーサ層２０４は、よりゲート２０２の形に合致するように図１４のスペーサ層１９４よりも薄い。ゲート２０２はチャネル１７６内に部分的にリセス化されていて、フィールドプレート２０６はスペーサ層２０４上に堆積され、ゲート２０２にオーバーラップしている。フィールドプレート２０６は、図３および４のＨＥＭＴ４０で説明されたような１つまたは複数の導電性経路によってゲート２０２に結合されている。
また、本発明によるＭＥＳＦＥＴの異なる実施形態は、図７のＨＥＭＴ９０で説明されたような複数のスペーサ層を備えることができることを理解されたい。本発明によるいくつかの実施形態で、ＭＥＳＦＥＴは、２つ以上の層を用いることもできるが、ステップ配置の２つのスペーサ層を有することができる。これらの層は、これも上で説明したように、エピタキシャルまたは誘電体材料からなることができ、ステップ配置は２つの電圧で改善された動作特性を提供する２つのフィールドプレートを効率的に提供する。本発明によるＭＥＳＦＥＴは、図１１に示し、上で説明したＨＥＭＴ１５０に類似した複数のスペーサ層およびフィールドプレートを備えることができることを理解されたい。
本発明は、その特定の好ましい構成を参照して相当に詳細に説明してきたが、他のバージョンが可能である。フィールドプレート配置は、多くの異なるデバイスで用いることができる。フィールドプレートは、また、多くの異なる形を有することができ、多くの異なる方法によりソースコンタクトに接続されることができる。したがって、本発明の精神および範囲は、上で説明した本発明の好ましいバージョンに制限されるべきではない。
本発明によるＨＥＭＴの一実施形態の平面図である。 図１のＨＥＭＴの断面図である。 本発明によるＨＥＭＴの別の実施形態の平面図である。 図３のＨＥＭＴの断面図である。 ガンマ型のゲートを有する本発明によるＨＥＭＴの別の実施形態の断面図である。 ｎ＋ドープされたコンタクト層を有する本発明によるＨＥＭＴの別の実施形態の断面図である。 複数のスペーサ層を有する本発明によるＨＥＭＴの別の実施形態の断面図である。 リセスゲートを有する本発明によるＨＥＭＴの別の実施形態の断面図である。 リセスゲートを有する本発明によるＨＥＭＴの別の実施形態の断面図である。 リセスゲートを有する本発明によるＨＥＭＴの別の実施形態の断面図である。 複数のフィールドプレートを有する本発明によるＨＥＭＴの別の実施形態の断面図である。 本発明により構成された特定のＨＥＭＴの性能を示しているグラフである。 本発明によるＭＥＳＦＥＴの一実施形態の断面図である。 本発明によるＭＥＳＦＥＴの別の実施形態の断面図である。 リセスゲートを有する本発明によるＭＥＳＦＥＴのさらに別の実施形態の断面図である。

Claims (38)

  1. 基板上に形成された複数の活性半導体層と、
    前記複数の活性層との電気的コンタクトで形成されたソースコンタクトと、
    前記複数の活性層との電気的コンタクトで同様に形成されたドレインコンタクトであって、前記複数の活性層の最上部の上の前記ソースコンタクトと前記ドレインコンタクトとの間にスペースがあるドレインコンタクトと、
    前記ソースコンタクトと前記ドレインコンタクトとの間の前記複数の活性層の前記最上部との電気的コンタクトで形成されたゲートと、
    前記ゲートと前記ドレインコンタクトとの間の前記複数の活性層の最上部の表面に形成されたエピタキシャル材料のスペーサ層であって、前記ゲートは前記スペーサ層により覆われていないスペーサ層と、
    前記スペーサ層の上に前記ゲートの一部として形成されたフィールドプレートと
    を備えることを特徴とするトランジスタ。
  2. 前記フィールドプレートは、前記スペーサ層の上に前記ゲートの端から前記ドレインコンタクトに向かって距離Ｌｆ延びていることを特徴とする請求項１に記載のトランジスタ。
  3. 前記スペーサ層は、前記ゲートと前記ドレインコンタクトとの間にステップ配置で複数のスペーサ層を有することを特徴とする請求項１に記載のトランジスタ。
  4. 前記フィールドプレートは、前記スペーサ層ステップ配置の上に形成されて複数のフィールドプレートの部分を形成し、各部分は各部分と前記複数の活性層の最上部との間の距離が異なることを特徴とする請求項３に記載のトランジスタ。
  5. 高電子移動度トランジスタ（ＨＥＭＴ）を備える請求項１に記載のトランジスタであって、前記複数の活性層は、少なくとも、前記基板の上のバッファ層および前記バッファ層の上のバリア層を備え、二次元電子ガスは前記バッファ層と前記バリア層との間にあり、前期バリア層は前記複数の活性層の最上部であることを特徴とするトランジスタ。
  6. 前記ＨＥＭＴは、ガリウム窒化物ベースであることを特徴とする請求項１に記載のトランジスタ。
  7. 前記バッファ層と前記基板との間に核生成層をさらに備える請求項５に記載のトランジスタ。
  8. 金属半導体接合ＦＥＴ（ＭＥＳＦＥＴ）を備える請求項１に記載のトランジスタであって、前記複数の活性層は、少なくとも、前記基板の上のバッファ層および前記バッファ層の上のチャネル層を備え、前記チャネル層は前記複数の活性層の最上部にあることを特徴とするトランジスタ。
  9. 前記ＭＥＳＦＥＴは、シリコンカーバイドベースであることを特徴とする請求項８に記載のトランジスタ。
  10. 前記ゲートはガンマ型であることを特徴とする請求項１に記載のトランジスタ。
  11. 前記フィールドプレートは、前記フィールドプレートを有しない類似のトランジスタと比較してピーク動作電界の低減を提供することを特徴とする請求項１に記載のトランジスタ。
  12. 前記ゲートは、前記複数の活性層の前記最上部内に少なくとも部分的にリセス化されていることを特徴とする請求項１に記載のトランジスタ。
  13. 前記トランジスタのさらされた表面の少なくともいくらかを覆うパシベーション層をさらに備えることを特徴とする請求項１に記載のトランジスタ。
  14. 前記フィールドプレートおよび前記フィールドプレートと前記ドレインコンタクトとの間の前記スペーサ層の表面を覆う第２のスペーサ層をさらに備え、前期第２のスペーサ層の上の、前記ゲートの端から前記ドレインコンタクトに向かって延びている第２のフィールドプレートをさらに備えることを特徴とする請求項１に記載のトランジスタ。
  15. 前記スペーサ層および前記フィールドプレートの上に、少なくとも１つの追加のスペーサ層とフィールドプレートの対をさらに備えることを特徴とする請求項１に記載のトランジスタ。
  16. 基板上に形成された複数の活性半導体層と、
    前記複数の活性層との電気的コンタクトで形成されたソースコンタクトと、
    前記複数の活性層との電気的コンタクトで同様に形成されたドレインコンタクトであって、前記複数の活性層の最上部の上の前記ソースコンタクトと前記ドレインコンタクトとの間にスペースがあるドレインコンタクトと、
    前記ソースコンタクトと前記ドレインコンタクトとの間の前記複数の活性層の前記最上部との電気的コンタクトで形成されたゲートと、
    前記ゲートと前記ドレインコンタクトとの間の前記複数の活性層の最上部の表面に形成された、前記ゲートコンタクトを覆うスペーサ層と、
    前記スペーサ層の上に形成され、前記ゲートに電気的に接続されているフィールドプレートと
    を備えることを特徴とするトランジスタ。
  17. 前記フィールドプレートは、少なくとも部分的に前記ゲートオーバーラップし、前記スペーサ層の上を前記ドレインコンタクトに向かって延びていることを特徴とする請求項１６に記載のトランジスタ。
  18. 前記ゲートと前記フィールドプレートとの間を前記スペーサ層を通って走っている１つまたは複数の導電性ビアをさらに備え、前記ビアは前記フィールドプレートに前記ゲートとの電気的接続を提供することを特徴とする請求項１６に記載のトランジスタ。
  19. 前記フィールドプレートと前記ゲートとの間の１つまたは複数の導電性経路をさらに備え、前記経路のそれぞれは、前記スペーサ層の外を走っていて、前記フィールドプレートに前記ゲートとの電気的接続を提供することを特徴とする請求項１６に記載のトランジスタ。
  20. 前記スペーサ層は、前記ゲートと前記ドレインコンタクトとの間のステップ配置の複数のスペーサ層を備えることを特徴とする請求項１６に記載のトランジスタ。
  21. 前記フィールドプレートは前記スペーサ層ステップ配置の上に形成されて複数のフィールドプレートの部分を形成し、各部分は各部分と前記複数の活性層の最上部との間の距離が異なることを特徴とする請求項２０に記載のトランジスタ。
  22. 高電子移動度トランジスタ（ＨＥＭＴ）を備える請求項１６に記載のトランジスタであって、前記複数の活性層は、少なくとも、前記基板の上のバッファ層および前記バッファ層の上のバリア層を備え、二次元電子ガスは前記バッファ層と前記バリア層との間にあり、前記バリア層は前記複数の活性層の最上部であることを特徴とするトランジスタ。
  23. 前記ＨＥＭＴは、ガリウム窒化物ベースであることを特徴とする請求項２２に記載のトランジスタ。
  24. 前記バッファ層と前記基板との間に核生成層をさらに備える請求項２２に記載のトランジスタ。
  25. 金属半導体接合ＦＥＴ（ＭＥＳＦＥＴ）を備える請求項１６に記載のトランジスタであって、前記複数の活性層は、少なくとも、前記基板の上のバッファ層および前記バッファ層の上のチャネル層を備え、前記チャネル層は前記複数の活性層の最上部にあることを特徴とするトランジスタ。
  26. 前記ＭＥＳＦＥＴは、シリコンカーバイドベースであることを特徴とする請求項２５に記載のトランジスタ。
  27. 前記ゲートはガンマ型であることを特徴とする請求項１６に記載のトランジスタ。
  28. 前記フィールドプレートは、前記フィールドプレートを有しない類似のトランジスタと比較してピーク動作電界の低減を提供することを特徴とする請求項１６に記載のトランジスタ。
  29. 前記ゲートは、前記複数の活性層の前記最上部内に少なくとも部分的にリセス化されていることを特徴とする請求項１に記載のトランジスタ。
  30. 前記トランジスタのさらされた表面の少なくともいくらかを覆うパシベーション層をさらに備えることを特徴とする請求項１６に記載のトランジスタ。
  31. 活性半導体層と、
    前記活性層との電気的コンタクトで形成された金属のソースコンタクトおよびドレインコンタクトと、
    前記活性層内の電界を変調するための前記ソースコンタクトと前記ドレインコンタクトとの間に形成されたゲートコンタクトと、
    前記活性層の上に形成されたスペーサ層と、
    前記スペーサ層の上に形成され、前記ゲートコンタクトの端から前記ドレインコンタクトに向かって距離Ｌｆ延びている、前記ゲートコンタクトに電気的に接続されている導電性フィールドプレートと
    を備えることを特徴とするトランジスタ構造。
  32. 前記フィールドプレートは、前記フィールドプレートを有しない類似のトランジスタと比較してピーク動作電界の低減を提供することを特徴とする請求項３１に記載のトランジスタ構造。
  33. 前記スペーサ層は、誘電体層、ドープされた又は空乏化したワイドバンドギャップ材料、またはそれらの組み合わせからなることを特徴とする請求項３１に記載のトランジスタ構造。
  34. 活性半導体層と、
    前記活性層との電気的コンタクトで形成された金属のソースコンタクトおよびドレインコンタクトと、
    前記活性層内の電界を変調するための前記ソースコンタクトと前記ドレインコンタクトとの間に形成されたゲートコンタクトと、
    前記活性半導体層の上の前記スペーサの上に形成され、前記ゲートコンタクトの端から前記ドレインコンタクトに向かって距離Ｌｆ延びている導電性フィールドプレートであって、前記ゲートコンタクトに電気的に接続されていて、前記フィールドプレートを有しない類似のトランジスタと比較して前記トランジスタ内のピーク動作電界の低減を提供するフィールドプレートと
    を備えることを特徴とするトランジスタ。
  35. 基板の上に形成された複数の活性半導体層と、
    前記複数の活性層との電気的コンタクトで形成されたソースコンタクトおよびドレインコンタクトと、
    前記ソースコンタクトと前記ドレインコンタクトとの間の前記複数の活性層の前記最上部との電気的コンタクトで形成されたゲートと、
    前記ゲートと前記ドレインコンタクトとの間の前記複数の活性層の前記最上部の表面に形成された第１のスペーサ層であって、前記ゲートは前記スペーサ層によって覆われていない第１のスペーサ層と、
    前記ゲートの一部として前記スペーサ層の上に形成され、前記ドレインコンタクトに向かって前記スペーサ層の上を延びている第１のフィールドプレートと、
    前記フィールドプレートおよび前記フィールドプレートと前記ドレインコンタクトとの間の前記スペーサ層の表面を覆っている第２のスペーサ層と
    を備え、さらに、前記第２のスペーサ層の上にあり、前記ゲートの端から前記ドレインコンタクトに向かって延びている第２のフィールドプレートを備えることを特徴とするトランジスタ。
  36. 前記第１および第２のフィールドプレートは、前記ゲートに電気的に接続されている請求項１に記載のトランジスタ。
  37. 前記第２のスペーサ層および前記第２のフィールドプレートの上に、少なくとも１つの追加のスペーサ層とフィールドプレートの対をさらに備え、フィールドプレートのそれぞれは前記ゲートに電気的に接続されていることを特徴とする請求項１に記載のトランジスタ。
  38. 基板の上のバッファ層と、
    前記バッファ層の上のチャネル層と、
    前記チャネル層との電気的コンタクトで形成されたソースおよびドレインコンタクトと、
    前記ソースコンタクトと前記ドレインコンタクトとの間に前記チャネル層との電気的コンタクトで形成されたゲートと、
    少なくとも前記ゲートと前記ドレインコンタクトとの間の前記チャネル層の表面に形成されたスペーサ層と、
    前記ゲートとの電気的コンタクトでスペーサ層の上に形成されたフィールドプレートと
    を備えることを特徴とする金属半導体接合ＦＥＴ（ＭＥＳＦＥＴ）。
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