CN113053749B - GaN器件及制备方法 - Google Patents

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Abstract

本发明提供一种GaN器件及制备方法，通过在衬底上采用二次外延可制备形成具有不同材料及非对称结构的第一势垒结构及第二势垒结构，以为源极及漏极提供不同的外延势垒结构，其中，第二势垒结构中的InAlN势垒层可与GaN沟道层的晶格常数相匹配，从而能形成无应力的稳定外延结构，且InAlN势垒层极化能力强，能在GaN沟道内极化出较多的二维电子气，而且通过掺杂InAlN势垒层，能更一进步的降低欧姆接触电阻，从而可为源极输入尽可能多的载流子，以及通过尽可能高的掺杂来降低源极欧姆接触电阻，且在漏极可提供稍少的载流子，以缓解电场强度，避免GaN器件的过早击穿，从而可提高GaN器件的性能。

Description

GaN器件及制备方法
技术领域
本发明属于半导体技术领域，涉及一种GaN器件及制备方法。
背景技术
作为第三代半导体材料的代表，氮化镓(GaN)具有如高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等许多优良的特性。因此，基于GaN的第三代半导体器件，如高电子迁移率晶体管(HEMT)、异质结场效应晶体管(HFET)等已经得到了应用，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。
现有的GaN器件的基本构成一般包括衬底、GaN沟道层、势垒层及电极等，各层材料属性和相关的制作工艺技术对器件的物理特性(如电流崩塌、电流密度、跨导、栅极泄漏电流及器件可靠性等)有着重要的影响。在现有的GaN器件的制造中，通常GaN器件的势垒层通过一次外延工艺形成，但在外延工艺后，难以再对势垒层做变动，从而GaN器件的性能也依赖于既定的外延层结构，从而限定了GaN器件的性能。
因此，提供一种新型的GaN器件及制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种GaN器件及制备方法，用于解决现有技术中在采用一次外延工艺形成势垒层后，难以再对势垒层做变动，限定了GaN器件的性能的问题。
为实现上述目的及其他相关目的，本发明提供一种GaN器件及制备方法，包括以下步骤：
提供衬底；
于所述衬底上形成异质外延叠层；
图形化所述异质外延叠层，显露部分GaN沟道层，形成第一势垒结构，所述第一势垒结构包括第一AlN势垒层及AlGaN势垒层；
于显露的所述GaN沟道层上形成第二势垒结构，所述第二势垒结构包括第二AlN势垒层及InAlN势垒层；
于所述InAlN势垒层表面形成源极，于所述AlGaN势垒层表面形成漏极。
可选地，所述AlGaN势垒层包括AlxGa1-xN势垒层，其中Al的组分x的取值为0.2～0.3，所述AlGaN势垒层的厚度为10nm～30nm；所述InAlN势垒层包括InyAl1-yN，其中In的组分y的取值为0.1～0.2，所述InAlN势垒层的厚度为10nm～30nm；所述第一势垒结构与所述第二势垒结构具有相同厚度。
可选地，所述InAlN势垒层包括n型掺杂的InAlN势垒层，且掺杂浓度为1018/cm3～1019/cm3。
可选地，所述异质外延叠层还包括SiN钝化层，图形化所述异质外延叠层的步骤包括：
形成图形化的光刻胶，以显露部分所述SiN钝化层；
采用F基RIE干法刻蚀，去除显露的所述SiN钝化层，以显露部分所述AlGaN势垒层；
采用Cl基ICP干法刻蚀，去除显露的所述AlGaN势垒层，以显露部分所述第一AlN势垒层；
采用湿法刻蚀，去除显露的所述第一AlN势垒层，以显露部分所述GaN沟道层。
可选地，制备的所述GaN器件包括增强型GaN器件，制备步骤包括：
提供衬底；
于所述衬底上形成异质外延叠层；
图形化所述异质外延叠层，显露部分GaN沟道层，形成第一势垒结构，所述第一势垒结构包括第一AlN势垒层及AlGaN势垒层；
形成隔离侧墙，所述隔离侧墙位于所述GaN沟道层上且覆盖所述第一势垒结构的侧壁；
于显露的所述GaN沟道层上形成第二势垒结构，所述第二势垒结构包括第二AlN势垒层及InAlN势垒层；
去除所述隔离侧墙，形成显露部分所述GaN沟道层的凹槽；
于所述InAlN势垒层表面形成源极，于所述AlGaN势垒层表面形成漏极；
于所述凹槽中形成栅极，所述栅极包括栅绝缘层及栅导电层。
可选地，所述栅极的形貌包括“T”型或“Γ”型，且当所述栅极的形貌为“Γ”型时，所述第二势垒结构的厚度小于所述第一势垒结构的厚度，以形成自所述栅极向所述漏极的场板。
本发明提供一种GaN器件，所述GaN器件包括：
衬底；
第一势垒结构，所述第一势垒结构位于所述衬底上，包括第一AlN势垒层及AlGaN势垒层；
第二势垒结构，所述第二势垒结构位于所述衬底上，包括第二AlN势垒层及InAlN势垒层；
位于所述InAlN势垒层表面的源极及位于所述AlGaN势垒层表面的漏极。
可选地，所述AlGaN势垒层包括AlxGa1-xN势垒层，其中Al的组分x的取值为0.2～0.3，所述AlGaN势垒层的厚度为10nm～30nm；所述InAlN势垒层包括InyAl1-yN，其中In的组分y的取值为0.1～0.2，所述InAlN势垒层的厚度为10nm～30nm；所述第一势垒结构与所述第二势垒结构具有相同厚度。
可选地，所述InAlN势垒层包括n型掺杂的InAlN势垒层，且掺杂浓度为1018/cm3～1019/cm3。
可选地，所述GaN器件包括增强型GaN器件，其中，栅极位于所述GaN沟道层上，所述栅极与所述第一势垒结构及第二势垒结构相接触；所述栅极的形貌包括“T”型或“Γ”型，且当所述栅极的形貌为“Γ”型时，所述第二势垒结构的厚度小于所述第一势垒结构的厚度，以形成自所述栅极向所述漏极的场板。
如上所述，本发明的GaN器件及制备方法，通过在衬底上采用二次外延可制备形成具有不同材料及非对称结构的第一势垒结构及第二势垒结构，以为源极及漏极提供不同的外延势垒结构，其中，第二势垒结构中的InAlN势垒层可与GaN沟道层的晶格常数相匹配，从而能形成无应力的稳定外延结构，且InAlN势垒层极化能力强，能在GaN沟道内极化出较多的二维电子气，而且通过掺杂InAlN势垒层，能更一进步的降低欧姆接触电阻，从而可为源极输入尽可能多的载流子，以及通过尽可能高的掺杂来降低源极欧姆接触电阻，且在漏极可提供稍少的载流子，以缓解电场强度，避免GaN器件的过早击穿，从而可提高GaN器件的性能。
附图说明
图1显示为本发明实施例中制备GaN器件的工艺流程图。
图2显示为本发明实施例一中制备增强型GaN器件的工艺流程图。
图3显示为本发明实施例一中于衬底上形成异质外延叠层后的结构示意图。
图4显示为本发明实施例一中图形化异质外延叠层后的结构示意图。
图5显示为本发明实施例一中形成SiN层后的结构示意图。
图6显示为本发明实施例一中形成隔离侧墙后的结构示意图。
图7显示为本发明实施例一中形成第二势垒结构后的结构示意图。
图8显示为本发明实施例一中形成凹槽后的结构示意图。
图9显示为本发明实施例一中形成源极及漏极后的结构示意图。
图10显示为本发明实施例一中形成“T”型栅极后的结构示意图。
图11显示为本发明实施例一中形成“Γ”型栅极后的结构示意图。
图12显示为本发明实施例二中形成的一种耗尽型GaN器件的结构示意图。
图13显示为本发明实施例二中形成的另一种耗尽型GaN器件的结构示意图。
元件标号说明
100，101-衬底；200，201-GaN沟道层；300，301-第一AlN势垒层；400，401-AlGaN势垒层；500-SiN钝化层；600-SiN层；610-隔离侧墙；700，501-第二AlN势垒层；800，601-InAlN势垒层；900-凹槽；111，701-源极；112，702-漏极；703-栅极；120-栅绝缘层；113-栅导电层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
参阅图1，本发明提供一种GaN器件的制备方法，包括以下步骤：
提供衬底；
于所述衬底上形成异质外延叠层；
图形化所述异质外延叠层，显露部分GaN沟道层，形成第一势垒结构，所述第一势垒结构包括第一AlN势垒层及AlGaN势垒层；
于显露的所述GaN沟道层上形成第二势垒结构，所述第二势垒结构包括第二AlN势垒层及InAlN势垒层；
于所述InAlN势垒层表面形成源极，于所述AlGaN势垒层表面形成漏极。
本发明通过在衬底上采用二次外延可制备形成具有不同材料及非对称结构的第一势垒结构及第二势垒结构，以为源极及漏极提供不同的外延势垒结构，其中，第二势垒结构中的InAlN势垒层可与GaN沟道层的晶格常数相匹配，从而能形成无应力的稳定外延结构，且InAlN势垒层极化能力强，能在GaN沟道内极化出较多的二维电子气，从而可为源极输入尽可能多的载流子，且在漏极可提供稍少的载流子，以缓解电场强度，避免GaN器件的过早击穿，从而可提高GaN器件的性能。
实施例一
参阅图2～图11，本发明提供一种增强型GaN器件的制备方法，但所述GaN器件的种类并非局限于此，有关所述增强型GaN器件的制备可包括以下步骤：
提供衬底100；
于所述衬底100上形成异质外延叠层；
图形化所述异质外延叠层，显露部分GaN沟道层200，形成第一势垒结构，所述第一势垒结构包括第一AlN势垒层300及AlGaN势垒层400；
形成隔离侧墙610，所述隔离侧墙610位于所述GaN沟道层200上且覆盖所述第一势垒结构的侧壁；
于显露的所述GaN沟道层200上形成第二势垒结构，所述第二势垒结构包括第二AlN势垒层700及InAlN势垒层800；
去除所述隔离侧墙610，形成显露部分所述GaN沟道层200的凹槽900；
于所述InAlN势垒层800表面形成源极111，于所述AlGaN势垒层400表面形成漏极112；
于所述凹槽900中形成栅极，所述栅极包括栅绝缘层120及栅导电层113。
首先，参阅图3，提供衬底100。
具体的，所述衬底100可包括Si衬底、SiC衬底、GaN衬底及蓝宝石衬底中的一种，但所述衬底100的选材并非局限于此。本实施例中，所述衬底100可采用Si(111)衬底，以满足节约成本的需求，以及基于晶格适应性，(111)取向的Si衬底有利于后续GaN材料的生长，其中所述衬底100的尺寸可采用8寸晶圆、12寸晶圆等，此处不作过分限制。
接着，于所述衬底100上形成异质外延叠层。
具体的，所述异质外延叠层可包括但不局限于AlN成核层/AlGaN缓冲层/GaN缓冲层/AlN背势垒层/GaN沟道层/AlN势垒层/AlGaN势垒层/SiN钝化层，其中所述AlN成核层可作为种子层；所述AlGaN缓冲层可包括单层或AlxGa1-xN叠层，x的取值范围可包括0＜x＜1，且远临近所述GaN沟道层200的AlxGa1-xN层的x值小于远离所述GaN沟道层200的AlxGa1-xN层的x值，以缓解所述衬底100与所述GaN沟道层200之间的晶格不匹配及热膨胀系数不匹配的问题；在形成所述AlGaN缓冲层之后，还可形成高阻的所述GaN缓冲层，以形成具有良好的防漏电性能的所述GaN器件；且在形成高阻的所述GaN缓冲层后，还可形成AlN背势垒层，以通过所述背势垒层的自极化能力，进一步的提高二维电子气浓度，从而制备具有良好的防漏电性能及较高的击穿电压的所述GaN器件。本实施例中，如图3，为简化结构，所述异质外延叠层仅采用依次堆叠的所述GaN沟道层200、第一AlN势垒层300、AlGaN势垒层400及SiN钝化层500，关于所述异质外延叠层的结构及制备工艺等，可根据需要进行选择，此处不作过分限制。
作为示例，所述AlGaN势垒层400包括AlxGa1-xN势垒层，其中Al的组分x的取值为0.2～0.3，，所述AlGaN势垒层400的厚度为10nm～30nm，如10nm、20nm、30nm等。
具体的，所述AlxGa1-xN势垒层中，Al的组分可为0.2、0.25、0.3等，其中，优选为0.3，即所述AlGaN势垒层400优选为Al0.3Ga0.7N势垒层，且所述Al0.3Ga0.7N势垒层的厚度可为20nm～30nm，如20nm、25nm、30nm等。
接着，参阅图4，图形化所述异质外延叠层，显露部分所述GaN沟道层200，形成第一势垒结构，所述第一势垒结构包括所述第一AlN势垒层300及AlGaN势垒层400。
作为示例，图形化所述异质外延叠层的步骤可包括：
形成图形化的光刻胶，以显露部分所述SiN钝化层500；
采用F基RIE干法刻蚀，去除显露的所述SiN钝化层500，以显露部分所述AlGaN势垒层400；
采用Cl基ICP干法刻蚀，去除显露的所述AlGaN势垒层400，以显露部分所述第一AlN势垒层300；
采用湿法刻蚀，去除显露的所述第一AlN势垒层300，以显露部分所述GaN沟道层200。
具体的，可在所述异质外延叠层上先涂覆光刻胶，再利用光刻显影露出一部分所述钝化层500的表面，并去除光刻胶；而后再利用F基RIE干法刻蚀去除暴露的所述SiN钝化层500，再利用Cl基ICP干法刻蚀去除显露的AlGaN势垒层，最后利用湿法刻蚀去除显露的AlN势垒层，由于湿法刻蚀具有很高的AlN与GaN刻蚀选择比，因此该湿法刻蚀可停止于所述GaN沟道层200的表面，且对所述GaN沟道层200的表面无损伤，从而实现无损刻蚀，最终可形成包括所述第一AlN势垒层300及AlGaN势垒层400的所述第一势垒结构。但上述制备工艺并非局限于此，具体可根据需要进行适应性的变动，此处不作过分限制。
接着，参阅图5及图6，形成所述隔离侧墙610，所述隔离侧墙610位于所述GaN沟道层200上且覆盖所述第一势垒结构的侧壁。
具体的，参阅图5，可利用PECVD沉积SiN层600，厚度可为t1，此厚度影响了后续形成的栅极的尺寸，即假设后续所沉积的栅绝缘层120的厚度为t2，如图10及图11，则栅极的栅长Lg为Lg＝t1-2×t2。然后参阅图6，利用RIE各向异性干法刻蚀去除表面上的所述SiN层600，形成所述隔离侧墙610，所述隔离侧墙610覆盖所述第一AlN势垒层300、AlGaN势垒层400及SiN钝化层500的侧壁。
接着，参阅图7，于显露的所述GaN沟道层200上形成第二势垒结构，所述第二势垒结构包括第二AlN势垒层700及InAlN势垒层800。
具体的，可利用臭氧清洁样品表面，然后利用MOCVD在所述GaN沟道层200的表面上通过二次外延沉积形成包括所述第二AlN势垒层700及InAlN势垒层800的第二势垒结构。
作为示例，所述InAlN势垒层800包括InyAl1-yN，其中In的组分y的取值为0.1～0.2，所述InAlN势垒层的厚度为10nm～30nm。
具体的，所述InAlN势垒层800中In的组分可为0.1～0.2，如0.1、0.15、0.2等，其中，优选为0.17，即所述InAlN势垒层800优选为In0.17Al0.83N势垒层，且所述In0.17Al0.83N势垒层的厚度可为10nm～15nm，如10nm、12nm、15nm等。从而可使得所述In0.17Al0.83N势垒层与所述GaN沟道层200的晶格常数匹配，能形成无应力的稳定外延结构，且由于In0.17Al0.83N势垒层的极化能力更强，能在所述GaN沟道层200内极化出更多的二维电子气。因此，采用二次外延形成的所述InAlN势垒层800有如下好处：在保证漏极耐压的情况下，可增强源极输入载流子；由于所述InAlN势垒层800的极化特性较所述AlGaN势垒层400强，更易在所述GaN沟道层200内极化出更高浓度的二维电子气。
作为示例，所述InAlN势垒层800包括n型掺杂的InAlN势垒层，且掺杂浓度为1018/cm3～1019/cm3。
具体的，所述InAlN势垒层800的掺杂浓度可为1018/cm3、2×1018/cm3、5×1018/cm3、1019/cm3等，当所述InAlN势垒层800进行n型掺杂时，可使得源极欧姆接触电阻大幅降低，从而有利于所述GaN器件性能的提升。
作为示例，所述InAlN势垒层800的厚度可为10nm～30nm，如10nm、20nm、30nm等，所述第一势垒结构与所述第二势垒结构可具有相同厚度。
具体的，参阅图7～图10，本实施例中，二次外延的所述第二AlN势垒层700及InAlN势垒层800的厚度与所述第一AlN势垒层300及AlGaN势垒层400的厚度相同，但所述第一势垒结构与所述第二势垒结构的厚度并非局限于此。其中，所述第一AlN势垒层的厚度包括1nm～2nm，如1nm、1.5nm或2nm，所述第二AlN势垒层的厚度包括1nm～2nm如1nm、1.5nm或2nm，所述第一AlN势垒层的厚度与所述第二AlN势垒层的厚度可以相等也可不等，此处不作过分限制。
接着，参阅图8，去除所述隔离侧墙610，形成显露部分所述GaN沟道层200的凹槽900。其中，可采用湿法去除位于所述AlGaN势垒层400的表面的所述SiN钝化层500及SiN隔离侧墙610，其中，该湿法刻蚀对外延材料表面不产生损伤，从而可实现无损刻蚀。
接着，参阅图9，于所述InAlN势垒层800表面形成源极111，于所述AlGaN势垒层400表面形成漏极112。
具体的，可利用光刻，分别在所述InAlN势垒层800的表面及所述AlGaN势垒层400表面定义源极及漏极的形成区域，并沉积源、漏极金属，而后进行剥离去除光刻胶，以及进行退火工艺，形成与所述InAlN势垒层800表面相接触的源欧姆接触，即所述源极111，以及于所述AlGaN势垒层400表面相接触的漏欧姆接触，即形成所述漏极112。有关所述源极111及漏极112的材质此处不作过分限制。
接着，参阅图10及图11，于所述凹槽900中形成栅极，所述栅极包括栅绝缘层120及栅导电层113。
具体的，可利用臭氧对样品表面进行清洁，并利用ALD，以臭氧作为氧气源沉积高k栅氧介质，以形成所述栅绝缘层120，所述栅绝缘层120的厚度为t2，并结合所述SiN层600，的厚度t1，可确定栅长Lg的尺寸为Lg＝t1-2×t2。其中，所述栅绝缘层120可为单一材料，也可以是多种材料的结合，此处不作过分限制。所述栅绝缘层120覆盖所述凹槽900的底部及侧壁，且可覆盖整个样品表面，有关所述栅绝缘层120的材质及制备工艺等此处不作过分限定。
作为示例，所述栅极的形貌可包括“T”型或“Γ”型，且当所述栅极的形貌为“Γ”型时，所述第二势垒结构的厚度小于所述第一势垒结构的厚度，以形成自所述栅极向所述漏极112的场板。
具体的，可利用光刻，定义栅帽，参阅图10，所述第二势垒结构的厚度等于所述第一势垒结构的厚度，所述栅极的形貌采用“T”型，但并非局限于此。参阅图11，所述第二势垒结构的厚度小于所述第一势垒结构的厚度，且所述栅极的形貌为“Γ”型，即栅帽一边与所述第二势垒结构一边对齐，另一边延伸至所述AlGaN势垒层400表面靠近所述漏极112处，以形成“Γ”型栅极，从而自然形成自所述栅极往所述漏极112的场板，可提升所述GaN器件的耐压性能。
参阅图10及图11，本实施例还提供一种GaN器件，所述GaN器件包括衬底100、第一势垒结构，所述第一势垒结构位于所述衬底100上，包括第一AlN势垒层300及AlGaN势垒层400、第二势垒结构，所述第二势垒结构位于所述衬底100上，包括第二AlN势垒层700及InAlN势垒层800、位于所述InAlN势垒层800表面的源极111及位于所述AlGaN势垒层400表面的漏极112。
具体的，所述GaN器件可采用上述制备工艺制备，但并非局限于此，有关所述GaN器件的制备工艺此处不作过分限制。
作为示例，所述AlGaN势垒层400包括AlxGa1-xN势垒层，其中Al的组分x的取值为0.2～0.3，所述AlGaN势垒层400的厚度为10nm～30nm；所述InAlN势垒层800包括InyAl1-yN，其中In的组分y的取值为0.1～0.2，所述InAlN势垒层800的厚度为10nm～30nm；所述第一势垒结构与所述第二势垒结构具有相同厚度。
作为示例，所述InAlN势垒层包括n型掺杂的InAlN势垒层，且掺杂浓度为1018/cm3～1019/cm3。
作为示例，所述GaN器件包括增强型GaN器件，其中，栅极位于所述GaN沟道层200上，所述栅极与所述第一势垒结构及第二势垒结构相接触；所述栅极的形貌包括“T”型，参阅图10，或“Γ”型，参阅图11，且当所述栅极的形貌为“Γ”型时，所述第二势垒结构的厚度小于所述第一势垒结构的厚度，以形成自所述栅极向所述漏极112的场板。
实施例二
参阅图12及图13，本实施例还提供一种耗尽型GaN器件，本实施例与实施例一的不同之处主要在于：实施例一所制备的为增强型GaN器件，即栅极是制备在GaN沟道层之上，本实施例中所提供的为耗尽型GaN器件，即栅极制备在势垒层上。
其中，所述耗尽型GaN器件包括衬底101、第一势垒结构，所述第一势垒结构位于所述衬底101上，包括第一AlN势垒层301及AlGaN势垒层401、第二势垒结构，所述第二势垒结构位于所述衬底101上，包括第二AlN势垒层501及InAlN势垒层601、位于所述InAlN势垒层601表面的源极701及位于所述AlGaN势垒层401表面的漏极702。
具体的，如图12，形成的栅极703可位于所述InAlN势垒601上，或位于所述AlGaN势垒层401上。有关所述耗尽型GaN器件的结构及制备可参阅实施例一，仅需去除实施例一中有关隔离侧墙的工艺即可，且无需事先定义栅长，通过光刻工艺即可定义栅长，具体制备工艺、材质、结构等此处不作赘述。
综上所述，本发明的GaN器件及制备方法，通过在衬底上采用二次外延可制备形成具有不同材料及非对称结构的第一势垒结构及第二势垒结构，以为源极及漏极提供不同的外延势垒结构，其中，第二势垒结构中的InAlN势垒层可与GaN沟道层的晶格常数相匹配，从而能形成无应力的稳定外延结构，且InAlN势垒层极化能力强，能在GaN沟道内极化出较多的二维电子气，而且通过掺杂InAlN势垒层，能更一进步的降低欧姆接触电阻，从而可为源极输入尽可能多的载流子，以及通过尽可能高的掺杂来降低源极欧姆接触电阻，且在漏极可提供稍少的载流子，以缓解电场强度，避免GaN器件的过早击穿，从而可提高GaN器件的性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种GaN器件的制备方法，其特征在于，包括以下步骤：
提供衬底；
于所述衬底上形成异质外延叠层；
图形化所述异质外延叠层，显露部分GaN沟道层，形成第一势垒结构，所述第一势垒结构包括第一AlN势垒层及AlGaN势垒层；
于显露的所述GaN沟道层上形成第二势垒结构，所述第二势垒结构包括第二AlN势垒层及InAlN势垒层；
于所述InAlN势垒层表面形成源极，于所述AlGaN势垒层表面形成漏极。
2.根据权利要求1所述的GaN器件的制备方法，其特征在于：所述AlGaN势垒层包括AlxGa1-xN势垒层，其中Al的组分x的取值为0.2～0.3，所述AlGaN势垒层的厚度为10nm～30nm；所述InAlN势垒层包括InyAl1-yN，其中In的组分y的取值为0.1～0.2，所述InAlN势垒层的厚度为10nm～30nm；所述第一势垒结构与所述第二势垒结构具有相同厚度。
3.根据权利要求1所述的GaN器件的制备方法，其特征在于：所述InAlN势垒层包括n型掺杂的InAlN势垒层，且掺杂浓度为1018/cm3～1019/cm3。
4.根据权利要求1所述的GaN器件的制备方法，其特征在于，所述异质外延叠层还包括SiN钝化层，图形化所述异质外延叠层的步骤包括：
形成图形化的光刻胶，以显露部分所述SiN钝化层；
采用F基RIE干法刻蚀，去除显露的所述SiN钝化层，以显露部分所述AlGaN势垒层；
采用Cl基ICP干法刻蚀，去除显露的所述AlGaN势垒层，以显露部分所述第一AlN势垒层；
采用湿法刻蚀，去除显露的所述第一AlN势垒层，以显露部分所述GaN沟道层。
5.根据权利要求1所述的GaN器件的制备方法，其特征在于：制备的所述GaN器件包括增强型GaN器件，制备步骤包括：
提供衬底；
于所述衬底上形成异质外延叠层；
图形化所述异质外延叠层，显露部分GaN沟道层，形成第一势垒结构，所述第一势垒结构包括第一AlN势垒层及AlGaN势垒层；
形成隔离侧墙，所述隔离侧墙位于所述GaN沟道层上且覆盖所述第一势垒结构的侧壁；
于显露的所述GaN沟道层上形成第二势垒结构，所述第二势垒结构包括第二AlN势垒层及InAlN势垒层；
去除所述隔离侧墙，形成显露部分所述GaN沟道层的凹槽；
于所述InAlN势垒层表面形成源极，于所述AlGaN势垒层表面形成漏极；
于所述凹槽中形成栅极，所述栅极包括栅绝缘层及栅导电层。
6.根据权利要求5所述的GaN器件的制备方法，其特征在于：所述栅极的形貌包括“T”型或“Γ”型，且当所述栅极的形貌为“Γ”型时，所述第二势垒结构的厚度小于所述第一势垒结构的厚度，以形成自所述栅极向所述漏极的场板。
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