TW202105740A - 增強型金屬絕緣半導體之高電子移動率電晶體 - Google Patents

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Abstract

本文呈現一種增強型金屬絕緣半導體高電子移動率電晶體（HEMT）。藉由使用一極化堆疊來替代傳統之障壁層，可在製作期間形成一更薄之障壁層（例如，一更薄之AlGaN層），以達成一低薄片電阻二維電子氣體。有利地，更薄（即，小於10奈米）之障壁層減輕反應性離子蝕刻（RIE）誘發之表面損壞。此又容許形成一凹陷閘極。另外，可沈積一雙重電介質閘極堆疊，以進一步降低洩漏電流並改良次臨限斜率。

Description

增強型金屬絕緣半導體之高電子移動率電晶體
本發明係關於一高電子移動率電晶體（high electron mobility transistor；HEMT）之製作，且更具體而言，係關於一種氮化鎵（GaN）系增強型金屬絕緣半導體場效電晶體。
氮化鎵（GaN）及其他寬帶隙III族氮化物系直接過渡半導體材料表現出高崩潰電場且有助於達成高電流密度。就此而言，作為功率應用及高頻應用中矽系半導體裝置之一替代方案，GaN系半導體裝置得到積極研究。例如，相對於同等面積之一矽功率場效電晶體而言，一GaN高電子移動率電晶體可提供更低之比導通電阻（specific on resistance）以及更高之崩潰電壓。
功率場效電晶體（power field effect transistor；FET）可係為增強型（enhancement mode）或空乏型（depletion mode）。一增強型裝置可係指當未被施加閘極偏壓時（即，當閘極-源極偏壓係為零時）阻斷電流（即，關斷）之一電晶體（例如，一場效電晶體）。對比之下，一空乏型裝置可係指當閘極-源極偏壓係為零時容許有電流（即，導通）之一電晶體。
另外，一功率裝置（例如，一功率場效電晶體）之比導通電阻可係指電阻乘以裝置面積。如此一來，比導通電阻提供了與實現一導通電阻期望值可需要多少半導體面積有關之一優質因數（figure of merit）。
揭露一種增強型半導體裝置。該增強型半導體裝置包含：一第一主動層；一閘極堆疊，包含設置於該第一主動層上之氮化鋁層；一極化堆疊（polarization stack），包含：一第二主動層，具有小於10奈米之一厚度，且設置於該第一主動層上；以及一第一介電層，設置於該第二主動層上以達成一壓電極化（piezoelectric polarization），其中因應於該壓電極化，在該第一主動層與該極化堆疊之間形成一二維電子氣體。
揭露一種製作一半導體裝置之方法。該製作一半導體裝置之方法包含：在一基板上形成一第一主動層；形成一極化堆疊，包含在該第一主動層上形成一第二主動層，該第二主動層具有小於10奈米之一厚度，在該第二主動層上形成一第一介電層以達成一壓電極化，藉此在該第一主動層與該第二主動層之間形成一二維電子氣體；形成複數個歐姆觸點，該等歐姆觸點包含一源極歐姆觸點及一汲極歐姆觸點；沈積一鈍化層；以及形成一凹陷閘極，包含蝕刻一閘極通路開口（gate via opening）以暴露出該第一主動層，沈積包含氮化鋁之一雙重電介質（dual dielectric），以及沈積一閘極觸點。
在以下說明中，陳述眾多具體細節，以提供對一增強型金屬絕緣半導體高電子移動率電晶體之透徹理解。然而，此項技術中具有通常知識者將明瞭，不需要採用具體細節來實踐本文之教示內容。在其他情況下，為了避免使本發明模糊不清，未詳細闡述眾所習知之材料或方法。
本說明書通篇所提及之「一個實施例（one embodiment）」、「一實施例（an embodiment）」、「一個實例（one example）」或「一實例（an example）」意指結合該實施例或實例所述之一特定特徵、結構、方法、製程及/或特性包含於一增強型金屬絕緣半導體高電子移動率電晶體之至少一實施例中。因此，本說明書通篇各個地方所出現之片語「在一個實施例中（in one embodiment）」、「在一實施例中（in an embodiment）」、「一個實例（one example）」或「一實例（an example）」未必全部指代同一實施例或實例。此外，在一或多個實施例或實例中，可以任何適合之組合及/或子組合來組合該等特定特徵、結構、方法、製程及/或特性。另外，應瞭解，隨本文所提供之各圖係出於向此項技術中具有通常知識者進行闡釋之目的且附圖未必按比例繪製。
在本申請案之上下文中，當一電晶體處於一「關斷狀態」或「關斷」時，電晶體阻擋電流及/或不實質上傳導電流。相反地，當一電晶體處於一「導通狀態」或「導通」時，電晶體能夠實質上傳導電流。舉例而言，一電晶體可包含一N通道金屬氧化物半導體（N-channel metal-oxide-semiconductor；NMOS）場效電晶體（FET），其中在第一端子（一汲極）與第二端子（一源極）之間支援高電壓。
此外，在說明書通篇中，使用幾個技術用語。此等用語在其所來自之領域中具有其普通含義，除非在本文具體定義或者其使用上下文將另有清楚暗示。例如，此項技術中具有通常知識者可識別並區分薄片電阻（即，薄片ρ）與電阻率。另外，應注意，元件名稱及符號在本文件通篇中可互換使用（例如，Si對矽）；然而，其二者具有相同之含義。
如上所述，一增強型裝置可係指當一控制電壓（例如，一閘極-源極電壓）係低（例如，零伏）時阻擋電流之一電晶體。在眾多電路及開關應用中，可期望使用一增強型電晶體（即，一增強型裝置）來實現電路功能。例如，在功率應用中，通常期望使用一功率電晶體作為一開關（即，一功率開關）。理想地，當一功率電晶體在一種狀態（例如，一零控制電壓狀態）中阻擋電流且在一第二狀態（例如，一非零控制電壓狀態）中以低導通電阻及低功率損耗提供電流時，該功率電晶體可作為一開關運作。
此外，如上所述，相對於同等面積之一矽功率場效電晶體而言，GaN系高電子移動率電晶體（即，GaN高電子移動率電晶體）可提供更低之比導通電阻以及更高之崩潰電壓。因此，一GaN高電子移動率電晶體可係為一矽功率場效電晶體之一期望替代品。
一GaN高電子移動率電晶體之一個態樣係為在一GaN層與一障壁層之間形成一二維電子氣體。障壁層可係為例如氮化鋁鎵（AlGaN）等之一材料，其具有較GaN層更寬之一帶隙；可藉由固態物理學來闡釋形成二維電子氣體之一個原因：在障壁層（例如，AlGaN層）與GaN層之間存在一擴散接觸電位（即，接觸電位）。形成之另一原因可與因晶體不對稱性所致的一極化感應電荷有關。
研究已表明，目前技術水準之GaN高電子移動率電晶體可能需要厚度大於10奈米之一障壁層（例如，一AlGaN障壁層），以實現一低損耗低導通電阻功率裝置。使用厚度大於10奈米之一障壁層可容許形成對於功率裝置應用而言具有足夠低薄片電阻之二維電子氣體。
目前技術水準之增強型GaN高電子移動率電晶體包含p-GaN高電子移動率電晶體及凹陷閘極金屬絕緣半導體高電子移動率電晶體（metal insulator semiconductor HEMT；MISHEMT）。可藉由在閘極區域中設置一p-GaN層（即，一p型層）以使臨限電壓移位來製作一p-GaN高電子移動率電晶體。一凹陷閘極金屬絕緣半導體高電子移動率電晶體移除（即，凹陷）一氮化鋁鎵（AlGaN）障壁層，以防止在一凹陷閘極區域中形成二維電子氣體。
遺憾地，與一空乏型GaN高電子移動率電晶體相較，p-GaN高電子移動率電晶體及凹陷閘極金屬絕緣半導體高電子移動率電晶體具有相對高之薄片電阻。此外，凹陷閘極金屬絕緣半導體高電子移動率電晶體之製作可能需要穿過至少10奈米之必需障壁層（例如，穿過至少10奈米之一AlGaN層）進行反應性離子蝕刻（reactive ion etching；RIE），以暴露出閘極區域中之GaN表面。反應性離子蝕刻期間之長時間暴露可造成表面損壞，且導致不可靠之裝置行為。例如，表面損壞可導致高洩漏電流及不良之次臨限（subthreshold）斜率特性。
因此，需要一種改良之增強型高電子移動率電晶體及增強型高電子移動率電晶體製程來克服p-GaN高電子移動率電晶體及凹陷閘極金屬絕緣半導體高電子移動率電晶體之缺陷。
本文呈現一種增強型金屬絕緣半導體高電子移動率電晶體（HEMT）。藉由使用一極化堆疊來代替傳統之障壁層，可在製作期間形成一更薄之障壁層（例如，一更薄之AlGaN層），以達成一低薄片電阻二維電子氣體。有利地，更薄（即，小於10奈米）之障壁層減輕反應性離子蝕刻（RIE）誘發之表面損壞。此又容許形成一凹陷閘極。另外，可沈積一雙重電介質閘極堆疊，以進一步降低洩漏電流並改良次臨限斜率。
第1A圖例示根據本文教示內容在製作一增強型金屬絕緣半導體高電子移動率電晶體期間之一第一裝置剖面100a。第一裝置剖面100a繪示一基板102、一緩衝層104、一氮化鎵（GaN）主動層106及一極化堆疊115。極化堆疊115包含一氮化鋁鎵（AlGaN）障壁層108及一氮化矽層110。
可用於基板102之材料可包含但不限於GaN、藍寶石、碳化矽（SiC）及矽（Si）。對用於基板102之一材料之選擇可部分地取決於材料成本、材料可用性、與GaN之晶格失配及/或導熱率。緩衝層104可生長於基板102上，以減輕與材料失配（例如，晶格失配）相關聯之一些問題（例如，位錯（dislocation）及裂縫）。例如，基板102可包含＜111＞矽（即，具有晶體取向＜111＞之一矽晶圓），且緩衝層104可係為包含GaN、AlGaN及/或氮化鋁（AlN）之一層，以緩衝及改良後續GaN主動層106與基板102間之材料品質。另外，緩衝層104及GaN主動層106其中之一或多者可係自基板102開始使用一磊晶製程（例如金屬有機化學氣相沈積（metal organic chemical vapor deposition；MOCVD））而生長。
極化堆疊115可係為一磊晶膜，其包含具厚度d1之AlGaN障壁層108及具厚度d2之氮化矽層110。可調整該磊晶膜，俾使AlGaN障壁層108具有小於一目前技術水準值（例如，小於10奈米）之一厚度d1。例如，AlGaN障壁層108可使用一受控磊晶生長速率（例如，200奈米/小時之一速率）來生長，以具有在4奈米與6奈米間之一層厚度d1。可在AlGaN障壁層108上形成（例如，生長）氮化矽層110，俾使該組合（即，極化堆疊115）引起在AlGaN障壁層108與GaN主動層106間之界面處形成一低薄片電阻二維電子氣體109。例如，氮化矽層110可在生長AlGaN障壁層108之後原位生長，以具有適於在AlGaN障壁層108與GaN主動層106之間達成壓電極化之一厚度d2（例如，40奈米）。壓電極化可有利地達成低薄片電阻二維電子氣體109。另外，如以下將關於第1C圖論述，AlGaN障壁層108具有可有利地減輕反應性離子蝕刻（RIE）誘發之表面損壞（例如，參見第1C圖所示表面界面122）之一厚度d1。
第1B圖例示根據本文教示內容在製作增強型金屬絕緣半導體高電子移動率電晶體期間之一第二裝置剖面100b。第二裝置剖面100b例示在形成一源極歐姆觸點109S、一汲極歐姆觸點109D及一鈍化層112之後的附加層。可使用例如鈦、鋁、氮化鈦、鋁-銅（Ti/Al/TiN/AlCu）多層體等的一多層合金來形成源極歐姆觸點109S及汲極歐姆觸點109D。隨後，可使用電漿增強化學氣相沈積（plasma enhanced chemical vapor deposition；PECVD）來形成具厚度d3（例如，150奈米）之鈍化層112。在一個實施例中，鈍化層112可包含可有利地增強下伏極化堆疊115之氮化矽。例如，當鈍化層112係為一電漿增強化學氣相沈積氮化矽層時，則鈍化層112可將壓電極化增強（例如，增加）至高於因氮化矽層110所致的壓電極化。作為回應，二維電子氣體109之薄片電阻可有利地降低（即，改良）。
第1C圖例示根據本文教示內容在製作增強型金屬絕緣半導體高電子移動率電晶體期間之一第三裝置剖面100c。第三裝置剖面100c例示在形成一凹陷閘極區域123、一源極金屬層111S及一汲極金屬層111D之後的附加層。源極金屬層111S及汲極金屬層111D可包含分別與源極歐姆觸點109S及汲極歐姆觸點109D形成低電阻電性連接之一合金，該合金包含但不限於鋁及/或鈦。
另外，第三裝置剖面100c顯示氮化鋁（AlN）層113及氧化鋁（Al2 O3 ）層114。在形成凹陷閘極區域123時，AlN層113可藉由減少GaN氮化物層106與AlN層113間之表面界面122處之懸掛鍵而有利地改良裝置特性（例如，可減少界面陷阱）。如以下將參照第1D圖進一步闡述，後續氧化鋁層114可有利地提供適於增強型操作之一閘極電介質。
第1D圖例示在製作第1C圖所示增強型金屬絕緣半導體高電子移動率電晶體期間之一第四裝置剖面100d。第四裝置剖面100d例示第三裝置剖面100c之凹陷閘極區域123，並進一步描繪一雙重電介質121。已自第四裝置剖面100d排除了包含源極金屬層111S、汲極金屬層111D、源極歐姆觸點109S、汲極歐姆觸點109D、緩衝層104及基板102在內的相鄰層及裝置區域，以便於論述凹陷閘極區域123及雙重電介質121。
凹陷閘極區域123包含雙重電介質121、表面界面122及一閘極觸點116。在一些實施例中，閘極觸點116可與源極金屬層111S及汲極金屬層111D同時沈積；另外，閘極觸點116可係為包含鋁及/或鈦之一金屬合金。
在操作期間，閘極觸點116可接收一閘極電壓（例如，一閘極-源極電壓），該閘極電壓可控制汲極金屬層111D與源極金屬層111S間之一汲極-源極電流。在零閘極電壓條件及/或平衡條件下，凹陷閘極區域123可導致表面界面122附近之二維電子氣體109之空乏（即，移除）。如此一來，凹陷閘極區域123可用以當閘極電壓（例如，閘極-源極電壓）係為零時阻擋電流（即，一汲極-源極電流）。作為此概念之進一步說明，第1D圖顯示在表面界面122附近之二維電子氣體109之空乏（例如，缺乏）。
此外，如第1D圖所示，雙重電介質121可包含AlN層113及氧化鋁層114。AlN層113可具有適於藉由減少表面界面122處之界面陷阱及表面狀態來創建一低缺陷表面界面122之一厚度d4（例如，4奈米至8奈米）。氧化鋁層114可具有使得介電強度（例如，10百萬伏/公分至12百萬伏/公分）適於可靠地維持至少3伏之閘極電壓之一厚度d5（例如，5奈米至15奈米）。因此，雙重電介質121可用作閘極觸點116（例如，金屬）與GaN主動層106（例如，半導體）間之一「絕緣體」；且雙重電介質121可具有一總厚度（例如，一總厚度d4+d5），俾使金屬絕緣半導體高電子移動率電晶體以增強模式而運作。
第1E圖例示顯示第1C圖所示增強型金屬絕緣半導體高電子移動率電晶體之一第五裝置剖面100e。第五裝置剖面100e類似於第四裝置剖面100d，只不過其繪示由源極金屬層111S、閘極觸點116及汲極金屬層111D形成一源極、一閘極及一汲極。另外，第五裝置剖面100e例示一通道長度LCH、一源極-閘極接觸長度LS及一汲極-閘極接觸長度LD。根據半導體裝置物理學，一增強型金屬絕緣半導體高電子移動率電晶體之一「導通」狀態及一「關斷」狀態可取決於包含通道長度LCH（例如，2微米）、源極-閘極接觸長度LS及汲極-閘極接觸長度LD在內之參數。如此項技術中具有通常知識者可瞭解，通道長度LCH、源極-閘極接觸長度LS及汲極-閘極接觸長度LD之值可至少部分地由微影（即，臨界尺寸）以及期望之電特性（例如，一汲極-源極崩潰電壓）決定。
因此，由剖面100e及剖面100a至100d繪示之裝置結構不應被認為是限制性的。例如，剖面100e可繪示在製造一功率裝置時可進行重複之一單位胞元之一部分。如此項技術中具有通常知識者可瞭解，剖面100e可具有一節距及一相關聯之「胞元」面積，該節距及相關聯之「胞元」面積可部分地決定一功率裝置之一比導通電阻。此外，剖面100e及剖面100a至100d可具有更多或更少之層。例如，可存在附加之鈍化層及/或金屬化層（例如，場板）。
對根據剖面100a至100e而形成之一金屬絕緣半導體高電子移動率電晶體之表徵可包含對裝置特性之量測。裝置特性可包含但不限於轉移關係，例如隨一閘極電壓而變之汲極-源極電流。亦可量測可靠性參數，以將裝置穩健性及穩定性（例如，可重複性）歸類為時間及溫度之一函數。例如，裝置穩健性之一度量可包含一時間相依電介質崩潰（time-dependent dielectric breakdown；TDDB）。
如上所述，凹陷閘極區域123及閘極觸點116（即，閘極）可用作用以接收一閘極電壓之一控制端子。在裝置操作期間，可將閘極電壓施加至閘極觸點116，以調變表面界面122附近之一通道；如此一來，閘極電壓可控制汲極（即，汲極金屬層111D）與源極（即，源極金屬層111S）間之一汲極-源極電流。如以下在第2A圖至第2E圖之說明中所論述，用於製作一增強型金屬絕緣半導體高電子移動率電晶體之製程步驟（例如，如第一剖面100a至第五剖面100e所繪示）可有助於達成與一空乏型（即，通常「導通」）金屬絕緣半導體高電子移動率電晶體相當之裝置特性（例如，比導通電阻）。
第2A圖例示根據一第一實施例用於製作一增強型金屬絕緣半導體高電子移動率電晶體之一製程流程200。步驟202可對應於藉由生長GaN來形成一GaN主動層106。例如，可使用化學氣相沈積（chemical vapor deposition；CVD）磊晶（亦被稱為金屬有機化學氣相沈積（MOCVD））來生長GaN主動層106。另一選擇為，可使用分子束磊晶（molecular beam epitaxy；MBE）來生長GaN主動層106。在一些實施例中，GaN主動層106可形成為具有1微米與5微米間之一厚度。
步驟204可對應於在GaN主動層106上形成具厚度d1之一AlGaN障壁層108。AlGaN障壁層108亦可被稱為一主動層，且根據本文之教示內容，AlGaN障壁層108可被生長為具有小於傳統目前技術水準厚度（例如，小於10奈米）之一厚度d1。例如，在步驟204中，可使用金屬有機化學氣相沈積及/或分子束磊晶來生長AlGaN障壁層108，俾使層厚度d1在4奈米與6奈米之間（例如，5奈米）。根據化合物半導體製作原理，4奈米與6奈米間之一層厚度可能阻礙一低薄片電阻二維電子氣體之形成及/或將薄片電阻提高至不合適之值（例如，大於一千歐姆/平方之值）。根據本文之教示內容，下一步驟206可藉由形成具厚度d2（例如，40奈米）之氮化矽層110來減輕上述高薄片電阻之問題。
在步驟206中，亦可使用金屬有機化學氣相沈積來形成氮化矽層110。例如，可在步驟204之後原位沈積氮化矽層110。另一選擇為，可異位（ex-situ）沈積氮化矽層110。步驟204及206之組合可引起極化堆疊115之形成，此可有助於藉由壓電極化來形成一低薄片電阻二維電子氣體109。例如，實驗資料表明，藉由步驟204及206形成之一極化堆疊115可引起薄片ρ（即，薄片電阻）為大約600歐姆/平方之一二維電子氣體109之形成。
在一個實施例中，可執行步驟206，直至量測到一目標薄片電阻值為止。例如，在步驟206中生長氮化矽層110期間，可原位量測因二維電子氣體109所致的薄片電阻；然後，在達到一目標薄片電阻值（例如，600歐姆/平方）時，步驟206可結束。
另一選擇為，可使用基於一實驗設計（改變厚度d1及厚度d2）之實驗資料來確定用於步驟204及206之一製程配方（process recipe）。例如，可使用二維電子氣體109之薄片電阻隨層厚度而變之實驗資料來提供對目標厚度值（即，厚度d1及厚度d2之目標值）之指導。實驗可指示一製程配方，藉此在步驟204期間將AlGaN障壁層108生長為具有等於5奈米±一容差之一厚度d1；另外，在步驟204期間，配方可指示在1200歐姆/平方至1500歐姆/平方間之一步驟204目標薄片電阻（即，一二維電子氣體薄片電阻）。接下來，在步驟206期間，可修整製程配方，俾使氮化矽層110原位沈積至一厚度d2（例如，40奈米±一容差），俾使一步驟206目標薄片電阻減小至600歐姆/平方±一容差。
在下一步驟208中，可形成源極歐姆觸點109S及汲極歐姆觸點109D。例如，如上所述，可使用例如鈦、鋁、氮化鈦、鋁-銅（Ti/Al/TiN/AlCu）多層體等的一多層合金來形成源極歐姆觸點109S及汲極歐姆觸點109D。
在步驟210中，形成具厚度d3之一鈍化層112。鈍化層112可係為使用一電漿增強化學氣相沈積（PECVD）製程配方沈積之氮化矽鈍化層。使用包含氮化矽之一鈍化層112可有利地改良二維電子氣體109之薄片電阻。例如，根據實驗資料，當鈍化層112包含氮化矽且具有150奈米之一厚度時，薄片電阻可有利地自其初始值（例如，600歐姆/平方）降低至一改良值（例如，在400歐姆/平方與500歐姆/平方之間）。此項技術中具有通常知識者可瞭解，小於500歐姆/平方之一值可與在一空乏型金屬絕緣半導體高電子移動率電晶體上量測之一薄片電阻相當。
後續之步驟212及214可對應於與蝕刻一閘極通路（即，凹陷閘極區域123）相關之蝕刻步驟。當鈍化層112包含氮化矽時，步驟212可係指使用一離子反應性蝕刻製程來蝕刻界面122上方之氮化矽（即，鈍化層112及氮化矽層110）。例如，用於步驟212之一配方可包含一遮蔽步驟（例如，界定凹陷閘極區域之一微影步驟），然後使用氟系電漿化學品選擇性地蝕刻氮化矽。用於步驟214之一配方可包含選擇性地蝕刻界面122上方之剩餘AlGaN障壁層108。可藉由使用具有氯系電漿化學品之反應性離子蝕刻來蝕刻界面122上方之AlGaN障壁層108。因此，自步驟212至步驟214之轉變可包含自使用氟系電漿切換成使用氯系電漿（例如三氯化硼（BCL3））。
用於步驟214之一配方可更包含過蝕刻AlGaN障壁層108，以確保完全移除AlGaN障壁層。因此，步驟214可包含使用氯系電漿進行多於一厚度d1（即，AlGaN障壁層108之厚度d1）之過蝕刻。例如，若厚度d1係為4奈米至6奈米，則步驟214可能需要蝕刻至少10奈米。根據本文之教示內容，可將步驟214修整為使用較少之反應性離子蝕刻（RIE）功率及降低之蝕刻速率（例如，小於或等於10奈米/分鐘之一速率）來蝕穿AlGaN障壁層108。有利地，使用較少之反應性離子蝕刻功率可減輕表面界面122處之蝕刻/離子誘發之損壞。
接下來之步驟216及218可對應於形成一雙重電介質閘極堆疊（即，雙重電介質121）。步驟216可對應於沈積氮化鋁（AlN），以形成具厚度d4之氮化鋁層113。例如，可使用一原子層沈積（atomic layer deposition；ALD）製程來沈積氮化鋁，以創建與GaN主動層106之界面122。因此，可以在4奈米與8奈米間之一厚度d4來沈積氮化鋁層113。氮化鋁層113可藉由確保連續之非懸掛鍵來有利地減少界面122處之界面狀態。步驟218可對應於隨後沈積氧化鋁，以形成具厚度d5（例如，5奈米至15奈米）之氧化鋁層114。亦可在步驟218中藉由自氮前驅物切換成氧前驅物而使用一原子層沈積製程原位沈積氧化鋁層114。可選擇厚度d5以確保一臨限電壓（例如，一閘極-源極臨限電壓）並確保一最大閘極電壓（例如，最大5伏）。
接下來，步驟220可對應於形成閘極觸點116。如上所述，閘極觸點116亦可係為一金屬合金，包含但不限於鋁及/或鈦。如此項技術中具有通常知識者可瞭解，可存在附加之製程步驟，包含與微影相關之彼等步驟及與附加鈍化層及/或金屬化層之圖案化相關之後續步驟。例如，可存在用以為高電壓操作圖案化及/或沈積場板之後續製程步驟。
第2B圖例示根據一第二實施例用於製作一增強型金屬絕緣半導體高電子移動率電晶體之一製程流程221。步驟222可係指形成一第一主動層（例如，一GaN主動層106）。第一主動層可係為使用金屬有機化學氣相沈積形成（例如生長）之一磊晶層。根據本文之教示內容，下一步驟224可係指形成適於低功率蝕刻（例如，反應性離子蝕刻）且被修整成產生一低電阻二維電子氣體（例如，二維電子氣體109）之一極化堆疊（例如，極化堆疊115）。步驟227可係指形成複數個歐姆觸點（例如，源極歐姆觸點109S及汲極歐姆觸點109D）。步驟228可係指形成具厚度d3（例如，150奈米）之一鈍化層（例如，鈍化層112）。鈍化層112可包含氮化矽，且可藉由電漿增強化學氣相沈積形成。步驟230可係指形成一凹陷閘極（例如，一凹陷閘極區域123）。
第2C圖例示根據步驟224之一實施例用於形成一極化堆疊115之一製程流程。步驟225可係指在第一主動層上形成具厚度d1之一第二主動層（例如，一AlGaN障壁層108）。根據本文之教示內容，第二主動層可較目前技術水準值薄（例如，較10奈米薄）；且第二主動層亦可係為使用金屬有機化學氣相沈積形成（例如生長）之一磊晶層。例如，在一個實施例中，第二主動層可係為厚度d1為4奈米至6奈米之一AlGaN障壁層108，此可導致大於一千歐姆/平方之一高量測薄片電阻。
步驟226可係指在第二主動層上形成具厚度d2之一第一介電層（例如，氮化矽層110）。此外，根據本文之教示內容，第一介電層可與第二主動層結合而形成適於產生一低薄片電阻二維電子氣體109之一極化堆疊115。在步驟226中，可在步驟225之後原位生長第一介電層；作為另一選擇，可異位生長第一介電層。例如，在一個實施例中，第一介電層可係為厚度d2實質上等於40奈米之氮化矽層110。第一介電層與第二主動層一起可產生壓電極化，藉此將薄片電阻（即，一二維電子氣體109之薄片電阻）減小至小於或實質上等於650歐姆/平方。
第2D圖例示根據步驟230之一實施例用於形成一凹陷閘極（例如，一凹陷閘極區域123）之一製程流程。步驟232可係指蝕刻一閘極通路開口。除了遮蔽步驟及微影之外，步驟232亦可包含使用一反應性離子蝕刻（RIE）製程。例如，當鈍化層112及第一介電層（例如，氮化矽層110）包含氮化矽時，則步驟232可首先係指使用氟系電漿化學品來蝕穿氮化矽。此外，當第二主動層包含AlGaN（例如，AlGaN障壁層108）時，則步驟232可更係指自氟系電漿化學品切換成氯系化學品，以蝕刻及/或過蝕刻AlGaN。根據本文之教示內容，用於較薄之第二主動層（例如，具厚度d1之AlGaN障壁層108）之蝕刻製程（例如，反應性離子蝕刻製程）可有利地達成一降低之功率（例如，降低之蝕刻速率）。此又可減少第一主動層（例如，GaN主動層106）的蝕刻誘發之表面損壞。步驟234係指沈積一雙重電介質，且根據本文之教示內容，可沈積雙重電介質以確保一界面（例如，表面界面122）處之連續非懸掛鍵。步驟237可係指沈積一閘極觸點（例如，閘極觸點116）。
第2E圖例示根據步驟234之一實施例用於沈積雙重電介質之一製程流程。步驟235可對應於使用原子層沈積（ALD）來沈積具厚度d3之氮化鋁層113。步驟236可係指隨後使用原子層沈積來沈積具厚度d4之氮化鋁層114。
第3圖例示根據本文教示內容製作之一高電子移動率電晶體的汲極-源極電流IDS 與閘極-源極電壓VGS 之關係的轉移特性301至305。轉移特性301至305係在相對於一晶圓平面（wafer flat）處於與晶圓中心、晶圓東部、晶圓北部、晶圓南部及晶圓西部對應之晶圓位置處的樣本高電子移動率電晶體上而量測。另外，量測對應於施加1伏之一汲極-源極電壓VDS ；且汲極-源極電流IDS 係相對於自負3伏至正3伏之閘極-源極電壓VGS 以一對數標度而標繪。
如轉移特性301至305其中之每一者所示，樣本高電子移動率電晶體胞元在增強模式中以低洩漏而運作。例如，當閘極-源極電壓VGS 係為零時，汲極-源極電流IDS 具有奈安（即，1E-09安）或更小之一數量級。另外，一1微安臨限電壓（被定義為當汲極-源極電流IDS 等於1微安（即，1E-06安）時量測之閘極-源極電壓VGS ）大於1伏。
如本文所呈現，教示內容之一個態樣係為一種增強型半導體裝置（即，一種增強型金屬絕緣半導體高電子移動率電晶體）。該增強型半導體裝置包含一第一主動層（例如，一GaN主動層106）、一閘極堆疊（例如，一雙重電介質121）及一極化堆疊（例如，一極化堆疊115）。該閘極堆疊包含設置於第一主動層上之氮化鋁（AlN）層（例如，氮化鋁層113）。該極化堆疊包含一第二主動層（例如，一AlGaN障壁層108）及一第一介電層（例如，氮化矽層110）。第二主動層具有小於10奈米之一厚度（例如，一厚度d1），且設置於第一主動層上。第一介電層設置於第二主動層上，以達成一壓電極化。因應於壓電極化，在第一主動層與極化堆疊之間形成一二維電子氣體（例如，一二維電子氣體109）。
在另一態樣中，一種製作一半導體裝置之方法包含：在一基板（例如，基板102）上形成一第一主動層（例如，根據步驟222，一GaN主動層106）；形成一極化堆疊（例如，根據步驟224，一極化堆疊115）；形成通達第一主動層之複數個歐姆觸點（例如，根據步驟227，源極歐姆觸點109S及汲極歐姆觸點109D）；沈積一鈍化層（例如，根據步驟228，鈍化層112）；以及形成一凹陷閘極（例如，根據步驟230，一凹陷閘極區域123）。該極化堆疊係藉由在第一主動層上形成一第二主動層（例如，根據步驟225，一AlGaN障壁層108）且藉由在第二主動層上形成一第一介電層（例如，根據步驟226，氮化矽層110）來形成。第二主動層具有小於10奈米（例如，4奈米至6奈米）之一厚度；且第一介電層之形成會達成一壓電極化。在第一主動層與第二主動層之間形成一二維電子氣體。歐姆觸點包含一源極歐姆觸點（例如，源極歐姆觸點109S）及一汲極歐姆觸點（例如，汲極歐姆觸點109D）。凹陷閘極係藉由蝕刻一閘極通路開口（例如，步驟232）、沈積一雙重電介質（例如，步驟234）及沈積一閘極觸點（例如，步驟237）來形成。可蝕刻（例如，過蝕刻）閘極通路開口，以暴露出第一主動層；且雙重電介質可包含氮化鋁（AlN）（例如，氮化鋁層113）。
以上對本發明所例示實例之說明（包含摘要中所述之內容）並非旨在為窮盡性的或限制於所揭露之確切形式。雖然本文出於說明性目而闡述了一增強型金屬絕緣半導體高電子移動率電晶體之具體實施例及製作步驟，然而可作出各種等效潤飾，此並不背離本發明之更廣泛之精神及範圍。實際上，應瞭解，具體實例性製程配方及裝置剖面係出於闡釋目的而提供，且根據本文之教示內容，亦可在其他實施例及實例中採用具有更多或更少步驟之其他製程配方。
100a:第一裝置剖面 100b:第二裝置剖面 100c:第三裝置剖面 100d:第四裝置剖面 100e:第五裝置剖面 102:基板 104:緩衝層 106:氮化鎵(GaN)主動層 108:AlGaN障壁層 109:低薄片電阻二維電子氣體/二維電子氣體 109D:汲極歐姆觸點 109S:源極歐姆觸點 110:氮化矽層 111D:汲極金屬層 111S:源極金屬層 112:鈍化層 113:氮化鋁層 114:氧化鋁層 115:極化堆疊 116:閘極觸點 121:雙重電介質 122:表面界面 123:凹陷閘極區域 200、221:製程流程 202、204、206、208、210、212、214、216、218、220、222、224、225、226、227、228、230、232、234、235、236、237:步驟 301、302、303、304、305:轉移特性 d1、d2、d3、d4、d5:厚度 IDS:汲極-源極電流 LCH:通道長度 LD:汲極-閘極接觸長度 LS:源極-閘極接觸長度 VDS:汲極-源極電壓 VGS:閘極-源極電壓
參照以下各圖來闡述一增強型金屬絕緣半導體高電子移動率電晶體（HEMT）之非限制性及非窮盡性實施例，其中除非另有說明，否則在所有各視圖中相同之附圖標記指代相同之部件。
第1A圖例示根據本文教示內容在製作一增強型金屬絕緣半導體高電子移動率電晶體期間之一第一裝置剖面；
第1B圖例示根據本文教示內容在製作增強型金屬絕緣半導體高電子移動率電晶體期間之一第二裝置剖面；
第1C圖例示根據本文教示內容在製作增強型金屬絕緣半導體高電子移動率電晶體期間之一第三裝置剖面；
第1D圖例示在製作第1C圖所示增強型金屬絕緣半導體高電子移動率電晶體期間之一第四裝置剖面；
第1E圖例示顯示第1C圖所示增強型金屬絕緣半導體高電子移動率電晶體之一第五裝置剖面；
第2A圖例示根據一第一實施例用於製作一增強型金屬絕緣半導體高電子移動率電晶體之一製程流程；
第2B圖例示根據一第二實施例用於製作一增強型金屬絕緣半導體高電子移動率電晶體之一製程流程；
第2C圖例示根據一實施例用於形成一極化堆疊之一製程流程；
第2D圖例示根據一實施例用於形成一凹陷閘極之一製程流程；
第2E圖例示根據一實施例用於沈積一雙重電介質之一製程流程；以及
第3圖例示根據本文教示內容製作之一高電子移動率電晶體的汲極-源極電流與閘極-源極電壓之關係的轉移特性（transfer characteristics）。
在附圖之幾個視圖中，對應之附圖標記指示對應之組件。熟習此項技術者將瞭解，各圖中之元件係為簡單及清楚起見而例示，且未必是按比例繪製。例如，各圖中之元件及層其中之一些元件及層之尺寸可能相對於其他元件被誇大，以幫助改良對本文教示內容之各種實施例之理解。此外，在一商業上可行之實施例中有用或必要之普通但眾所習知之元件、層及/或製程步驟通常未被繪示，以便於達成一增強型金屬絕緣半導體高電子移動率電晶體之此等各種實施例之一較不受阻擋之視圖。
100a:第一裝置剖面
102:基板
104:緩衝層
106:氮化鎵(GaN)主動層
108:AlGaN障壁層
109:低薄片電阻二維電子氣體/二維電子氣體
110:氮化矽層
115:極化堆疊
d1、d2:厚度

Claims (24)

  1. 一種增強型半導體裝置，包含： 一第一主動層； 一閘極堆疊，包含： 氮化鋁層，設置於該第一主動層上； 一極化堆疊（polarization stack），包含： 一第二主動層，具有小於10奈米之一厚度，且設置於該第一主動層上；以及 一第一介電層，設置於該第二主動層上以達成一壓電極化（piezoelectric polarization），其中因應於該壓電極化，在該第一主動層與該極化堆疊之間形成一二維電子氣體。
  2. 如請求項1所述之增強型半導體裝置，其中該厚度在4奈米與6奈米之間。
  3. 如請求項1所述之增強型半導體裝置，其中該第一主動層包含氮化鎵（GaN）。
  4. 如請求項1所述之增強型半導體裝置，其中該第二主動層包含氮化鋁鎵（AlGaN）。
  5. 如請求項1所述之增強型半導體裝置，其中該第一介電層包含氮化矽。
  6. 如請求項1所述之增強型半導體裝置，包含： 一鈍化層，設置於該第一介電層上。
  7. 如請求項6所述之增強型半導體裝置，其中該鈍化層包含氮化矽。
  8. 如請求項1所述之增強型半導體裝置，包含： 一源極，包含藉由一源極歐姆觸點電性連接至該二維電子氣體之一源極金屬層；以及 一汲極，包含藉由一汲極歐姆觸點電性連接至該二維電子氣體之一汲極金屬層。
  9. 如請求項8所述之增強型半導體裝置，其中該閘極堆疊包含： 氧化鋁層，設置於該氮化鋁層上。
  10. 如請求項9所述之增強型半導體裝置，包含： 一閘極，包含在該源極與該汲極之間形成於該氧化鋁層上方之一閘電極。
  11. 如請求項10所述之增強型半導體裝置，其中該閘極在該源極與該汲極之間凹陷。
  12. 一種製作一半導體裝置之方法，包含： 在一基板上形成一第一主動層； 形成一極化堆疊，包含： 在該第一主動層上形成一第二主動層，該第二主動層具有小於10奈米之一厚度； 在該第二主動層上形成一第一介電層以達成一壓電極化，藉此在該第一主動層與該第二主動層之間形成一二維電子氣體； 形成複數個歐姆觸點，該等歐姆觸點包含一源極歐姆觸點及一汲極歐姆觸點； 沈積一鈍化層；以及 形成一凹陷閘極，包含： 蝕刻一閘極通路開口（gate via opening）以暴露出該第一主動層； 沈積包含氮化鋁之一雙重電介質（dual dielectric）；以及 沈積一閘極觸點。
  13. 如請求項12所述之方法，其中沈積一鈍化層包含： 沈積氮化矽鈍化層。
  14. 如請求項13所述之方法，其中在該基板上形成該第一主動層包含： 形成氮化鎵緩衝層； 在該氮化鎵緩衝層上形成該第一主動層，該第一主動層包含氮化鎵（GaN）。
  15. 如請求項14所述之方法，其中在該第一主動層上形成該第二主動層包含： 生長該第二主動層，該第二主動層包含氮化鋁鎵（AlGaN）。
  16. 如請求項15所述之方法，其中該第二主動層具有在4奈米與6奈米間之一厚度。
  17. 如請求項15所述之方法，其中在該第二主動層上形成該第一介電層包含： 與該第二主動層原位地（in-situ）生長該第一介電層，該第一介電層包含氮化矽。
  18. 如請求項17所述之方法，其中生長該極化堆疊包含： 與該第二主動層原位地生長該第一介電層以達成該壓電極化，藉此因該二維電子氣體所致的一薄片電阻（sheet resistanc）小於或等於600歐姆/平方。
  19. 如請求項17所述之方法，其中在該第二主動層上形成該第一介電層包含： 與該第二主動層異位地（ex-situ）生長該第一介電層，該第一介電層包含氮化矽。
  20. 如請求項17所述之方法，其中蝕刻該閘極通路開口包含： 利用氟系電漿選擇性地蝕刻氮化矽；以及 隨後利用氯系電漿蝕刻AlGaN。
  21. 如請求項20所述之方法，其中利用該氯系電漿蝕刻AlGaN包含： 以等於或小於10奈米/分鐘之一速率進行蝕刻。
  22. 如請求項20所述之方法，其中利用該氯系電漿蝕刻AlGaN包含： 過蝕刻該第二主動層以暴露出該第一主動層。
  23. 如請求項22所述之方法，其中沈積該雙重電介質包含： 使用原子層沈積來沈積氮化鋁層，該氮化鋁層沈積於該第一主動層上，以將一GaN表面與該氮化鋁層結合。
  24. 如請求項23所述之方法，其中沈積該雙重電介質包含： 隨後在該氮化鋁層上沈積氧化鋁層。
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