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Die Erfindung betrifft einen Transistor, insbesondere einen auf hoher Elektronenmobilität beruhenden Gallium-Nitrid (GaN)-Hochspannungstransistor.
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Auf GaN-basierende HEMT-Bauteile (HEMT=High Electron Mobility Transistor, Transistor mit hoher Elektronenmobilität) sind insbesondere für Leistungselektronik und Hochfrequenzanwendungen aufgrund ihrer hohen Elektronenmobilität sowie Durchbruchspannungen vielfältig im Einsatz und versprechen auch zukünftig weitere Verbesserungen zu erreichen. Dazu wurden beispielsweise Feldplatten vorgeschlagen, die für eine Umverteilung eines elektrischen Feldes in der Gate-Drain-Region sorgen, wodurch eine weitere Erhöhung der Durchbruchspannung erreicht werden kann. Die Erhöhung folgt aus der durch die Feldplatte erzeugten besseren Gleichverteilung des Feldes und der damit verbundenen Reduzierung der lokalen Feldspitzen. Aufgrund der mit Feldplatten verbundenen parasitären Kapazitäten, was mit einer Leistungsreduzierung einhergeht, wurden unterschiedliche Feldplatten-Geometrien entwickelt. Eine Möglichkeit besteht darin, eine Feldplatte oberhalb der Gate-Elektrode anzuordnen und mit dem Source-Kontakt zu verbinden.
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Ein Beispiel für ein GaN-basierenden HEMT ist in der
US 2013/0234153 A1 gezeigt. In dieser Schrift ist ein GaN-HEMT-Bauelement beschrieben, bei dem eine Feldplatte, welche das Potential des Source-Kontakts aufweist, gleichzeitig mit dem Kontaktmetall der Drain- und Source-Anschlüsse gebildet wird. Die Feldplatte schließt einen Bereich oberhalb des Gate-Anschlusses ein und ist in Richtung des Drain-Anschlusses ausgedehnt.
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In der
US 7,550,783 B2 ist ein HEMT-Baustein beschrieben, der eine Mehrzahl von aktiven Halbleiterschichten auf einem Substrat aufweist. Eine Source-Elektrode, eine Drain-Elektrode und ein Gate sind mit der Vielzahl von aktiven Schichten verbunden. Eine Abstands- oder Isolationsschicht wird auf einem Teil der Oberfläche der Vielzahl von aktiven Schichten gebildet, so dass das Gate überdeckt ist. Eine Feldplatte wird auf der Abstandsschicht gebildet und ist elektrisch mit der Source-Elektrode verbunden. Die Feldplatte reduziert Spitzen im elektrischen Feld während des Betriebs des HEMT-Bausteins.
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Die in dieser Schrift beschriebene Feldplattenanordnung entspricht einer klassischen source-kontaktierten Feldplatte, die zwischen dem Gate- und Drain-Kontakt realisiert wird und durch eine Abstandsschicht vom Gate getrennt ist.
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In der
US 2012/0132959 A1 ist ein Transistor gezeigt, der aktive Halbleiterschichten und metallische Source- und Drain-Kontakte aufweist, die in elektrischer Verbindung mit den aktiven Schichten stehen. Ein Gate-Kontakt ist zwischen dem Source- und dem Drain-Kontakt gebildet, um das elektrische Feld innerhalb der aktiven Schichten zu beeinflussen. Eine Abstandsschicht wird über den aktiven Schichten gebildet, wobei eine leitende Feldplatte über der Abstandsschicht ausgebildet ist, die sich über eine vorgegebene Länge von der Kante des Gate-Kontakts in Richtung des Drain-Kontakts erstreckt. Die Feldplatte ist elektrisch mit dem Gate-Kontakt verbunden und führt zu einer Reduktion im elektrischen Feld während des Betriebs. Dabei kann eine weitere Abstandsschicht gebildet sein, die eine zweite Feldplatte über der ersten Feldplatte aufweist.
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In der
WO 2010/120 423 A2 ist ein Feldeffekttransistor gezeigt, der eine mit einer Gate-Elektrode verbundene erste Feldplatte aufweist, die im wesentlichen äquidistant von einer Source-Elektrode und einer Drain-Elektrode angeordnet ist. Desweiteren kann eine zweite Feldplatte unmittelbar beabstandet zur ersten Feldplatte vorgesehen sein, wobei die zweite Feldplatte wiederum äquidistant zur Source-Elektrode und zur Drain-Elektrode ausgebildet ist. Beabstandet zur ersten und zweiten Feldplatte können weitere, ebenfalls übereinander liegende Feldplatten angeordnet sein.
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In der
EP 2 485 262 A1 ist ein Hochspannungs-GaN-Transistor mit mehreren Feldplatten gezeigt. Erste und zweite Abstandshalter sind über einem aktiven Bereich zwischen einer Gate-Elektrode und einer Drain- bzw. Source-Elektrode gebildet. Eine erste Feldplatte ist auf der ersten Abstandsschicht gebildet und mit dem Gate verbunden. Eine zweite Feldplatte ist auf der zweiten Abstandshalterschicht vorgesehen und ebenfalls mit dem Gate verbunden. Eine dritte Abstandshalterschicht ist auf der ersten Abstandshalterschicht, der zweiten Abstandshalterschicht, der ersten Feldplatte, dem Gate und der zweiten Feldplatte angeordnet, wobei eine dritte Feldplatte auf der dritten Abstandshalterschicht gebildet ist und mit der Source-Elektrode verbunden ist.
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In der
US 2012/0175631 A1 ist ein GaN-Bauteil beschrieben, das einen Gate-Abstandshalter, eine Gate-Metallschicht und Gate-Bestandteile aufweist, die selbstjustierend ausgebildet sind. Hierbei wird ebenfalls eine über dem Gate liegende Feldplatte verwendet.
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Eine weitere Möglichkeit, eine Feldplatte zu bilden, ist in dem Artikel „Field plate structural optimization for enhancing the power gain of GaN-based HEMTs", Chin. Phys. B Vol. 22, No. 9 (2013) 097303-1 - 097303-5 beschrieben. Hier ist eine Feldplatte gezeigt, bei der ein Teil mit einem Gate-Anschluss verbunden ist und ein zweiter Teil mit einem Source-Anschluss. Die beiden Anteile dieser Ausführung von Feldplatten sind auf einer als Silizium-Nitrid-Schicht ausgebildeten Isolationsschicht angeordnet.
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Ausgehend von diesem Stand der Technik hat sich der Erfinder nun die Aufgabe gestellt, einen GaN-basierenden Transistor weiter zu verbessern, indem die erreichbare Durchbruchspannung weiter erhöht wird bzw. durch die Homogenisierung der hohen Felder eine Langzeitstabilität gewährleistet wird.
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Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind jeweils Gegenstand der Unteransprüche. Diese können in technologisch sinnvoller Weise miteinander kombiniert werden. Die Beschreibung, insbesondere im Zusammenhang mit der Zeichnung, charakterisiert und spezifiziert die Erfindung zusätzlich.
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Gemäß der Erfindung wird ein Transistor, insbesondere ein auf hoher Elektronenmobilität beruhender Gallium-Nitrid-Hochspannungstransistor, geschaffen, der einen Source-Kontakt und einen Drain-Kontakt aufweist, die als metallische Anschlüsse über einem Substrat ausgebildet sind, wobei zwischen dem Source-Kontakt und dem Drain-Kontakt eine Gate-Elektrode mit einem Gate-Kopf und einem Gate-Fuß angeordnet ist, die auf einer dem Substrat abgewandten Seite eine zweigeteilte Isolationsschicht teilweise überdeckend ausgeführt ist, wobei zwischen einer ersten Isolationsschicht und einer zweiten Isolationsschicht der zweigeteilten Isolationsschicht wenigstens im Bereich benachbart zu der Gate-Elektrode auf der Seite des Drain-Kontakts eine vergrabene erste Feldplatte angeordnet ist.
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Demnach wird ein Transistor geschaffen, bei dem die Gate-Elektrode einen Gate-Fuß aufweist, der benachbart von einer zweigeteilten Isolationsschicht ausgebildet ist, und des weiteren einen darüber liegenden Gate-Kopf aufweist, der die zweigeteilte Isolationsschicht teilweise überdeckt. Zwischen den Isolationsschichten ist eine erste Feldplatte benachbart zum Gate-Anschluss ausgebildet, die somit als vergrabene Feldplatte fungiert. Im Gegensatz zu den bisher bekannten Konfigurationen von Feldplatten, die oberhalb der Gate-Elektrode ausgebildet waren, ist eine derartige Anordnung deutlich weniger störanfällig, da keine komplizierten Topografien überdeckt werden müssen. Des Weiteren wird die Feldplatte durch die andere Anordnung im Vergleich zu eingangs beschriebenen Feldplatten gemäß dem Stand der Technik näher an die Transistorbereiche, deren elektrische Felder beeinflusst werden sollen, geführt. Außerdem ist die parasitäre Kapazität auf der Source-Seite deutlich geringer, da die Feldplatte den Source-Bereich nicht überdeckt.
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Gemäß der Erfindung ist es insbesondere vorgesehen, auf beiden Seiten der Gate-Elektrode Feldplatten auszubilden, wobei die erste Feldplatte wie beschrieben in Richtung des Drain-Kontakts weist und die zweite Feldplatte in Richtung des Source-Kontakts. Letztere kann dabei potentialfrei angeordnet sein, während die erste Feldplatte mit dem Source-Kontakt verbunden ist.
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Aufgrund dieser Vorgehensweise lassen sich die Eigenschaften des so gebildeten Transistors beeinflussen, wobei eine Erhöhung der Durchbruchspannung erzielt wird, ohne dabei andere Parameter, wie z. B. die Eingangskapazität im Vergleich zu Feldplattenkonfigurationen aus dem Stand der Technik negativ zu beeinflussen.
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Die Dimensionierung der Feldplatten wird dabei so gewählt, dass sowohl Eingangskapazitäten als auch Kopplungen zur Gate-Elektrode berücksichtigt werden. Typischerweise wird die erste Feldplatte in einem Bereich von ungefähr 300 bis 500 nm in Richtung der Drain-Elektrode ausgebildet, während die zweite potentialfreie Feldplatte eine minimale Ausdehnung aufweist. Die erste und die zweite Feldplatte werden typischerweise ungefähr 20 bis 50 nm über dem Substrat zwischen der ersten Isolationsschicht und der zweiten Isolationsschicht angeordnet.
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Der Gate-Fuß kann im Bereich der Isolationsschichten von seitlichen Abstandshaltern begrenzt werden, die typischerweise im Rahmen des Herstellungsverfahrens der T-förmigen Gate-Elektrode ohnehin gebildet werden. Demnach wird ein Transistor beschrieben, der verbesserte Eigenschaften aufweist, ohne jedoch die Prozessführung zur Herstellung kompliziert werden zu lassen.
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Nachfolgend werden Ausführungsbeispiele anhand der Zeichnung näher erläutert. Es zeigen:
- 1 eine Querschnittsansicht durch einen erfindungsgemäßen Transistor in einer schematischen Darstellung,
- 2 eine Draufsicht auf den erfindungsgemäßen Transistor aus 1 in einer schematischen Darstellung, und
- 3 ein Detail des Transistors aus 1 in einer weiteren Querschnittsansicht.
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In den Figuren sind gleiche oder funktional gleichwirkende Bauteile mit den gleichen Bezugszeichen versehen.
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In 1 ist ein erfindungsgemäßer Transistor TR gezeigt, der als GaN-HEMT-Bauteil ausgebildet ist. Dazu ist ein Substrat SU vorgesehen, das auf fachübliche Weise ausgebildet sein kann. Typischerweise umfasst das Substrat SU ausgehend von einem Saphir- oder Siliziumcarbit-Basismaterials eine Kanalschicht, die als Gallium-Nitrid-Schicht ausgebildet ist. Innerhalb dieser Gallium-Nitrid-Schicht bildet sich ein zweidimensionales Elektronengas, wobei über der Gallium-Nitrid-Schicht noch eine Schottky-Barriereschicht angeordnet ist, die typischerweise aus Aluminium-Gallium-Nitrid bestehen kann.
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Das Substrat SU kann selbstverständlich noch weitere Schichten aufweisen. Da jedoch der präzise Aufbau des Substrats SU nicht Gegenstand der vorliegenden Erfindung ist, wird auf eine detaillierte Beschreibung verzichtet.
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Oberhalb des Substrats SU ist ein Source-Kontakt SK und davon beabstandet ein Drain-Kontakt DK angeordnet. Zwischen dem Source-Kontakt SK und dem Drain-Kontakt DK, die typischerweise als metallische Leiterbahnen ausgeführt sind, ist ein Gate-Bereich angeordnet, der eine Gate-Elektrode GE umfasst. Oberhalb des Substrats ist der Bereich außerhalb des Gates von einer Isolationsschicht bedeckt. Die Isolationsschicht ist gemäß der Erfindung zweigeteilt, so dass die unmittelbar auf dem Substrat SU aufliegende erste Isolationsschicht IS1 von einer zweiten Isolationsschicht IS2 bedeckt ist. Die erste Isolationsschicht IS1 und die zweite Isolationsschicht IS2 können ebenfalls oberhalb des Drain-Kontakts DK zw. des Source-Kontakts SK angeordnet sein.
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Die Gate-Elektrode GE ist im Bereich des Gate-Fußes durch zwei in Richtung des Substrats SU aufeinander zu laufende Abstandshalter AH begrenzt. Die Abstandshalter AH werden auf der der Gate-Elektrode GE abgewandten Seite von der ersten Isolationsschicht IS1 und der zweiten Isolationsschicht IS2 begrenzt. Die Gate-Elektrode GE ist, wie in 1 gezeigt ist, T-förmig angeordnet, so dass sie auf beiden Seiten jeweils die erste Isolationsschicht IS1 und die zweite Isolationsschicht IS2 überdeckt.
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Erfindungsgemäß sind zwischen der ersten Isolationsschicht IS1 und der zweiten Isolationsschicht IS2 eine erste Feldplatte FP1 und eine zweite Feldplatte FP2 vorgesehen. Die erste Feldplatte FP1 und die zweite Feldplatte FP2 sind dabei als metallische Schichten zwischen der ersten Isolationsschicht IS1 und der zweiten Isolationsschicht IS2 gebildet. Dabei ist die erste Feldplatte FP1 zwischen der Gate-Elektrode GE und dem Drain-Kontakt DK angeordnet, wobei die erste Feldplatte FP1 sich unmittelbar an den Abstandshalter AH anschließt.
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Die Ausdehnung der ersten Feldplatte FP1 in Richtung des Drain-Kontakts DK kann dabei so ausgeführt sein, dass der durch die T-förmige Anordnung der Gate-Elektrode gebildete Überstand geringer als die Ausdehnung der ersten Feldplatte FP1 ist. Der Überstand der Gate-Elektrode GE ist in 1 mit dem Bezugszeichen D1 versehen.
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Auf der gegenüberliegenden, d. h. dem Source-Kontakt SK zugewandten Seite, ist die zweite Feldplatte FP2 angeordnet. Die zweite Feldplatte FP2 ist dabei ähnlich wie die erste Feldplatte FP1 unmittelbar an den Abstandshalter AH sich anschließend ausgebildet, wobei die Ausdehnung in Richtung des Source-Kontakts SK entsprechend der verfügbaren Anlagenfähigkeiten bezüglich der beispielsweise lithographischen Strukturierung bei der Herstellung der zweiten Feldplatte FP2 mit minimaler Strukturauflösung gewählt ist. Der Überstand in Richtung des Source-Kontakts SK der Gate-Elektrode GE wird in 1 mit dem Bezugszeichen D2 gekennzeichnet ist. Die zweite Feldplatte FP2 ist wiederum identisch zu ersten Feldplatte FP1 als metallische Schicht ausgebildet.
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In 2 ist der Transistor TR aus 1 nochmals in einer Draufsicht gezeigt. Man erkennt, dass die erste Feldplatte FP1 über eine Leiterbahn LB mit dem Source-Kontakt SK verbunden ist. Die zweite Feldplatte FP2 ist potentialfrei, d. h. ohne elektrischen Anschluss ausgeführt. Die Leiterbahn LB wird dabei um die Gate-Elektrode GE herum in Richtung zum Source-Kontakt SK geführt.
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Bezüglich der Abmessungen wurde im Zusammenhang mit 1 bereits der Überstand der Gate-Elektrode mittels der Abmessungen D1 und D2 näher erläutert. Unter Bezugnahme auf 3 werden nachfolgend die übrigen Dimensionen beispielhaft dargestellt. Zur Vereinfachung ist in 3 lediglich ein Teil des Transistors TR eingezeichnet.
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Die Ausdehnung der ersten Feldplatte FP1 in Richtung zum Drain-Kontakt DK ist in 3 mit dem Bezugszeichen D3 versehen. Diese Abmessung beträgt typischerweise etwa 300 nm. Die entsprechende Ausdehnung der zweiten Feldplatte FP2, die als D4 in 3 bezeichnet ist, ist minimal gewählt und beträgt ungefähr 50 bis 100 nm. Die Schichtdicken der ersten Feldplatte FP1 und der zweiten Feldplatte FP2, in 3 mit D5 bezeichnet, beträgt etwa 20 nm. Die Schichtdicke der ersten Isolationsschicht IS1, in 3 mit D6 bezeichnet, beträgt ungefähr 20 bis 50 nm, und kann der Schichtdicke D7, der zweiten Isolationsschicht IS2 im Wesentlichen entsprechen.
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Mit der gezeigten Konfiguration der ersten Feldplatte FP1 und der zweiten Feldplatte FP2 lassen sich die Eigenschaften des Transistors TR in Bezug auf die maximal zu erzielende Durchbruchspannung verbessern. Da typischerweise der Source-Anschluss auf Masse liegt, kann das elektrische Feld am Gate-Fuß mittels der ersten Feldplatte FP1 reduziert werden.
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Die gewählten Dimensionen bezüglich des Abstands zum Substrat SU bzw. der lateralen Ausdehnung der Feldplatten FP1 und FP2 werden typischerweise mittels einer Simulation optimiert. Dabei ist zu beachten, dass die erste Feldplatte FP1 bzw. die zweite Feldplatte FP2 mit zunehmendem Abstand zum Substrat immer näher an eine Gate-Metallisierung der Gate-Elektrode GE ragt, so dass die kapazitive Kopplung erhöht wird. Somit wurde mit steigender Höhe der Feldplatten FP1 und FP2 über dem Substrat SU die Eingangskapazität zunehmen.
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Dadurch dass die erste Feldplatte auf dem gleichen Potential wie der Source-Kontakt SK liegt, findet über die erste Feldplatte FP1 eine starke kapazitive Kopplung statt, die somit den Wert der Gate-Source-Kapazität beeinflusst. Es wird daher vorgeschlagen, die Ausdehnung der ersten Feldplatte FP1 so zu wählen, dass diese Kapazität kleiner ist als diejenige, die mit einer Struktur gemäß dem Stand der Technik erreicht wird.
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Die Ausdehnung der zweiten Feldplatte FP2 zeigt nur einen geringen Einfluss auf die elektrischen Parameter des Transistors TR. Relevant ist die Ausgestaltung der zweiten Feldplatte FP2 jedoch bezüglich der Eingangskapazität des Transistors TR.
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Die vorstehend und die in den Ansprüchen angegebenen sowie die den Abbildungen entnehmbaren Merkmale sind sowohl einzeln als auch in verschiedener Kombination vorteilhaft realisierbar. Die Erfindung ist nicht auf die beschriebenen Ausführungsbeispiele beschränkt, sondern im Rahmen fachmännischen Könnens in mancherlei Weise abwandelbar.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- US 2013/0234153 A1 [0003]
- US 7550783 B2 [0004]
- US 2012/0132959 A1 [0006]
- WO 2010/120423 A2 [0007]
- EP 2485262 A1 [0008]
- US 2012/0175631 A1 [0009]
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Zitierte Nicht-Patentliteratur
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- „Field plate structural optimization for enhancing the power gain of GaN-based HEMTs", Chin. Phys. B Vol. 22, No. 9 (2013) 097303-1 - 097303-5 [0010]
