DE102012224047B4 - Verbundhalbleiterbauelement mt vergrabener Feldplatte und Verfahren zum Herstellen eines Halbleiterbauelements - Google Patents

Verbundhalbleiterbauelement mt vergrabener Feldplatte und Verfahren zum Herstellen eines Halbleiterbauelements Download PDF

Info

Publication number
DE102012224047B4
DE102012224047B4 DE102012224047.0A DE102012224047A DE102012224047B4 DE 102012224047 B4 DE102012224047 B4 DE 102012224047B4 DE 102012224047 A DE102012224047 A DE 102012224047A DE 102012224047 B4 DE102012224047 B4 DE 102012224047B4
Authority
DE
Germany
Prior art keywords
compound semiconductor
semiconductor material
field plate
buried field
2deg
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102012224047.0A
Other languages
English (en)
Other versions
DE102012224047A1 (de
Inventor
Gilberto Curatola
Oliver Haeberlen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102012224047A1 publication Critical patent/DE102012224047A1/de
Application granted granted Critical
Publication of DE102012224047B4 publication Critical patent/DE102012224047B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Halbleiterbauelement, das aufweist:eine erstes Verbundhalbleitermaterial (120);ein zweites Verbundhalbleitermaterial (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist;eine vergrabene Feldplatte (140), die in dem ersten Verbundhalbleitermaterial (120) angeordnet ist und die elektrisch an einen Anschluss (150) des Halbleiterbauelements angeschlossen ist, wobei das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist;ein Gategebiet (170) über dem 2DEG;ein Sourcegebiet (150), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und das im Kontakt mit der vergrabenen Feldplatte (140) ist; undein Draingebiet (160), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und von dem Sourcegebiet (150) und der vergrabenen Feldplatte (140) beabstandet ist,wobei die vergrabene Feldplatte (140) sich lateral von dem Sourcegebiet (150) zu dem Draingebiet (160) weiter als das Gategebiet (170) erstreckt.

Description

  • Die vorliegende Anmeldung betrifft Verbundhalbleiterbauelemente, insbesondere vergrabene Feldplatten für Verbundhalbleiterbauelemente.
  • MESFETs (Metal Semiconductor Field Effect Transistors) umfassen einen leitenden Kanal, der zwischen Source- und Draingebieten angeordnet ist. Ein Ladungsträgerfluss von Source nach Drain wird durch ein Schottkymetall-Gate gesteuert. Der Kanal wird gesteuert durch Variieren der Weite einer Verarmungsschicht unterhalb des Metallkontakts, der die Dicke des leitenden Kanals, und damit den Strom moduliert. Derzeitige Leistungstransistoren auf Basis von GaN sind meistens als HEMTs (High Electron Mobility Transistors) realisiert, die auch als Heterostruktur-FETs (HFETs) oder modulationsdotierte FETs (MOD-FETs) bekannt sind. Ein HEMT ist ein Feldeffekttransistor mit einem Übergang zwischen zwei Materialien, die unterschiedliche Bandabstände besitzen, wie beispielsweise GaN und AlGaN, der anstelle eines dotierten Gebiets wie bei einem MOSFET (Metal Oxide Semiconductor Field Effect Transistor) den Kanal bildet. HEMTs besitzen ein zweidimensionales Elektronengas (2DEG), das an der Grenze zwischen, beispielsweise einer AlGaN-Barriereschicht und einer GaN-Pufferschicht, gebildet ist. Ohne weitere Maßnahmen führt eine solche Konstruktion zu einem selbstleitenden (normally-on) Transistor. D. h., der HEMT leitet, wenn keine positive Gatespannung vorhanden ist.
  • Übliche selbstleitende GaN-HEMTs verwenden eine obere Feldplatte, die an den Sourceanschluss angeschlossen ist, um elektrische Feldspitzen innerhalb des Bauelements zu reduzieren, was wiederum die Durchbruchspannung des Bauelements erhöht. Die obere Metallfeldplatte ist oberhalb der Gateelektrode angeordnet und ist durch ein dielektrisches Material gegenüber der Gateelektrode isoliert. Die obere Metall-Feldplatte beeinflusst nicht nur die Verteilung des elektrischen Felds in einem GaN-HEMT-Bauelement, sondern beeinflusst auch das Wechselstromverhalten des Bauelements stark. Tatsächlich kann die Hauptkapazität des Transistors modifiziert und das Schaltverhalten des Transistors entsprechend beeinflusst werden. Die obere Metallfeldplatte kann außerdem einen Stromzusammenbruch erleichtern - der üblicherweise aufgrund von hohen Konzentrationen an Einfangstellen/Defekten, die in GaN-basierten Bauelementen vorhanden sind und die zu einer hohen Variation in der Stromtragfähigkeit des Transistors während Schaltzyklen führen - durch Verringern der horizontalen und vertikalen elektrischen Felder und, als Konsequenz daraus, durch Reduzieren der feldbezogenen Einfang- und Auslassmechanismen (engl.: field-related trapping and de-trapping mechanisms). Es ist wünschenswert, eine effizientere Feldplatte zu haben, die die Durchbruchsfestigkeit eines GaN-HEMT erhöht durch Formen des elektrischen Feldes derart, dass maximale elektrische Feldspitzen reduziert werden und die Durchbruchsfestigkeit des Bauelements erhöht wird.
  • Die US 7 211 839 B2 beschreibt einen HEMT mit einem zwischen einer AlGaN-Schicht und einer GaN-Schicht gebildeten 2DEG. Die GaN-Schicht weist einen n-dotierten Abschnitt und einen in den n-dotierten Abschnitt eingebetteten p-dotierten Abschnitt auf. Der p-dotierte Abschnitt ist an einen Source-Anschluss angeschlossen und erstreckt sich über ein Sourcegebiet hinaus, jedoch nicht über eine Gateelektrode hinaus in Richtung eines Draingebiets.
  • Ein weiteres Beispiel eines HEMT ist in der US 2010 / 0 264 462 A1 beschrieben.
  • Die der vorliegenden Erfindung zugrundeliegende Aufgabe besteht darin, ein verbessertes Halbleiterbauelement, insbesondere ein verbessertes HEMT-Bauelement, und ein Verfahren zum Herstellen eines solchen Transistorbauelements zur Verfügung zu stellen.
  • Diese Aufgabe wird gelöst durch ein Halbleiterbauelement gemäß jedes der Ansprüche 1 und 15 bis 21 und durch ein Verfahren gemäß jedes der Ansprüche 22 bis 27. Spezielle Ausführungsbeispiele sind in den abhängigen Ansprüchen angegeben.
  • Beispiele sind nachfolgend anhand von Zeichnungen erläutert. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht in Bezug aufeinander. Gleiche Bezugszeichen bezeichnen ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsbeispiele können kombiniert werden, sofern sie sich nicht gegenseitig ausschließen.
    • 1 veranschaulicht eine Querschnittsansicht eines Verbundhalbleiterbauelements, das eine vergrabene Feldplatte aufweist.
    • 2A-2C veranschaulichen Querschnittsansichten eines Ausführungsbeispiels eines Verfahrens zum Herstellen eines Verbundhalbleiterbauelements, das eine vergrabene Feldplatte aufweist.
    • 3A-3C veranschaulichen Querschnittsansichten eines weiteren Ausführungsbeispiels eines Verfahrens zum Herstellen eines Verbundhalbleiterbauelements, das eine vergrabene Feldplatte aufweist.
    • 4A-4C veranschaulichen Querschnittsansichten eines weiteren Ausführungsbeispiels eines Verfahrens zum Herstellen eines Verbundhalbleiterbauelements, das eine vergrabene Feldplatte aufweist.
    • 5A-5C veranschaulichen vertikale Querschnittsansichten eines weiteren Ausführungsbeispiels eines Verfahrens zum Herstellen eines Verbundhalbleiterbauelements, das eine vergrabene Feldplatte aufweist.
    • 6A-6C veranschaulichen Querschnittsansichten eines Ausführungsbeispiels eines Verfahrens zum Herstellen eines Verbundhalbleiterbauelements, das mehrere vergrabene Feldplatten aufweist.
    • 7 veranschaulicht eine Querschnittsansicht eines weiteren Ausführungsbeispiels eines Verbundhalbleiterbauelements, das eine vergrabene Feldplatte aufweist.
    • 8A-8B veranschaulichen Querschnittsansichten eines Ausführungsbeispiels eines Verfahrens zum elektrischen Verbinden eines Anschlusses eines Verbundhalbleiterbauelements an eine vergrabene Feldplatte.
    • 9A-9B veranschaulichen Querschnittsansichten eines weiteren Ausführungsbeispiels eines Verfahrens zum elektrischen Verbinden eines Anschlusses eines Verbundhalbleiterbauelements an eine vergrabene Feldplatte.
    • 10A-10B veranschaulichen Querschnittsansichten noch Ausführungsbeispiels eines Verfahrens zum elektrischen Verbinden eines Anschlusses eines Verbundhalbleiterbauelements an eine vergrabene Feldplatte.
    • 11A-11B veranschaulichen Querschnittsansichten eines Ausführungsbeispiels eines Verfahrens zum Herstellen eines Verbundhalbleiterbauelements, das ein Puffergebiet mit einer variablen Dicke und eine auf der Rückseite des Puffergebiets gebildete Metallisierung aufweist.
  • 1 veranschaulicht ein Ausführungsbeispiel eines Verbundhalbleiterbauelements. Gemäß diesem Ausführungsbeispiel ist das Halbleiterbauelement ein High Electron Mobility Transistor (HEMT), der allgemein auch als Heterostruktur-FET (HFET) oder modulationsdotierter FET (MODFET) bezeichnet wird. Das Halbleiterbauelement ist auf einem Halbleitersubstrat, wie beispielsweise einem Si- oder SiC-Substrat hergestellt, und umfasst eine Nukleationsschicht (Kristallkeimschicht) 110, wie beispielsweise eine AIN-Schicht zum Bereitstellen einer thermischen Anpassung und Gitteranpassung an das Substrat 100. Ein Verbundhalbleitermaterial 120, das hier auch als Puffergebiet bezeichnet wird, ist auf der Nukleationsschicht 110 angeordnet. Ein anderes Verbundhalbleitermaterial 130, das hier auch als Barrieregebiet bezeichnet wird, ist auf dem Puffergebiet 120 angeordnet. Das Barrieregebiet 130 umfasst ein anderes Material als das Puffergebiet 120, so dass das Puffergebiet 120 ein zweidimensionales Elektronengas (2DEG) aufweist, das in 1 durch strichpunktierte Linien dargestellt ist. Bei einem Ausführungsbeispiel umfasst das Puffergebiet 120 GaN, und das Barrieregebiet 130 umfasst AlGaN. Andere Kombinationen von III-V-Halbleitermaterialien können verwendet werden, um ein 2DEG in dem Puffergebiet 120 zu bilden.
  • Das Halbleiterbauelement, das in 1 dargestellt ist, umfasst außerdem eine vergrabene Feldplatte 140 in dem Puffergebiet 120. Die vergrabene Feldplatte 140 ist elektrisch an einen Anschluss des Halbleiterbauelements angeschlossen, wobei das 2DEG zwischen der vergrabenen Feldplatte 140 und dem Barrieregebiet 130 angeordnet ist. Bei diesem Ausführungsbeispiel ist der elektrisch an die Feldplatte 140 angeschlossene Anschluss das Sourcegebiet 150 des Transistors. Das Sourcegebiet 150 erstreckt sich durch das Barrieregebiet 130 in das Puffergebiet 120 und ist in elektrischem Kontakt mit der vergrabenen Feldplatte 140. Die elektrische Verbindung zwischen dem Sourcegebiet 150 und der vergrabenen Feldplatte 140 ist in 1 als Stöpsel 152 dargestellt, kann jedoch auf verschiedene Weise gebildet sein, wie hier noch weiter im Detail erläutert wird.
  • Das Draingebiet 160 des Transistors erstreckt sich in ähnlicher Weise durch das Barrieregebiet 130 in das Puffergebiet 120 und ist beabstandet zu dem Sourcegebiet 150 und der vergrabenen Feldplatte 140 angeordnet. Ein Gategebiet 170 ist oberhalb des 2DEG auf einer Deckschicht (engl.: cap layer) 180, wie beispielsweise einer GaN-Deckschicht, angeordnet, und eine Dielektrikumsschicht 190 ist über dem Gategebiet 170 und der Deckschicht 180 gebildet. Das 2DEG bildet einen Kanal zwischen den Source- und Draingebieten 150, 160, der durch eine an das Gategebiet 170 angelegte Spannung gesteuert ist. Die vergrabene Feldplatte 140 ist unterhalb des 2DEG angeordnet und hilft, das elektrische Feld derart zu formen, dass die maximalen elektrischen Feldspitzen reduziert sind und dass die Durchbruchsfestigkeit des Bauelements erhöht ist. Bei einem Ausführungsbeispiel erstreckt sich die vergrabene Feldplatte 140 lateral weiter in Richtung des Draingebiets 160 als das Gategebiet 170, wie in 1 durch die mit „Lext“ bezeichnete Distanz gezeigt ist. Die Deckschicht 180 kann dazu verwendet werden, den gesamten Leckstrom zu reduzieren und die Passivierung zu verbessern, kann grundsätzlich jedoch weggelassen werden.
  • Die 2A bis 2C veranschaulichen ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Verbundhalbleiterbauelements, das eine vergrabene Feldplatte aufweist. Gemäß diesem Ausführungsbeispiel wird die Nukleationsschicht 110 auf dem Substrat 100 hergestellt, und das Puffergebiet 120 wird epitaktisch auf der Nukleationsschicht 110 gewachsen. Eine Maske 200 wird auf dem Puffergebiet 120 hergestellt, bevor das Barrieregebiet 130 hergestellt wird, so dass ein Teil des Puffergebiets 120 freiliegt. Ein Dotierstoff wird in das Puffergebiet 120 über die freiliegende Oberfläche implantiert, um eine Konzentration von Dotierstoffen 210 in einer Tiefe in dem Puffergebiet 120 herzustellen. Mehrere Implantationen können durchgeführt werden, beispielsweise mit unterschiedlicher Energie und Dosis des implantierten Stoffes. Der Dotierstoffimplantationsprozess ist in 2A durch mehrere nach unten zeigende Pfeile dargestellt.
  • Die Barriereschicht 130 wird dann epitaktisch auf der Pufferschicht 120 nach Implantation der Dotierstoffe und dem Entfernen der Maske 200 hergestellt, wie in 2B dargestellt ist. Aufgrund von Polarisationseffekten entsteht ein 2DEG in dem Puffergebiet 120, wenn das Barrieregebiet 130 auf dem Puffergebiet 120 hergestellt wird. Das 2DEG ist zwischen dem Barrieregebiet 130 und der Konzentration der Dotierstoffe 210 in dem Puffergebiet 120 angeordnet. Die Deckschicht 180 und Source-, Drain- und Gategebiete 150, 160, 170 des Bauelements werden dann in bekannter Weise hergestellt, wie in 2C dargestellt ist. Eine Dielektrikumsschicht 190 kann auch auf dem Gategebiet 170 und der Deckschicht 180 hergestellt werden.
  • Während der Prozessierung des Halbleiterbauelements wird das Halbleiterbauelement aufgeheizt, was bewirkt, dass die Konzentration der Dotierstoffe 210 bei einer Tiefe in dem Puffergebiet 120 aktiviert wird und die vergrabene Feldplatte 140 bildet. Das 2DEG ist zwischen der vergrabenen Feldplatte 140 und dem Barrieregebiet 130 angeordnet, und die vergrabene Feldplatte 140 ist elektrisch an das Sourcegebiet 150 des Bauelements bei dem in 2B dargestellten Ausführungsbeispiel angeschlossen. Gemäß diesem Ausführungsbeispiel ist die vergrabene Feldplatte 140 durch ein höher dotiertes Gebiet des Puffergebiets 120 gebildet und ist von einem weniger hoch dotiertem Gebiet des Puffergebiets 120 umgeben und in Kontakt mit dem Sourcegebiet 150, das sich bis hinunter zu der Feldplatte 140 erstreckt. n- oder p-Dotierstoffe können verwendet werden, um die Feldplatte 140 zu bilden. Die elektrische Verbindung zwischen dem Sourcegebiet 150 und der vergrabenen Feldplatte 140 kann hingegen durch einen leitenden Stöpsel gebildet werden, wie beispielsweise in 1 dargestellt ist.
  • Die 3A bis 3C veranschaulichen ein weiteres Ausführungsbeispiel eines Verfahrens zum Herstellen eines Verbundhalbleiterbauelements mit einer vergrabenen Feldplatte. Gemäß diesem Ausführungsbeispiel wird der Stapel mit III-V-Halbleitermaterialien, der verwendet wird, um das Bauelement zu bilden, epitaktisch übereinander auf dem darunter liegenden Substrat 100 aufgewachsen. D.h., die Nukleationsschicht 110 wird epitaktisch auf dem Substrat 100 gewachsen, das Puffergebiet 120 wird epitaktisch auf dem Nukleationsgebiet 110 gewachsen, das Barrieregebiet 130 wird epitaktisch auf dem Puffergebiet 120 gewachsen und die Deckschicht 130 wird epitaktisch auf dem Barrieregebiet 130 gewachsen, was allgemein bekannt ist und in 3A dargestellt ist. Eine Maske 200 wird dann auf der Deckschicht 180 hergestellt, so dass ein Teil des Barrieregebiets 130 durch die Maske 200 unbedeckt ist. ein Dotierstoff wird in das Puffergebiet 120 durch den unbedeckten Teil des Barrieregebiets 130 implantiert, um eine Konzentration von Dotierstoffen 210 bei einer Tiefe in dem Puffergebiet 120 zu bilden. Der Dotierstoffimplantationsprozess ist in 3A durch eine Folge von nach unten zeigenden Pfeilen dargestellt. Wie bei dem vorangehenden Ausführungsbeispiel können mehrere Implantationen durchgeführt werden, beispielsweise mit unterschiedlicher Energie und Dosis der implantieren Stoffe.
  • 3B zeigt das Bauelement nach dem Implantationsprozess und dem Entfernen der Maske 200. Das Bauelement wird während der Prozessierung aufgeheizt, was bewirkt, dass die Konzentration der Dotierstoffe 200 aktiviert wird und die Feldplatte 140 bildet. Das 2DEG ist zwischen der vergrabenen Feldplatte 140 und dem Barrieregebiet 130 angeordnet. Bei diesem Ausführungsbeispiel ist die vergrabene Feldplatte 140 durch ein höher dotiertes Gebiet des Puffergebiets 130 gebildet und von einem weniger hoch dotiertem Gebiet des Puffergebiets 130 umgeben. n- oder p-Dotierstoffe können verwendet werden, um die vergrabene Feldplatte 140 zu bilden. Die Source-, Drain- und Gategebiete 150, 160, 170 des Bauelements werden in herkömmlicher Weise hergestellt, wie in 3C dargestellt ist. Eine Dielektrikumsschicht 190 kann ebenso auf dem Gategebiet 170 und der Deckschicht 180 hergestellt werden. Das Sourcegebiet 150 erstreckt sich bei diesem Ausführungsbeispiel nach unten zu der Feldplatte 140, um eine elektrische Verbindung mit der vergrabenen Feldplatte 140 zu bilden. Wie bei dem vorangehenden Ausführungsbeispiel kann die elektrische Verbindung zu der Feldplatte 140 stattdessen auch durch einen leitenden Stöpsel gebildet werden, wie beispielsweise in 1 dargestellt ist.
  • Alternativ kann die vergrabene Feldplatte 140 in dem Puffergebiet 120 hergestellt werden durch Implantieren der Dotierstoffe über die Seite des Puffergebiets 120, die von dem Barrieregebiet 130 wegzeigt, anstatt über die Seite des Puffergebiets 120, die benachbart zu dem Barrieregebiet 130 ist. Das Substrat 100 kann beispielsweise entfernt werden, so dass eine Seite des Puffergebiets 120 nicht durch das Substrat bedeckt ist und die Dotierstoffe über die unbedeckte Seite des Puffergebiets 120 implantiert werden. In beiden Fällen ist die vergrabene Feldplatte 140 um einen ersten Abstand d1 von dem 2DEG beabstandet, und das Gategebiet 170 ist um einen zweiten Abstand d2 von dem 2DEG beabstandet, wie in 1 dargestellt ist. Bei einem Ausführungsbeispiel ist d1 > d2.
  • Die 4A bis 4C veranschaulichen noch ein weiteres Ausführungsbeispiel eines Verfahrens zum Herstellen eines Verbundhalbleiterbauelements mit einer vergrabenen Feldplatte. Gemäß diesem Ausführungsbeispiel besteht die vergrabene Feldplatte 140 aus demselben Material wie das Barrieregebiet 130, so dass ein 2DEG in dem Puffergebiet 120 entsteht. Das zweite (untere) 2DEG ist von dem Barrieregebiet 130 weiter entfernt als das erste (obere) 2DEG, und die vergrabene Feldplatte 140 ist zwischen den oberen und unteren 2DEGs angeordnet. Das obere 2DEG verläuft lateral von dem Sourcegebiet 150 zu dem Draingebiet 160 und bildet einen Kanal des Halbleiterbauelements, wie in 4C dargestellt ist. Das untere 2DEG verläuft lateral von dem Sourcegebiet 150 in Richtung des Draingebiets 160, endet jedoch vor dem Erreichen des Draingebiets 160 und verhält sich wie eine vergrabene Feldplatte. Gemäß diesem Ausführungsbeispiel wird das untere 2DEG hergestellt durch Wachsen der Nukleationsschicht 110 auf dem Substrat 100, epitaktisches Wachsen eines unteren Teils des Puffergebiets 120, das auf dem Nukleationsgebiet 110 gewachsen ist, und epitaktisches Wachsen eines Zwischen-III-V-Halbleitermaterials 220 auf dem teilweise gewachsenen Puffergebiet 120, wie in 4A dargestellt ist. Das Zwischen-III-V-Halbleitermaterial 120 besteht aus demselben Material wie das Barrieregebiet 130, wie z. B. AlGaN.
  • Eine Maske 230 wird auf dem Zwischen-III-V-Halbleitermaterial 220 hergestellt, bevor das Barrieregebiet 130 hergestellt wird, so dass ein Teil des Zwischenmaterials 220 freiliegt, wie in 4 A dargestellt ist. Der freiliegende (unmaskierte) Teil des Zwischen-III-V-Halbleitermaterials 220 wird entfernt beispielsweise durch einen Ätzprozess, so dass das darunter liegende Puffergebiet 120 im Bereich, in dem keine Maske vorhanden ist, freiliegt. Der verbleibende Teil des Zwischen-III-V-Halbleitermaterials 220 bildet die vergrabene Feldplatte gemäß diesem Ausführungsbeispiel und bewirkt, dass ein 2DEG in dem darunter liegenden Teil des Puffergebiets 120 entsteht, wie in 4B durch die kürzere (untere) strichpunktierte Linie dargestellt ist. Der obere Teil des Puffergebiets 120 wird dann epitaktisch gewachsen, gefolgt von dem Barrieregebiet 130 und der Deckschicht 180, wie allgemein bekannt ist und wie in 4B dargestellt ist. Die Source-, Drain und Gategebiete 150, 160, 170 des Bauelements werden dann in herkömmlicher Weise hergestellt und wie in 4C dargestellt ist. Eine Dielektrikumsschicht 190 kann ebenso auf dem Gategebiet 150 und der Deckschicht 180 hergestellt werden. Das Sourcegebiet 150 erstreckt sich nach unten, um eine elektrische Verbindung mit der Feldplatte 140 bei diesem Ausführungsbeispiel zu bilden, und die Feldplatte umfasst dasselbe Material wie das Barrieregebiet 130 (beispielsweise AlGaN). Die elektrische Verbindung zu der vergrabenen Feldplatte 140 kann stattdessen auch durch einen leitenden Stöpsel hergestellt werden, wie beispielsweise in 1 dargestellt ist.
  • Die 5A bis 5C veranschaulichen noch ein weiteres Ausführungsbeispiel eines Verfahrens zum Herstellen eines Verbundhalbleitermaterials mit einer vergrabenen Feldplatte. Das Ausführungsbeispiel, das in den 5A bis 5C dargestellt ist, ist ähnlich dem in den 4A bis 4C gezeigten, allerdings besteht die vergrabene Feldplatte 140 aus einem anderem Verbundhalbleitermaterial als die Puffer- und Barrieregebiete 130, 140. Das Material der vergrabenen Feldplatte 140 ist so gewählt, dass in dem Puffergebiet 120 ein zweidimensionales Löchergas (two dimensional hole gas, 2DHG) anstelle eines 2DEG entsteht. Bein einem Ausführungsbeispiel besteht die Feldplatte 140 aus InGaN. Die InGaN-Feldplatte 140 kann hergestellt werden durch Wachsen der Nukleationsschicht 110 auf dem Substrat 100, epitaktisches Wachsen eines unteren Teils des Puffergebiets 120 auf der Nukleationsschicht 110 und epitaktisches Wachsen einer InGaN-Schicht 240 auf dem Teil-Puffergebiet 120.
  • Eine Maske 250 wird auf der InGaN-Schicht 240 hergestellt, bevor das Barrieregebiet 130 hergestellt wird, so dass die InGaN-Schicht 240 freiliegt, wie in 5A dargestellt ist. Der freiliegende (unmaskierte) Teil der InGaN-Schicht 240 wird entfernt, beispielsweise durch einen Ätzprozess, so dass das darunter liegende Puffergebiet 120 in dem Bereich, in dem keine Maske vorhanden ist, freiliegt. Der verbleibende Teil der InGaN-Schicht 240 bildet die vergrabene Feldplatte 140 gemäß diesem Ausführungsbeispiel und bewirkt, dass ein 2DHG in dem darunter liegenden Teil des Puffergebiets 120 entsteht, wie in 5B durch die zweite (untere) strichpunktierte Linie dargestellt ist. Anders als der leitende n-Kanal zwischen den Source- und Draingebieten 150, 160 der durch das obere 2DEG gebildet ist, das in 5B durch die erste (obere) strichpunktierte Linie dargestellt ist, ist das untere 2DHG leitend, aufgrund der Akzeptordotierungen (Nicht-Donatordotierungen). Der obere Teil des Puffergebiets 120 wird dann epitaktisch gewachsen, gefolgt von dem Barrieregebiet 130 und der Deckschicht 110, wie allgemein bekannt ist und wie in 5B dargestellt ist. Das 2DHG ist weiter entfernt von dem Barrieregebiet 130 als das 2DEG, und die vergrabene InGaN-Feldplatte 140 ist zwischen dem 2DEG und dem 2DHG angeordnet. Die Source-, Drain- und Gategebiete 150, 160, 170 des Bauelements werden dann in allgemein bekannter Weise hergestellt und wie in 5C dargestellt ist. Eine Dielektrikumsschicht 190 kann ebenfalls auf dem Gategebiet 170 und der Deckschicht 180 hergestellt werden. Das Sourcegebiet 150 erstreckt sich nach unten um eine elektrische Verbindung mit der vergrabenen InGaN-Feldplatte 140 bei diesem Ausführungsbeispiel zu bilden. Allerdings kann die elektrische Verbindung mit der vergrabenen Feldplatte 140 stattdessen auch durch einen leitenden Stöpsel gebildet werden, wie beispielsweise in 1 dargestellt ist.
  • Die 6A bis 6C veranschaulichen ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Halbleiterbauelements mit mehreren vergrabenen Feldplatten 140. Gemäß 6A wird eine Nukleationsschicht 110 auf einem Substrat 100 hergestellt, ein GaN-Puffergebiet 120 wird teilweise epitaktisch auf der Nukleationsschicht 110 gewachsen und eine erste AlGaN-Schicht 260 wird epitaktisch auf dem GaN-Gebiet 120 gewachsen. Eine Maske 270 wird auf der ersten AlGaN-Schicht 260 hergestellt. Der freiliegende (unmaskierte) Teil der ersten AlGaN-Schicht 260 wird entfernt, beispielsweise durch einen Ätzprozess, so dass das darunter liegende GaN-Puffergebiet 120 in dem Bereich, in dem keine Maske vorhanden ist, freiliegt. Der Teil der ersten AlGaN-Schicht 260, der nach dem Ätzen verbleibt, bildet bei diesem Ausführungsbeispiel die unterste vergrabene Feldplatte 140 und bewirkt, dass in dem darunter liegenden Teil des GaN-Puffergebiets 120 ein unterstes 2DEG entsteht, wie in 6A durch die strichpunktierte Linie dargestellt ist.
  • Gemäß 6B wird die Maske entfernt und mehr des GaN-Puffergebiets 120 wird epitaktisch gewachsen, gefolgt durch eine zweite AlGaN-Schicht 280. Eine neue Maske 290 wird dann auf der zweiten AlGaN-Schicht 280 hergestellt und der freiliegende (unmaskierte) Teil der zweiten AlGaN-Schicht 280 wird entfernt, beispielsweise durch einen Ätzprozess, so dass das darunter liegende GaN-Puffergebiet 120 in dem Bereich, in dem keine Maske vorhanden ist, freiliegt. Der Teil der zweiten AlGaN-Schicht 280, der nach dem Ätzen verbleibt, bildet eine weitere vergrabene Feldplatte 140' gemäß diesem Ausführungsbeispiel und bewirkt, dass in dem darunter liegenden Teil des GaN-Puffergebiets 120 ein weiteres 2DEG entsteht, wie durch die oberste strichpunktierte Linie in 6A dargestellt ist. Diese Schritte können beliebig oft wiederholt werden, um mehrere vergrabene Feldplatten 140 in dem GaN-Puffergebiet 120 herzustellen, wie in 6C dargestellt ist. Der Rest des Puffergebiets 120 und das Barrieregebiet 130 und die Deckschicht 180 werden epitaktisch gewachsen, nachdem alle Feldplatten 140 hergestellt sind, und die Source-, Drain- und Gategebiete 150, 160, 170 der Bauelemente werden ebenfalls hergestellt, wie allgemein bekannt ist und wie in 6C dargestellt ist. Eine Dielektrikumsschicht 190 kann ebenfalls auf dem Gategebiet 170 und der Deckschicht 180 hergestellt werden.
  • Jede vergrabene Feldplatte 140 ist in Kontakt mit einem Anschluss des Halbleiterbauelements, beispielsweise dem Sourcegebiet 150, und benachbarte der vergrabenen Feldplatten 140 sind durch einen Abschnitt des GaN-Puffergebiets 120 voneinander beabstandet, wie in 6C dargestellt ist. Wenn die vergrabenen Feldplatten 140 an das Sourcegebiet 150 angeschlossen sind, kann sich das Sourcegebiet 150 tiefer in das Puffergebiet 120 erstrecken, als das Draingebiet 160, wie in 6C dargestellt ist, um eine elektrische Verbindung zu den vergrabenen Feldplatten 140 zu bilden. Die tiefste vergrabene Feldplatte 140 erstreckt sich lateral von dem Sourcegebiet 150 weiter in Richtung des Draingebiets 160 als weniger tiefe der vergrabenen Feldplatten 140', 140", wie in 6C durch die mit „Lext“ und „Lext2“ bezeichneten Abstände dargestellt ist. Zusätzlich oder alternativ kann eine beliebige der vergrabenen Feldplatten 140 durch ein Verbundhalbleitermaterial hergestellt werden, wie beispielsweise InGaN, das bewirkt, dass in dem GaN-Puffergebiet 120 ein 2DHG anstelle eines 2DEG entsteht, wie zuvor anhand der 5A bis 5C erläutert wurde.
  • 7 veranschaulicht ein weiteres Ausführungsbeispiel eines Halbleiterbauelements mit einer vergrabenen Feldplatte. Gemäß diesem Ausführungsbeispiel nimmt der Abstand zwischen der vergrabenen Feldplatte 140 und dem darüber liegenden 2DEG, welches den Kanal des Bauelements bildet, in einer Richtung, die lateral von dem Sourcegebiet 150 zu dem Draingebiet 160 verläuft, zu. In 7 ist die vergrabene Feldplatte 140 beispielsweise mit einer Stufe dargestellt und besitzt einen kürzeren Abstand dL1 zu dem 2DEG näher an dem Sourcegebiet 150 und einen größeren Abstand dL2 zu dem 2DEG weiter weg von dem Sourcegebiet 150 in Richtung des Draingebiets 180. Die vergrabene Feldplatte 140 kann einen dotierten Abschnitt des Puffergebiets 120 umfassen, wie beispielsweise anhand der 2A bis 2C oder der 3A bis 3C zuvor beschrieben wurde. Alternativ kann die vergrabene Feldplatte 140 aus demselben Material wie das Barrieregebiet 130 bestehen, so dass ein 2DEG in dem Puffergebiet 120 entsteht, wie beispielsweise anhand der 4A bis 4C beschrieben wurde. Bei noch einem weiteren Ausführungsbeispiel kann die vergrabene Feldplatte 140 aus einem Verbundhalbleitermaterial bestehen, wie beispielsweise aus InGaN, das bewirkt, dass in dem Puffergebiet 120 ein 2DHG anstelle eines 2DEG entsteht, wie zuvor anhand der 5A bis 5C beschrieben wurde.
  • Nachfolgend beschrieben werden Ausführungsbeispiele zum elektrischen Anschließen einer vergrabenen Feldplatte an einen Anschluss des Verbundhalbleiterbauelements. Bei einigen Ausführungsbeispielen ist die vergrabene Feldplatte an das Sourcegebiet des Bauelements angeschlossen. Bei anderen Ausführungsbeispielen ist die vergrabene Feldplatte an einen anderen Anschluss als das Sourcegebiet angeschlossen, wie beispielsweise einen Anschluss, der zum Vorspannen der Feldplatte dient.
  • Die 8A und 8B veranschaulichen ein Ausführungsbeispiel eines Verfahrens zum elektrischen Anschließen einer vergrabenen Feldplatte 140 an einen Anschluss eines Verbundhalbleiterbauelements. Die Verbundhalbleitermaterialien und die vergrabene Feldplatte 140 des Bauelements sind in Übereinstimmung mit einem der zuvor beschriebenen Ausführungsbeispiele hergestellt. Eine Maske 300 wird dann auf der Deckschicht 110 hergestellt und die unbedeckten Teile der Deckschicht 110 und wenigstens ein Teil des unbedeckten Barrieregebiets 130 werden dann entfernt, wie in 8A dargestellt ist. Ein Dotierstoff wird dann in den verbleibenden nicht bedeckten Teil des Barrieregebiets 130 implantiert und in den zugehörigen darunter liegenden Teil des Puffergebiets 120, wie in 8B durch die nach unten zeigenden Pfeile dargestellt ist. Der Dotierprozess bildet die Source- und Draingebiete 150, 160 des Bauelements. Das dotierte Sourcegebiet 150 kontaktiert die vergrabene Feldplatte 140, und das dotierte Draingebiet 160 ist von dem Sourcegebiet 150 und der Feldplatte 140 beabstandet. Mehrere Implantationen können durchgeführt werden, beispielsweise mit unterschiedlicher Energie und Dosis der implantierten Stoffe.
  • Die 9A und 9B veranschaulichen ein weiteres Ausführungsbeispiel eines Verfahrens zum elektrischen Anschließen einer vergrabenen Feldplatte 140 an einen Anschluss eines Verbundhalbleiterbauelements. Das Ausführungsbeispiel, das in den 9A bis 9B dargestellt ist, ist ähnlich dem in den 8A bis 8B gezeigten, allerdings wird das gesamt Barrieregebiet 130, das nicht durch die Maske 300 bedeckt ist, entfernt, beispielsweise durch Ätzen, wie in 9A dargestellt ist. Dadurch wird der Dotierstoff direkt in den freiliegenden Teil des Puffergebiets 120 implantiert, um ein vertikales Eindringen des Dotierstoffs zu erhöhen, wie in 9B dargestellt ist. Mehrere Implantationen können durchgeführt werden, beispielsweise mit unterschiedlicher Energie und Dosis des Dotierstoffs, wie zuvor erläutert wurde. Der Dotierstoffimplantationsprozess ist in 9B durch mehrere nach unten zeigende Pfeile dargestellt und kann eine abgewinkelte Implantation umfassen, um flachere Source- und Draingebiete 310, 320 unter dem Abschnitt des Barrieregebiets 130, der durch die Maske 300 geschützt ist, herzustellen.
  • Die 10 A und 10B zeigen noch ein weiteres Ausführungsbeispiels zum Verfahren eines elektrischen Anschließen einer vergrabenen Feldplatte 140 an einen Anschluss eines Verbundhalbleiterbauelements. Die Verbundhalbleitermaterialien und vergrabenen Feldplatten 140 werden gemäß einem der zuvor beschriebenen Ausführungsbeispiele hergestellt. Eine Maske 330 wird dann auf der Deckschicht 110 hergestellt, eine Aussparung 340 wird so hergestellt, dass sie durch die Deckschicht 110 und das Barrieregebiet 130 geht und sich in das Puffergebiet 120 wenigstens bis zum einer Tiefe der vergrabenen Feldplatte 140 erstreckt, wie in 10A dargestellt ist. Ein beliebiger Masken- und Ätzprozess kann verwendet werden, um die Aussparung 340 herzustellen. Die Aussparung 340 wird dann mit einem elektrisch leitenden Material gefüllt, wie beispielsweise einem dotierten Polysilizium oder Wolfram, welches das Sourcegebiet 150 des Bauelements bildet. Eine Seite der vergrabenen Feldplatte 140 kontaktiert das elektrisch leitende Material/Source 150, wie in 10B dargestellt ist. Die Drain- und Gategebiete 160, 170 werden in allgemein bekannter Weise hergestellt. Die vergrabene Feldplatte kann elektrisch an einen Anschluss des Verbundhalbleiterbauelements angeschlossen werden, unter Verwendung von Ohmschen Standardkontakten, die beispielsweise hergestellt werden durch eine Dotierstoffimplantation, ohne Herstellen einer Aussparung wie zuvor beschrieben wurde.
  • Die 11A und 11B veranschaulichen ein weiteres Ausführungsbeispiel eines Verfahrens zum Herstellen eines Verbundhalbleitermaterials. Gemäß diesem Ausführungsbeispiel wird ein Stapel von III-V-Halbleitermaterialien, die das Bauelement bilden, epitaktisch übereinander auf einem darunter liegenden Substrat 100 abgeschieden. Beispielsweise wird eine III-V-Halbleiter-Nukleationsschicht 110 epitaktisch auf dem Substrat 100 gewachsen, ein III-V-Halbleiter-Puffergebiet 120 wird epitaktisch auf der Nukleationsschicht 110 gewachsen und ein III-V-Halbleiter-Barrieregebiet 130 wird epitaktisch auf dem Puffergebiet 120 gewachsen und eine III-V-Halbleiter-Deckschicht 380 wird epitaktisch auf dem Barrieregebiet 120 gewachsen, so dass in dem Puffergebiet 120 ein 2DEG entsteht, was allgemein bekannt ist. Source-, Gate- und Draingebiete 150, 160, 170 werden ebenfalls hergestellt wie allgemein bekannt ist. Das Bauelement ist zu diesem Zeitpunkt des Prozesses in 11A dargestellt.
  • Wie in 11B dargestellt ist, wird dann die Rückseite 400 des Bauelements prozessiert, so dass das Substrat 100 und die Nukleationsschicht 110 entfernt werden, beispielsweise unter Verwendung einer bekannten herkömmlichen Prozessierung, wie beispielsweise CMP (Chemical Mechanical Polishing), durch Ätzen, usw. Dadurch wird die Rückseite des Puffergebiets 120, d. h. die Seite 122 des Puffergebiets 120, die von dem Barrieregebiet 130 weg zeigt, freigelegt. Die freiliegende Rückseite 122 des Puffergebiets 120 wird geätzt, so dass das Puffergebiet 120 eine Dicke aufweist, die in einer Richtung, die lateral von dem Sourcegebiet 150 zu dem Draingebiet 160 des Bauelements verläuft, zunimmt. Dadurch ist das Puffergebiet 120 näher an dem Draingebiet 160 des Bauelements dicker und dünner näher an dem Sourcegebiet 150. Die Dicke des Puffergebiets 120 kann in einer Richtung weg von dem Sourcegebiet 150 hin zu dem Draingebiet 160 graduell zunehmen, oder kann schrittweise zunehmen, wie in 11B dargestellt ist, wobei auch Kombinationen möglich sind. In jedem Fall wird eine Metallisierung 410 auf der Seite 120 des Puffergebiets 120, die von dem Barrieregebiet 130 weg zeigt, bereitgestellt.

Claims (29)

  1. Halbleiterbauelement, das aufweist: eine erstes Verbundhalbleitermaterial (120); ein zweites Verbundhalbleitermaterial (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; eine vergrabene Feldplatte (140), die in dem ersten Verbundhalbleitermaterial (120) angeordnet ist und die elektrisch an einen Anschluss (150) des Halbleiterbauelements angeschlossen ist, wobei das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; ein Gategebiet (170) über dem 2DEG; ein Sourcegebiet (150), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und das im Kontakt mit der vergrabenen Feldplatte (140) ist; und ein Draingebiet (160), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und von dem Sourcegebiet (150) und der vergrabenen Feldplatte (140) beabstandet ist, wobei die vergrabene Feldplatte (140) sich lateral von dem Sourcegebiet (150) zu dem Draingebiet (160) weiter als das Gategebiet (170) erstreckt.
  2. Halbleiterbauelement nach Anspruch 1, bei dem die vergrabene Feldplatte (140) dasselbe Material wie das zweite Verbundhalbleitermaterial (130) aufweist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem die vergrabene Feldplatte (140) und das zweite Verbundhalbleitermaterial (130) jeweils AlGaN aufweisen.
  4. Halbleiterbauelement nach einem der vorangehenden Ansprüche, bei dem die vergrabene Feldplatte (140) InGaN aufweist.
  5. Halbleiterbauelement nach Anspruch 1, bei dem die vergrabene Feldplatte (140) ein höher dotiertes Gebiet des ersten Verbundhalbleitermaterials (120) aufweist, das von einem weniger hoch dotierten Gebiet des ersten Verbundhalbleitermaterials (120) umgeben ist.
  6. Halbleiterbauelement nach einem der vorangehenden Ansprüche, bei dem ein Abstand zwischen der vergrabenen Feldplatte (140) und dem 2DEG größer als ein Abstand zwischen dem Gategebiet (170) und dem 2DEG.
  7. Halbleiterbauelement nach einem der vorangehenden Ansprüche, bei dem die vergrabene Feldplatte (140) und das Sourcegebiet (150) dotierte Gebiete desselben Dotierungstyps aufweisen.
  8. Halbleiterbauelement nach einem der vorangehenden Ansprüche, das weiterhin eine zusätzliche vergrabene Feldplatte (140', 140") aufweist, die in dem ersten Verbundhalbleitermaterial (120) unterhalb des 2DEG und in Kontakt mit dem Sourcegebiet (150) angeordnet ist, wobei benachbarte der vergrabenen Feldplatten (140, 140', 140") durch ein Gebiet des ersten Verbundhalbleitermaterials (120) gegenseitig beabstandet sind.
  9. Halbleiterbauelement nach einem der vorangehenden Ansprüche, bei dem sich das Sourcegebiet (150) tiefer in das erste Verbundhalbleitermaterial (120) als das Draingebiet (160) erstreckt.
  10. Halbleiterbauelement nach Anspruch 8 oder 9, bei dem eine zweite (140) der Feldplatten (140) weiter beabstandet zu dem zweiten Verbundhalbleitermaterial (130) ist als eine erste (140') der vergrabenen Feldplatten ist und sich von dem Sourcegebiet (150) weiter in Richtung des Draingebiets (160) erstreckt als die erste (140') der vergrabenen Feldplatten.
  11. Halbleiterbauelement nach einem der vorangehenden Ansprüche, bei dem ein Abstand zwischen der vergrabenen Feldplatte (140) und dem 2DEG in einer Richtung, die sich lateral von dem Sourcegebiet (150) zu dem Draingebiet (160) erstreckt, zunimmt.
  12. Halbleiterbauelement nach einem der vorangehenden Ansprüche, das weiterhin ein zweites 2DEG in dem ersten Verbundhalbleitermaterial (120) aufweist, das weiter beabstandet zu dem zweiten Verbundhalbleitermaterial (130) ist als das erste 2DEG, und bei dem die vergrabene Feldplatte (140) zwischen den ersten und zweiten 2DEGs angeordnet ist.
  13. Halbleiterbauelement nach Anspruch 12, bei dem sich das erste 2DEG lateral von einem Sourcegebiet (150) des Halbleiterbauelements zu einem Draingebiet (160) des Halbleiterbauelements erstreckt und einen Kanal des Halbleiterbauelements bildet, und sich das zweite 2DEG lateral von dem Sourcegebiet (150) zu dem Draingebiet (160) erstreckt und vor dem Erreichen des Draingebiets (160) endet.
  14. Halbleiterbauelement nach einem der vorangehenden Ansprüche, das weiterhin ein zweidimensionales Löchergas (2DHG) in dem ersten Verbundhalbleitermaterial (120) aufweist, das weiter beabstandet zu dem zweiten Verbundhalbleitermaterial (130) angeordnet ist, als das 2DEG, und bei dem die vergrabene Feldplatte (140) zwischen dem 2DEG und dem 2DHG angeordnet ist.
  15. Halbleiterbauelement, das aufweist: eine erstes Verbundhalbleitermaterial (120); ein zweites Verbundhalbleitermaterial (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; und eine vergrabene Feldplatte (140), die in dem ersten Verbundhalbleitermaterial (120) angeordnet ist und die elektrisch an einen Anschluss (150) des Halbleiterbauelements angeschlossen ist, wobei das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist, wobei die vergrabene Feldplatte (140) und das zweite Verbundhalbleitermaterial (130) jeweils AlGaN aufweisen.
  16. Halbleiterbauelement, das aufweist: eine erstes Verbundhalbleitermaterial (120); ein zweites Verbundhalbleitermaterial (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; eine vergrabene Feldplatte (140), die in dem ersten Verbundhalbleitermaterial (120) angeordnet ist und die elektrisch an einen Anschluss (150) des Halbleiterbauelements angeschlossen ist, wobei das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; ein Gategebiet (170) über dem 2DEG; ein Sourcegebiet (150), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und das im Kontakt mit der vergrabenen Feldplatte (140) ist; und ein Draingebiet (160), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und von dem Sourcegebiet (150) und der vergrabenen Feldplatte (140) beabstandet ist, wobei die vergrabene Feldplatte (140) und das Sourcegebiet (150) dotierte Gebiete desselben Dotierungstyps aufweisen.
  17. Halbleiterbauelement, das aufweist: eine erstes Verbundhalbleitermaterial (120); ein zweites Verbundhalbleitermaterial (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; eine vergrabene Feldplatte (140), die in dem ersten Verbundhalbleitermaterial (120) angeordnet ist und die elektrisch an einen Anschluss (150) des Halbleiterbauelements angeschlossen ist, wobei das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; ein Gategebiet (170) über dem 2DEG; ein Sourcegebiet (150), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und das im Kontakt mit der vergrabenen Feldplatte (140) ist; und ein Draingebiet (160), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und von dem Sourcegebiet (150) und der vergrabenen Feldplatte (140) beabstandet ist; und eine zusätzliche vergrabene Feldplatte (140', 140"), die in dem ersten Verbundhalbleitermaterial (120) unterhalb des 2DEG und in Kontakt mit dem Sourcegebiet (150) angeordnet ist, wobei benachbarte der vergrabenen Feldplatten (140, 140', 140") durch ein Gebiet des ersten Verbundhalbleitermaterials (120) gegenseitig beabstandet sind.
  18. Halbleiterbauelement, das aufweist: eine erstes Verbundhalbleitermaterial (120); ein zweites Verbundhalbleitermaterial (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; eine vergrabene Feldplatte (140), die in dem ersten Verbundhalbleitermaterial (120) angeordnet ist und die elektrisch an einen Anschluss (150) des Halbleiterbauelements angeschlossen ist, wobei das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; ein Gategebiet (170) über dem 2DEG; ein Sourcegebiet (150), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und das im Kontakt mit der vergrabenen Feldplatte (140) ist; und ein Draingebiet (160), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und von dem Sourcegebiet (150) und der vergrabenen Feldplatte (140) beabstandet ist, wobei sich das Sourcegebiet (150) tiefer in das erste Verbundhalbleitermaterial (120) als das Draingebiet (160) erstreckt.
  19. Halbleiterbauelement, das aufweist: eine erstes Verbundhalbleitermaterial (120); ein zweites Verbundhalbleitermaterial (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; eine vergrabene Feldplatte (140), die in dem ersten Verbundhalbleitermaterial (120) angeordnet ist und die elektrisch an einen Anschluss (150) des Halbleiterbauelements angeschlossen ist, wobei das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; ein Gategebiet (170) über dem 2DEG; ein Sourcegebiet (150), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und das im Kontakt mit der vergrabenen Feldplatte (140) ist; und ein Draingebiet (160), das sich durch das zweite Verbundhalbleitermaterial (130) zu dem ersten Verbundhalbleitermaterial (120) erstreckt und von dem Sourcegebiet (150) und der vergrabenen Feldplatte (140) beabstandet ist, wobei ein Abstand zwischen der vergrabenen Feldplatte (140) und dem 2DEG in einer Richtung, die sich lateral von dem Sourcegebiet (150) zu dem Draingebiet (160) erstreckt, zunimmt.
  20. Halbleiterbauelement, das aufweist: eine erstes Verbundhalbleitermaterial (120); ein zweites Verbundhalbleitermaterial (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; eine vergrabene Feldplatte (140), die in dem ersten Verbundhalbleitermaterial (120) angeordnet ist und die elektrisch an einen Anschluss (150) des Halbleiterbauelements angeschlossen ist, wobei das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; und ein zweites 2DEG in dem ersten Verbundhalbleitermaterial (120), wobei das zweite 2DEG weiter beabstandet zu dem zweiten Verbundhalbleitermaterial (130) ist als das erste 2DEG, und bei dem die vergrabene Feldplatte (140) zwischen den ersten und zweiten 2DEGs angeordnet ist.
  21. Halbleiterbauelement, das aufweist: eine erstes Verbundhalbleitermaterial (120); ein zweites Verbundhalbleitermaterial (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; eine vergrabene Feldplatte (140), die in dem ersten Verbundhalbleitermaterial (120) angeordnet ist und die elektrisch an einen Anschluss (150) des Halbleiterbauelements angeschlossen ist, wobei das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; und ein zweidimensionales Löchergas (2DHG) in dem ersten Verbundhalbleitermaterial (120) aufweist, wobei das 2DHG weiter beabstandet zu dem zweiten Verbundhalbleitermaterial (130) angeordnet ist, als das 2DEG, und wobei die vergrabene Feldplatte (140) zwischen dem 2DEG und dem 2DHG angeordnet ist.
  22. Verfahren zum Herstellen eines Halbleiterbauelements, das aufweist: Herstellen eines ersten Verbundhalbleitermaterials (120) auf einem Halbleitersubstrat (100); Herstellen eines zweiten Verbundhalbleitermaterials (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; Herstellen einer vergrabenen Feldplatte (140) in dem ersten Verbundhalbleitermaterial (120), so dass das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; und elektrisches Anschließen der vergrabenen Feldplatte (140) an einen Anschluss (150) des Bauelements, wobei das Herstellen der vergrabenen Feldplatte (140) in dem ersten Verbundhalbleitermaterial (120) aufweist: Herstellen einer Maske (200) auf dem ersten Verbundhalbleitermaterial (120) vor dem Herstellen des zweiten Verbundhalbleitermaterials (130), so dass ein Teil des ersten Verbundhalbleitermaterials (120) freiliegt; Implantieren eines Dotierstoffs in das erste Verbundhalbleitermaterial (120), um eine Konzentration des Dotierstoffs in einer Tiefe in dem ersten Verbundhalbleitermaterials (120) herzustellen; Herstellen des zweiten Verbundhalbleitermaterials (130) auf dem ersten Verbundhalbleitermaterial (130) nach der Implantation des Dotierstoffs, wobei das 2DEG zwischen der Konzentration des Dotierstoffs und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; und Aufheizen des Halbleiterbauelements, um den Dotierstoff zu aktivieren und die vergrabene Feldplatte (140) zu bilden.
  23. Verfahren zum Herstellen eines Halbleiterbauelements, das aufweist: Herstellen eines ersten Verbundhalbleitermaterials (120) auf einem Halbleitersubstrat (100); Herstellen eines zweiten Verbundhalbleitermaterials (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; Herstellen einer vergrabenen Feldplatte (140) in dem ersten Verbundhalbleitermaterial (120), so dass das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; und elektrisches Anschließen der vergrabenen Feldplatte (140) an einen Anschluss (150) des Bauelements, wobei das Herstellen der Feldplatte (140) in dem ersten Verbundhalbleitermaterial (120) aufweist: Herstellen einer Maske (200) oberhalb des zweiten Verbundhalbleitermaterials (130), so dass ein Teil des zweiten Verbundhalbleitermaterials (130) durch die Maske (200) nicht bedeckt ist; Implantieren eines Dotierstoffs durch den nichtbedeckten Teil des zweiten Verbundhalbleitermaterials (130) und in das erste Verbundhalbleitermaterial (120), um eine Konzentration des Dotierstoffs bei einer Tiefe in dem ersten Verbundhalbleitermaterials (120) herzustellen, wobei das 2DEG zwischen der Konzentration des Dotierstoffs und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; und Aufheizen des Halbleiterbauelements, um den Dotierstoff zu aktivieren und die vergrabene Feldplatte (140) zu bilden.
  24. Verfahren zum Herstellen eines Halbleiterbauelements, das aufweist: Herstellen eines ersten Verbundhalbleitermaterials (120) auf einem Halbleitersubstrat (100); Herstellen eines zweiten Verbundhalbleitermaterials (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; Herstellen einer vergrabenen Feldplatte (140) in dem ersten Verbundhalbleitermaterial (120), so dass das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; und elektrisches Anschließen der vergrabenen Feldplatte (140) an einen Anschluss (150) des Bauelements, wobei das Herstellen der vergrabenen Feldplatte (140) aus demselben Material wie das zweite Verbundhalbleitermaterial (130) aufweist, so dass ein zweites 2DEG in dem ersten Verbundhalbleitermaterial (130) entsteht, das weiter entfernt zu dem zweiten Verbundhalbleitermaterial (130) angeordnet ist, als das erste 2DEG, wobei die vergrabene Feldplatte (140) zwischen den ersten und zweiten 2DEGs angeordnet ist.
  25. Verfahren zum Herstellen eines Halbleiterbauelements, das aufweist: Herstellen eines ersten Verbundhalbleitermaterials (120) auf einem Halbleitersubstrat (100); Herstellen eines zweiten Verbundhalbleitermaterials (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; Herstellen einer vergrabenen Feldplatte (140) in dem ersten Verbundhalbleitermaterial (120), so dass das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; und elektrisches Anschließen der vergrabenen Feldplatte (140) an einen Anschluss (150) des Bauelements, wobei das Herstellen der vergrabenen Feldplatte (140) das Herstellen dieser vergrabenen Feldplatte (145) aus einem anderen Verbundhalbleitermaterial als die ersten und zweiten Verbundhalbleitermaterialien (120, 130) aufweist, so dass ein zweidimensionales Löchergas (2DHG) in dem ersten Verbundhalbleitermaterial (120) entsteht, das weiter von dem zweiten Verbundhalbleitermaterial (130) beabstandet ist als das 2DEG, wobei die vergrabene Feldplatte (140) zwischen dem 2DEG und dem 2DHG angeordnet ist.
  26. Verfahren zum Herstellen eines Halbleiterbauelements, das aufweist: Herstellen eines ersten Verbundhalbleitermaterials (120) auf einem Halbleitersubstrat (100); Herstellen eines zweiten Verbundhalbleitermaterials (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; Herstellen einer vergrabenen Feldplatte (140) in dem ersten Verbundhalbleitermaterial (120), so dass das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; und elektrisches Anschließen der vergrabenen Feldplatte (140) an einen Anschluss (150) des Bauelements, wobei das Herstellen der vergrabenen Feldplatte (140) in dem ersten Verbundhalbleitermaterial (120) aufweist: Implantieren eines Dotierstoffs über eine Seite des ersten Verbundhalbleitermaterials (120), die von dem zweiten Verbundhalbleitermaterial (130) weg zeigt, um eine Konzentration eines Dotierstoffs in einer Tiefe des ersten Verbundhalbleitermaterials (120) herzustellen; und Aufheizen des Halbleiterbauelements, um den Dotierstoff zu aktivieren und die vergrabenen Feldplatte (140) zu bilden.
  27. Verfahren zum Herstellen eines Halbleiterbauelements, das aufweist: Herstellen eines ersten Verbundhalbleitermaterials (120) auf einem Halbleitersubstrat (100); Herstellen eines zweiten Verbundhalbleitermaterials (130) auf dem ersten Verbundhalbleitermaterial (120), wobei das zweite Verbundhalbleitermaterial (130) ein anderes Material als das erste Verbundhalbleitermaterial (120) aufweist, so dass das erste Verbundhalbleitermaterial (120) ein zweidimensionales Elektronengas (2DEG) aufweist; Herstellen einer vergrabenen Feldplatte (140) in dem ersten Verbundhalbleitermaterial (120), so dass das 2DEG zwischen der vergrabenen Feldplatte (140) und dem zweiten Verbundhalbleitermaterial (130) angeordnet ist; und elektrisches Anschließen der vergrabenen Feldplatte (140) an einen Anschluss (150) des Bauelements; Herstellen wenigstens einer zusätzlichen vergrabenen Feldplatte (140', 140") in dem ersten Verbundhalbleitermaterial (120) unterhalb des 2DEG und in Kontakt mit dem Anschluss (150) des Halbleiterbauelements, wobei benachbarte der vergrabenen Feldplatten (140, 140', 140") durch ein Gebiet des ersten Verbundhalbleitermaterials (120) voneinander beabstandet sind.
  28. Verfahren nach einem der Ansprüche 22 bis 27, bei dem der Anschluss, der an die Feldplatte (140) elektrisch angeschlossen ist, hergestellt wird, durch: Entfernen wenigstens eines Abschnitts des zweiten Verbundhalbleitermaterials (130) in einem Gebiet des Halbleiterbauelements; Implantieren eines Dotierstoffs in das erste Verbundhalbleitermaterial (120) in dem Gebiet, in dem wenigstens ein Abschnitt des zweiten Verbundhalbleitermaterials (130) entfernt wurde; und Aufheizen des Halbleiterbauelements, um den Dotierstoff zu aktivieren und den Anschluss (150) zu bilden.
  29. Verfahren nach einem der Ansprüche 22 bis 27, bei dem der Anschluss (150), der elektrisch an die vergrabene Feldplatte angeschlossen ist, hergestellt wird durch: Ätzen einer Aussparung durch das zweite Verbundhalbleitermaterial (130) in das erste Verbundhalbleitermaterial (120); und Auffüllen der Aussparung (350) mit einem elektrisch leitenden Material, so dass eine Seite der vergrabenen Feldplatte (140) das elektrisch leitende Material kontaktiert.
DE102012224047.0A 2011-12-20 2012-12-20 Verbundhalbleiterbauelement mt vergrabener Feldplatte und Verfahren zum Herstellen eines Halbleiterbauelements Active DE102012224047B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/331,970 US9024356B2 (en) 2011-12-20 2011-12-20 Compound semiconductor device with buried field plate
US13/331,970 2011-12-20

Publications (2)

Publication Number Publication Date
DE102012224047A1 DE102012224047A1 (de) 2013-06-27
DE102012224047B4 true DE102012224047B4 (de) 2019-07-04

Family

ID=48575876

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012224047.0A Active DE102012224047B4 (de) 2011-12-20 2012-12-20 Verbundhalbleiterbauelement mt vergrabener Feldplatte und Verfahren zum Herstellen eines Halbleiterbauelements

Country Status (4)

Country Link
US (3) US9024356B2 (de)
JP (1) JP5628276B2 (de)
CN (1) CN103178108B (de)
DE (1) DE102012224047B4 (de)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4423745B2 (ja) 2000-04-28 2010-03-03 株式会社デンソー ガスセンサ
US9024356B2 (en) 2011-12-20 2015-05-05 Infineon Technologies Austria Ag Compound semiconductor device with buried field plate
JP5895666B2 (ja) * 2012-03-30 2016-03-30 富士通株式会社 化合物半導体装置及びその製造方法
US8907378B2 (en) * 2013-03-15 2014-12-09 Mitsubishi Electric Research Laboratories, Inc. High electron mobility transistor with multiple channels
JP6143598B2 (ja) * 2013-08-01 2017-06-07 株式会社東芝 半導体装置
KR102127441B1 (ko) * 2013-12-02 2020-06-26 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 반도체 회로
CN103730360B (zh) * 2014-01-09 2017-02-01 杭州电子科技大学 具有背面场板结构的增强型hemt器件及其制备方法
CN103715235B (zh) * 2014-01-09 2017-01-18 苏州能屋电子科技有限公司 具有背面场板结构的增强型mis‑hemt器件及其制备方法
CN103715257B (zh) * 2014-01-09 2017-01-18 杭州电子科技大学 具有背面场板结构的hemt器件及其制备方法
US9123791B2 (en) 2014-01-09 2015-09-01 Infineon Technologies Austria Ag Semiconductor device and method
CN103730492B (zh) * 2014-01-09 2016-08-31 苏州能屋电子科技有限公司 具有背面场板结构的mis-hemt器件及其制备方法
US9728630B2 (en) * 2014-09-05 2017-08-08 Infineon Technologies Austria Ag High-electron-mobility transistor having a buried field plate
CN104241351B (zh) * 2014-09-05 2018-04-20 电子科技大学 具有体内复合场板结构的氮化镓基异质结场效应管
US9590087B2 (en) 2014-11-13 2017-03-07 Infineon Technologies Austria Ag Compound gated semiconductor device having semiconductor field plate
US9559161B2 (en) * 2014-11-13 2017-01-31 Infineon Technologies Austria Ag Patterned back-barrier for III-nitride semiconductor devices
US10256294B2 (en) * 2015-05-18 2019-04-09 Qorvo Us, Inc. Vertical gallium nitride power field-effect transistor with a field plate structure
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
DE102016200825A1 (de) * 2016-01-21 2017-07-27 Robert Bosch Gmbh Vorrichtung und Verfahren zur Herstellung eines lateralen HEMTs
JP2017157589A (ja) * 2016-02-29 2017-09-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN105932062B (zh) * 2016-05-19 2019-04-02 杭州电子科技大学 一种具有埋氧场板的soi ldmos器件
US10840334B2 (en) 2016-06-24 2020-11-17 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US10892356B2 (en) 2016-06-24 2021-01-12 Cree, Inc. Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
US10192980B2 (en) 2016-06-24 2019-01-29 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US11430882B2 (en) * 2016-06-24 2022-08-30 Wolfspeed, Inc. Gallium nitride high-electron mobility transistors with p-type layers and process for making the same
US10354879B2 (en) * 2016-06-24 2019-07-16 Cree, Inc. Depletion mode semiconductor devices including current dependent resistance
TWI607565B (zh) * 2016-12-20 2017-12-01 新唐科技股份有限公司 半導體基底以及半導體元件
US11508821B2 (en) * 2017-05-12 2022-11-22 Analog Devices, Inc. Gallium nitride device for high frequency and high power applications
CN107611107A (zh) * 2017-08-30 2018-01-19 广东省半导体产业技术研究院 一种背面场板结构hemt器件及其制备方法
EP3818568A4 (de) * 2018-07-06 2022-08-03 Analog Devices, Inc. Verbundvorrichtung mit rückseitenfeldplatte
TWI791888B (zh) * 2018-09-11 2023-02-11 美商美國亞德諾半導體公司 增強模式化合物半導體場效電晶體、半導體裝置、以及製造增強模式半導體裝置之方法
KR20240010555A (ko) * 2019-01-28 2024-01-23 울프스피드 인코포레이티드 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정
CN110212028B (zh) * 2019-05-22 2023-03-31 山东建筑大学 一种集成反向二极管和内嵌漏极场板的横向扩散eGaN HEMT器件
JP7395273B2 (ja) * 2019-07-02 2023-12-11 ローム株式会社 窒化物半導体装置およびその製造方法
US20220376084A1 (en) * 2020-12-18 2022-11-24 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20220199817A1 (en) 2020-12-18 2022-06-23 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20220367695A1 (en) * 2021-05-17 2022-11-17 Cree, Inc. Circuits and group iii-nitride transistors with buried p-layers and controlled gate voltages and methods thereof
US11929428B2 (en) 2021-05-17 2024-03-12 Wolfspeed, Inc. Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same
US11575043B1 (en) * 2021-07-23 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method of the same
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
WO2023107106A1 (en) * 2021-12-08 2023-06-15 Analog Devices, Inc. Dynamic threshold voltage control of power amplifiers
WO2024087955A1 (zh) * 2022-10-25 2024-05-02 湖南三安半导体有限责任公司 Hemt器件及半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211839B2 (en) 2003-02-06 2007-05-01 Kabushiki Kaisha Toyota Chuo Kenkyusho Group III nitride semiconductor device
US20100264462A1 (en) 2009-04-21 2010-10-21 Infineon Technologies Austria Ag Semiconductor including lateral hemt

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62291181A (ja) 1986-06-11 1987-12-17 Fujitsu Ltd 電界効果型半導体装置
JPH10125698A (ja) 1996-10-24 1998-05-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4579116B2 (ja) 2004-09-24 2010-11-10 インターナショナル レクティフィアー コーポレイション パワー半導体デバイス
US7326962B2 (en) * 2004-12-15 2008-02-05 Cree, Inc. Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same
JP2007103451A (ja) 2005-09-30 2007-04-19 Toshiba Corp 半導体装置及びその製造方法
JP2007112633A (ja) * 2005-10-17 2007-05-10 Toshiba Corp 窒化物半導体ウェーハ及び窒化物半導体素子
US7388236B2 (en) * 2006-03-29 2008-06-17 Cree, Inc. High efficiency and/or high power density wide bandgap transistors
JP5105160B2 (ja) * 2006-11-13 2012-12-19 クリー インコーポレイテッド トランジスタ
JP4956155B2 (ja) 2006-11-28 2012-06-20 古河電気工業株式会社 半導体電子デバイス
EP2887402B1 (de) * 2007-09-12 2019-06-12 Transphorm Inc. Bidirektionale III-Nitrid-Schalter
WO2009073866A1 (en) 2007-12-07 2009-06-11 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Gate after diamond transistor
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
JP2010232503A (ja) * 2009-03-27 2010-10-14 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
US7999287B2 (en) * 2009-10-26 2011-08-16 Infineon Technologies Austria Ag Lateral HEMT and method for the production of a lateral HEMT
JP5558196B2 (ja) 2010-05-07 2014-07-23 トヨタ自動車株式会社 Ｈｆｅｔ
US9024357B2 (en) * 2011-04-15 2015-05-05 Stmicroelectronics S.R.L. Method for manufacturing a HEMT transistor and corresponding HEMT transistor
US9024356B2 (en) 2011-12-20 2015-05-05 Infineon Technologies Austria Ag Compound semiconductor device with buried field plate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211839B2 (en) 2003-02-06 2007-05-01 Kabushiki Kaisha Toyota Chuo Kenkyusho Group III nitride semiconductor device
US20100264462A1 (en) 2009-04-21 2010-10-21 Infineon Technologies Austria Ag Semiconductor including lateral hemt

Also Published As

Publication number Publication date
CN103178108A (zh) 2013-06-26
US20150214311A1 (en) 2015-07-30
JP5628276B2 (ja) 2014-11-19
US9024356B2 (en) 2015-05-05
DE102012224047A1 (de) 2013-06-27
US9196693B2 (en) 2015-11-24
US20160043210A1 (en) 2016-02-11
US20130153967A1 (en) 2013-06-20
JP2013131755A (ja) 2013-07-04
CN103178108B (zh) 2016-12-28
US9397208B2 (en) 2016-07-19

Similar Documents

Publication Publication Date Title
DE102012224047B4 (de) Verbundhalbleiterbauelement mt vergrabener Feldplatte und Verfahren zum Herstellen eines Halbleiterbauelements
DE102014114635B4 (de) Seitenwand-Passivierung für HEMT-Vorrichtungen
DE102016114496B4 (de) Halbleitervorrichtung, Transistoranordnung und Herstellungsverfahren
DE102009018054B4 (de) Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
DE102012206605B4 (de) Transistoranordnung mit einem mosfet und herstellungsverfahren
DE102009028555B4 (de) Transistor
DE102010060138B4 (de) Lateraler HEMT
DE102015119345B4 (de) Halbleiterfeldplatte für verbindungshalbleiterbauelemente
DE102013002986B4 (de) Integrierte Schottky-Diode für HEMTS und Verfahren zu deren Herstellung
DE102016113735A1 (de) Durchschlagfestes HEMT-Substrat und Bauelement
DE102015114791A1 (de) Transistor mit einer hohen Elektronenbeweglichkeit, der eine vergrabene Feldplatte aufweist
DE102013103966B4 (de) Kontaktstrukturen für Verbindungshalbleitervorrichtungen und Herstellungsverfahren hierfür
DE102016101679B4 (de) Halbleitervorrichtung mit einem lateralen Transistor
DE112020005904T5 (de) Ill-NITRID-TRANSISTOR MIT MODIFIZIERTER DRAIN-ZUGRIFFSREGION
DE102013106622A1 (de) Durch mechanische Spannung gesteuerter HEMT
DE102014105339A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
DE102010016000A1 (de) Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE102014114312A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102014118834A1 (de) Halbleiterbauelement und Verfahren
DE112011103675T5 (de) Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102013105134B4 (de) Transistorvorrichtung, transistorstruktur, verfahren zur herstellung einer transistorstruktur und mosfet
DE102015112729A1 (de) Halbleiterbauelement mit einem lateral variierenden Dotierprofil und ein Verfahren zu dessen Herstellung
DE102013111375A1 (de) Transistorbauelement und verfahren zum herstellen einestransistorbauelements
DE102013111966B4 (de) Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102012025844

Country of ref document: DE

R020 Patent grant now final
R082 Change of representative