JP6773873B2 - 半導体装置 - Google Patents
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Description
本実施形態の半導体装置は、第1の窒化物半導体層と、第1の窒化物半導体層上に設けられたソース電極と、第1の窒化物半導体層上に設けられたドレイン電極と、ソース電極とドレイン電極の間に設けられたゲート電極と、第1の窒化物半導体層上の、ソース電極とゲート電極の間及びゲート電極とドレイン電極の間に設けられ、水素拡散係数はシリコン酸化膜より低い第1の膜と、第1の膜上に設けられた第2の膜と、を備える。
本実施形態の半導体装置200は、第2の半導体層14bと第1の膜20の間に第2の窒化膜26が設けられており、また、第1の膜20と第1の窒化膜24の間に第2の酸化膜32が設けられている点で、第1の実施形態の半導体装置100と異なっている。ここで、第1の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置300は、第1の膜20は第1の酸化膜30上に設けられている点で、第1の実施形態及び第2の実施形態の半導体装置と異なっている。ここで、第1の実施形態及び第2の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置400は、第2の窒化膜26が第1の膜上20上に設けられている点で、第3の実施形態の半導体装置300と異なっている。ここで、第1乃至第3の実施形態の半導体装置と重複する内容については、記載を省略する。
熱処理により反応させ、第1の酸化膜30と第2の窒化膜26の間にシリコンとアルミニウムと酸素と窒素を含むSiAlON等の第1の膜20を形成する。第2の窒化膜26がSiN等を含む窒化シリコン膜である場合には、第1の酸化膜30はAl2O3等を含むアルミニウム酸化膜であることが好ましい。また、第2の窒化膜26がAlN等を含む窒化アルミニウム膜である場合には、第1の酸化膜30はSiO2等を含むシリコン酸化膜であることが好ましい。なお、熱処理の反応の仕方によっては、第2の窒化膜26が消失している場合がある。
本実施形態の半導体装置500は、第1の膜20が第2の半導体層14b上及び溝16内の第2の半導体層14bと第1の電極部51aの間及び溝16内の第1の半導体層14aと第1の電極部51aの間に設けられており、第1の窒化膜24が第2の半導体層14bと第1の膜20の間及び溝16内の第2の半導体層14bと第1の膜の間及び溝16内の第1の半導体層14aと第1の膜20の間に設けられている点で、第1乃至第4の実施形態の半導体装置と異なっている。ここで第1乃至第4の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置600は、第1の窒化膜24と第1の膜20の間に第2の窒化膜26が設けられている点で、第5の実施形態の半導体装置500と異なっている。ここで、第1乃至第5の実施形態の半導体装置と重複する内容については、記載を省略する。
本実施形態の半導体装置700は、第1の膜20と第1の酸化膜30の間に第2の酸化膜32がさらに設けられている点で、第5の実施形態の半導体装置500と異なっている。ここで、第1乃至第6の実施形態の半導体装置と重複する内容については、記載を省略する。
本実施形態の半導体装置800は、第1の窒化膜24と第1の膜20の間に設けられた第2の酸化膜32と、第1の膜20と第1の酸化膜30の間に設けられた第2の窒化膜26と、をさらに備える点で、第5の実施形態の半導体装置500と異なっている。ここで、第1乃至第7の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置900は、第1の窒化膜24と第1の膜20の間に設けられた第2の窒化膜26と、第1の酸化膜30と第1の膜20の間に設けられた第2の酸化膜32をさらに備える点で、第5の実施形態の半導体装置500と異なっている。ここで、第1乃至第8の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置1000は、第1の膜20と第2の膜22の間に設けられた第2の窒化膜26をさらに備え、第1の酸化膜30が第2の半導体層14bと第1の膜20の間及び溝16内の第1の半導体層14aと第1の膜20の間に設けられる点で、第5の実施形態の半導体装置と異なっている。ここで、第1乃至第9の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置は、第1の窒化物半導体層14と、第1の窒化物半導体層14上に設けられたソース電極40と、第1の窒化物半導体層14上に設けられたドレイン電極60と、ソース電極40とドレイン電極60の間に設けられたゲート電極50と、第1の窒化物半導体層14上の、ソース電極40とゲート電極50の間及びゲート電極50とドレイン電極60の間及びゲート電極50上に設けられ、水素拡散係数はシリコン酸化膜より低い第1の膜20と、第1の膜20上に設けられ、水素濃度は1022cm−3以上である第2の膜と、を備える。ここで、第1乃至第10の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置1200は、第1の酸化膜30と第1の膜20の間に設けられた第2の窒化膜26と、第1の膜20と第2の膜22の間に設けられた第2の酸化膜32と、をさらに備える点で、第11の実施形態の半導体装置と異なっている。ここで、第1乃至第11の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置1300は、第1の酸化膜30と第1の膜20の間に設けられた第2の酸化膜32と、第1の膜20と第2の膜22の間に設けられた第2の窒化膜26と、をさらに備える点で、第11の実施形態の半導体装置と異なっている。ここで、第1乃至第12の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置1400は、第1の窒化物半導体層14と、第1の窒化物半導体層14上に設けられたソース電極40と、第1の窒化物半導体層14上に設けられたドレイン電極60と、ソース電極40とドレイン電極60の間に設けられたゲート電極50と、第1の窒化物半導体層14とゲート電極50の間に設けられたp型の第2の窒化物半導体層18と、第1の窒化物半導体層14上の、ソース電極40とゲート電極50の間及びゲート電極50とドレイン電極60の間及びゲート電極50上に設けられ、水素拡散係数はシリコン酸化膜より低い第1の膜と、第1の膜上に設けられ、水素濃度は1022cm−3以上である第2の膜22と、を備える。ここで、第1乃至第13の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置1500は、第1の窒化膜24と第1の膜20の間に設けられた第2の窒化膜26と、第1の膜20と第2の膜22の間に設けられた第2の酸化膜32と、をさらに備える点で、第13の実施形態の半導体装置と異なっている。ここで、第1乃至第13の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置1600は、第1の窒化膜24と第1の膜20の間に設けられた第2の酸化膜32と、第1の膜20と第2の膜22の間に設けられた第2の窒化膜26と、をさらに備える点で、第14の実施形態の半導体装置と異なっている。ここで、第1乃至第15の実施形態と重複する内容については、記載を省略する。
12 第3の半導体層(バッファ層)
14 第1の窒化物半導体層
14a 第1の半導体層
14b 第2の半導体層
16 溝
16a 溝の底部
16b 溝の側面
18 第2の窒化物半導体層(JFET)
20 第1の膜(水素透過抑制膜)
22 第2の膜(層間絶縁膜)
24 第1の窒化膜
26 第2の窒化膜
30 第1の酸化膜(ゲート絶縁膜)
32 第2の酸化膜
40 ソース電極
42 ソースフィールドプレート電極
50 ゲート電極
51a 第1の電極部
51b 第2の電極部
52 ゲートフィールドプレート電極
60 ドレイン電極
100 半導体装置
200 半導体装置
300 半導体装置
400 半導体装置
500 半導体装置
600 半導体装置
800 半導体装置
900 半導体装置
1000 半導体装置
1100 半導体装置
1200 半導体装置
1300 半導体装置
1400 半導体装置
1500 半導体装置
1600 半導体装置
Claims (10)
- 第1の窒化物半導体層と、
前記第1の窒化物半導体層上に設けられたソース電極と、
前記第1の窒化物半導体層上に設けられたドレイン電極と、
前記ソース電極と前記ドレイン電極の間に設けられたゲート電極と、
前記ゲート電極上に設けられ、シリコンとアルミニウムと酸素と窒素を含む第1の膜と、
前記ゲート電極と前記第1の膜の間に設けられた第2の膜と、
前記第1の膜上に設けられた第3の膜と、
を備える半導体装置。 - 前記第1の膜は、シリコンとアルミニウムと酸素と窒素の混ざった単一の層である請求項1記載の半導体装置。
- 前記第1の膜は、前記第1の窒化物半導体層上、前記ソース電極上及び前記ドレイン電極上にさらに設けられ、
前記第2の膜は、前記第1の膜と、前記第1の窒化物半導体層、前記ソース電極及び前記ドレイン電極の間に設けられている、
請求項1又は請求項2記載の半導体装置。 - 第1の半導体層と、前記第1の半導体層上に設けられ前記第1の半導体層よりバンドギャップの大きい第2の半導体層と、を有する第1の窒化物半導体層と、
前記第2の半導体層上に設けられたソース電極と、
前記第2の半導体層上に設けられたドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記第2の半導体層上に設けられたゲート電極と、
前記ソース電極と前記ドレイン電極の間の前記第2の半導体層上に設けられた第2の窒化膜と、
前記第2の窒化膜上に設けられ、シリコンとアルミニウムと酸素と窒素を含む第1の膜と、
前記第1の膜上に設けられた第2の酸化膜と、
前記第2の酸化膜上に設けられた第1の窒化膜と、
を備える半導体装置。 - 前記第1の膜は、シリコンとアルミニウムと酸素と窒素の混ざった単一の層である請求項4記載の半導体装置。
- 前記ゲート電極上及び前記第1の窒化膜上に設けられた第2の膜をさらに備える請求項4又は請求項5記載の半導体装置。
- 前記第2の膜はシリコン窒化物を含む請求項6記載の半導体装置。
- 前記第2の窒化膜、前記第1の膜、前記第2の酸化膜は、前記第2の半導体層と前記ゲート電極の間に設けられている請求項4乃至請求項7いずれか一項記載の半導体装置。
- 前記第1の窒化膜は前記第2の半導体層と前記ゲート電極の間に設けられている請求項4乃至請求項8いずれか一項記載の半導体装置。
- 前記第2の窒化膜がシリコン窒化物を含む場合には、前記第2の酸化膜はアルミニウム酸化物を含み、
前記第2の窒化膜がアルミニウム窒化物を含む場合には、前記第2の酸化膜はシリコン酸化物を含み、
前記第1の窒化膜はシリコン窒化物又はアルミニウム窒化物を含む、
請求項4乃至請求項9いずれか一項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2019209110A JP6773873B2 (ja) | 2019-11-19 | 2019-11-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2019209110A JP6773873B2 (ja) | 2019-11-19 | 2019-11-19 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015181270A Division JP6659283B2 (ja) | 2015-09-14 | 2015-09-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020031235A JP2020031235A (ja) | 2020-02-27 |
JP6773873B2 true JP6773873B2 (ja) | 2020-10-21 |
Family
ID=69624352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019209110A Active JP6773873B2 (ja) | 2019-11-19 | 2019-11-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6773873B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7525122B2 (en) * | 2005-06-29 | 2009-04-28 | Cree, Inc. | Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides |
JP5776217B2 (ja) * | 2011-02-24 | 2015-09-09 | 富士通株式会社 | 化合物半導体装置 |
CN103500763B (zh) * | 2013-10-15 | 2017-03-15 | 苏州晶湛半导体有限公司 | Ⅲ族氮化物半导体器件及其制造方法 |
JP6292507B2 (ja) * | 2014-02-28 | 2018-03-14 | 国立研究開発法人物質・材料研究機構 | 水素拡散障壁を備える半導体デバイス及びその製作方法 |
-
2019
- 2019-11-19 JP JP2019209110A patent/JP6773873B2/ja active Active
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Publication number | Publication date |
---|---|
JP2020031235A (ja) | 2020-02-27 |
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