JP2011249776A - 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 - Google Patents

半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 Download PDF

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Abstract

【課題】半導体基板におけるリーク電流を低減する。
【解決手段】ベース基板１１０と、ベース基板上１１０に形成され、第１の伝導型の多数キャリアを含む第１チャネル層２０８を有する第１半導体部２００と、第１半導体部２００の上方に形成され、第１半導体部２００の不純物準位よりも深い準位の不純物準位を形成する不純物を有する分離層３００と、分離層３００の上方に形成され、第１チャネル層が含む第１の伝導型の多数キャリアと反対の伝導型の多数キャリアを含む第２チャネル層４０８を有する第２半導体部４００とを備える半導体基板。
【選択図】図１

Description

本発明は、半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法に関する。
特許文献１には、ＧａＡｓ基板上にｎ型電界効果トランジスタ、ｉ−ＧａＡｓ分離層、およびｐ型電界効果トランジスタが積層された相補型半導体装置が開示されている。
（特許文献１） 特開平１０−３１３０９６号公報
単一のベース基板上にｎ型電界効果トランジスタおよびｐ型電界効果トランジスタを形成した相補型デバイスは、低消費電力で高速動作が可能な電子デバイスとして期待されている。
従来は、ｎ型電界効果トランジスタが形成されている層の下方にコンタクト層として用いられるｐ−ＧａＡｓ層が設けられていた。ｐ−ＧａＡｓ層においてはキャリアが自由に移動することができるので、ｐ型電界効果トランジスタのコンタクト層に設けられた電極から注入されたキャリアは、ｐ−ＧａＡｓ層を介してｎ型電界効果トランジスタ側に移動する。その結果、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの間でリーク電流が流れるため、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの間の耐電圧を高めることが困難であった。
特許文献１に記載の発明においては、反応炉内で、ベース基板上にバッファ層、ｐ型チャネル層、ｉ型バリア層、分離層、ｎ型チャネル層、ｉ型バリア層およびｎ型コンタクト層をこの順に結晶成長により形成させた後、得られた半導体基板を反応炉から取り出す。次に、取り出された半導体基板のｎ型コンタクト層から分離層までの層をエッチングすることにより、ｐ型電界効果トランジスタを形成する領域を露出した後、得られた半導体基板を反応炉に投入してｉ型バリア層表面にｐ−ＧａＡｓを結晶成長により形成する。このように、半導体基板を一旦反応炉から取り出し、この基板を加工した後に反応炉に戻して、さらに結晶成長を行う方法では、製造される半導体装置のコストが高くなった。
上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板上に形成され、第１伝導型の多数キャリアを含む第１チャネル層を有する第１半導体部と、第１半導体部の上方に形成され、第１半導体部の不純物準位よりも深い不純物準位（impurity state）を与える不純物を有する分離層と、分離層の上方に形成され、第１伝導型とは反対である第２伝導型の多数キャリアを含む第２チャネル層を有する第２半導体部とを備える半導体基板を提供する。当該分離層は、例えば、第１半導体部における第１伝導型の多数キャリアを全てトラップし得る数の不純物原子を有する。
上記の半導体基板において、分離層は、第１半導体部の伝導帯から０．２５ｅＶ以上深い準位に、電子を捕獲する電子捕獲中心を有してもよい。また、分離層は、第１半導体部の価電子帯から０．２５ｅＶ以上深い準位に正孔を捕獲する正孔捕獲中心を有してもよい。当該分離層は、一例として、酸素原子、ホウ素原子、クロム原子、または鉄原子を有する。当該分離層における不純物濃度は、一例として１×１０２１（ｃｍ−３）未満である。
また、上記半導体基板の第１チャネル層は、第２チャネル層に含まれる電子キャリア数および分離層に含まれる電子キャリア数の合計キャリア数よりも大きい数の電子キャリアを有してもよく、第２チャネル層は、第１チャネル層に含まれる正孔キャリア数および分離層に含まれる正孔キャリア数の合計キャリア数よりも大きい数の正孔キャリアを有してもよい。一例として、上記半導体基板のベース基板はＧａＡｓであり、分離層は酸素原子がドープされたＡｌｙＧａ１−ｙＡｓ（０≦ｙ≦１）である。この場合に、第１チャネル層および第２チャネル層はＩｎｚＧａ１−ｚＡｓ（０≦ｚ≦１）であってもよい。
上記半導体基板は、分離層と第１半導体部との間に形成され、所定のエッチング条件下のエッチング速度が分離層のエッチング速度よりも小さいエッチング停止層をさらに備えてもよい。一例として、エッチング停止層は第１半導体部および分離層と格子整合または擬格子整合し、分離層は第２半導体部と格子整合または擬格子整合している。当該エッチング停止層は、例えばｉ−ＩｎｔＧａ１−ｔＰ（０≦ｔ≦１）である。
第１半導体部は、第１チャネル層に電子を供給するｎ型不純物を含む第１キャリア供給層をさらに有してもよく、第２半導体部は、第２チャネル層に正孔を供給するｐ型不純物を含む第２キャリア供給層をさらに有してもよい。この場合に、分離層は、第１キャリア供給層におけるｎ型キャリア数および第２キャリア供給層におけるｐ型キャリア数のいずれかよりも大きい数のキャリアを有してもよい。
本発明の第２の態様においては、ベース基板上に、第１伝導型の多数キャリアを含む第１チャネル層を有する第１半導体部を形成するステップと、第１半導体部の上方に、第１半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層を形成するステップと、分離層の上方に、第１伝導型とは反対である第２伝導型の多数キャリアを含む第２チャネル層を有する第２半導体部を形成するステップとを備える半導体基板の製造方法を提供する。第１半導体部の上方に、所定のエッチング条件下のエッチング速度が分離層のエッチング速度よりも小さいエッチング停止層を形成するステップをさらに備えてもよい。
本発明の第３の態様においては、ベース基板と、ベース基板上に形成され、第１伝導型の多数キャリアを含む第１チャネル層を有する第１半導体部と、第１半導体部の上方における一部の領域に形成され、第１半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層と、分離層の上方に形成され、第１伝導型とは反対である第２伝導型の多数キャリアを含む第２チャネル層を有する第２半導体部と、第１半導体部に形成されたソース電極、ゲート電極およびドレイン電極と、第２半導体部に形成されたソース電極、ゲート電極およびドレイン電極とを備える電子デバイスを提供する。
本発明の第４の態様においては、上記の半導体基板の一部の領域を覆うマスクを形成するステップと、マスクを形成したマスク領域以外の領域において第２半導体部をエッチングにより除去するステップと、第２半導体部をエッチングにより除去するステップの後に、マスクを除去してマスク除去領域を形成するステップと、マスク領域以外の領域において第１半導体部にソース電極、ゲート電極およびドレイン電極を形成するステップと、マスク除去領域において第２半導体部にソース電極、ゲート電極およびドレイン電極を形成するステップとを備える電子デバイスの製造方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体基板１００の断面の一例を示す。 半導体基板１００の製造方法のフローチャートを示す。 他の実施態様に係る半導体基板１００の断面の一例を示す。 他の実施態様に係る半導体基板１００の断面の一例を示す。 他の実施態様に係る半導体基板１００の断面の一例を示す。 半導体基板１００上に相補型電界効果トランジスタを形成した電子デバイス１５０の断面の一例を示す。 電子デバイス１５０を製造する方法を示すフローチャートを示す。 他の実施態様に係る半導体基板１００の断面の一例を示す。 図８に示した半導体基板１００を用いて相補型電界効果トランジスタを形成した電子デバイス１５０を示す。 図８に示した半導体基板１００の特性を確認するべく作製した半導体基板１００の一例を示す。 作製した半導体基板１００の特性と比較するべく作製したｐ型ｐ−ＨＨＭＴ単体の比較サンプルの構造を示す。 作製したサンプルのシートキャリア濃度および移動度の測定結果を示す。 ショットキー層４１４に設けた電極４５０および電極４５２の形状を示す。 バッファ層４０２上に設けた２つの電極を用いて耐電圧およびリーク電流を測定した結果を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、半導体基板１００の断面の一例を示す。半導体基板１００は、ベース基板１１０、第１半導体部２００、分離層３００、および第２半導体部４００を備える。第１半導体部２００は、ベース基板１１０上に形成されている。分離層３００は、第１半導体部２００の上方に形成されている。第２半導体部４００は、分離層３００の上方に形成されている。
ベース基板１１０は、第１半導体部２００、分離層３００、および第２半導体部４００を支持する基板である。例えば、ベース基板１１０は、３−５族化合物半導体を含む基板である。一例として、ベース基板１１０はＧａＡｓ基板である。ベース基板１１０は、Ｓｉ基板、ＳＯＩ基板、Ｇｅ基板、およびＧＯＩ基板のいずれか一つの基板の上に３−５族化合物半導体がエピタキシャル成長により形成された基板であってもよい。
第１半導体部２００は、第１伝導型の多数キャリアを含む第１チャネル層２０８を有する。第１伝導型の多数キャリアは、電子または正孔のいずれかである。例えば、第１伝導型の多数キャリアが電子である場合には、第１チャネル層２０８はｎ型の半導体である。第１伝導型の多数キャリアが正孔である場合には、第１チャネル層２０８はｐ型の半導体である。半導体基板１００に電界効果トランジスタが形成される場合には、第１チャネル層２０８は、ソース電極およびドレイン電極間でキャリアが移動するチャネルとして機能する。
第２半導体部４００は、第１伝導型とは反対である第２伝導型の多数キャリアを含む第２チャネル層４０８を有する。例えば、第１チャネル層２０８における多数キャリアが電子である場合には、第２チャネル層４０８における多数キャリアは正孔である。第１チャネル層２０８における多数キャリアが正孔である場合には、第２チャネル層４０８における多数キャリアは電子である。
第１半導体部２００が多数キャリアとして電子を有する場合には、第１半導体部２００には、例えばｎ型ｐ−ＨＥＭＴ（pseudomorphic-High Electron Mobility Transistor）を形成することができる。第２半導体部４００が多数キャリアとして正孔を有する場合には、第２半導体部４００には、例えばｐ型ｐ−ＨＨＭＴ（pseudomorphic-High Hole Mobility Transistor）を形成することができる。当該ｎ型ｐ−ＨＥＭＴおよびｐ型ｐ−ＨＨＭＴは、相補型電界効果トランジスタとして機能する。
分離層３００は、第１半導体部２００の不純物準位よりも深い準位の不純物準位を与える不純物を有する。分離層３００は、当該不純物として、例えば、酸素原子、ホウ素原子、クロム原子、または鉄原子を有する。分離層３００が不純物を有すると、分離層３００を構成する格子配列に不規則性が生じる。その結果、分離層３００は、第１半導体部２００から第２半導体部４００に向けて移動するキャリアをトラップして、キャリアが第２半導体部４００に到達することを防ぐ。
Ａｓ元素を含む３−５族化合物半導体、Ｐ元素を含む３−５族化合物半導体、およびＮ元素を含む３−５族化合物半導体においては、伝導帯から０．２０ｅＶの範囲内にドナー準位が存在する不純物が添加されている。また、価電子帯から０．２０ｅＶの範囲内にアクセプタ準位が存在する不純物が添加されている。第１半導体部２００のキャリアが電子である場合には、分離層３００が有する電子捕獲中心の準位がドナー準位よりも深い準位にあると、分離層３００は、第１半導体部２００から移動してきた電子を効果的にトラップすることができる。また、第１半導体部２００のキャリアが正孔である場合には、分離層３００が有する正孔捕獲中心の準位がアクセプタ準位よりも深い準位にあると、分離層３００は、第１半導体部２００から移動してきた正孔を効果的にトラップすることができる。
電子捕獲中心の準位および正孔捕獲中心の準位が、それぞれドナー準位およびアクセプタ準位よりも浅い場合には、不純物がキャリアをトラップしても、トラップされたキャリアが容易に励起されて自由に移動するキャリアになる。従って、好ましくは、分離層３００は、第１半導体部２００における多数キャリアが電子である場合には、分離層３００の伝導帯から０．２５ｅＶ以上深い準位に、電子を捕獲する電子捕獲中心を有する。分離層３００は、第１半導体部２００における多数キャリアが正孔である場合には、分離層３００の価電子帯から０．２５ｅＶ以上深い準位に正孔を捕獲する正孔捕獲中心を有する。
ベース基板１１０がＧａＡｓである場合には、一例として、第１チャネル層２０８および第２チャネル層４０８はＩｎｚＧａ１−ｚＡｓ（０≦ｚ≦１）である。第１チャネル層２０８および第２チャネル層４０８のそれぞれは、異なるｚの値を有してもよい。
分離層３００は、一例として、酸素原子がドープされたＡｌｙＧａ１−ｙＡｓ（０≦ｙ≦１）である。分離層３００が、第１半導体部２００および第２半導体部４００と格子間距離が略等しくなる組成を有し、かつ、酸素原子等の深い準位の不純物を含むことにより、第１半導体部２００および第２半導体部４００と格子整合または擬格子整合するとともに、第１半導体部２００と第２半導体部４００との間でのキャリアの拡散を防ぐことができる。
ここで、本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの積層状態は、擬格子整合の状態である。
分離層３００は、第１半導体部２００における第１伝導型の多数キャリアを全てトラップし得る数の不純物原子を有する。例えば、第１チャネル層２０８が電子を多数キャリアとして有する場合には、第１チャネル層２０８は、第２チャネル層４０８に含まれる電子キャリア数および分離層３００に含まれる電子キャリア数の合計キャリア数よりも大きい数の電子キャリアを有する。第２チャネル層４０８は、第１チャネル層２０８に含まれる正孔キャリア数および分離層３００に含まれる正孔キャリア数の合計キャリア数よりも大きい数の正孔キャリアを有する。
分離層３００が、第１半導体部２００における多数キャリアを全てトラップし得る数以上の数の不純物原子を有することにより、第１半導体部２００が有する多数キャリアが第２半導体部４００に到達する確率をより低くすることができる。しかしながら、分離層３００が有する不純物原子の濃度が高過ぎる場合には、分離層３００の結晶構造に欠陥が生じるので、第１半導体部２００および第２半導体部４００と格子整合または擬格子整合しない場合がある。そこで、例えば、分離層３００における不純物濃度は、１×１０２１（ｃｍ−３）未満であることが好ましい。
図２は、半導体基板１００の製造方法のフローチャートを示す。Ｓ１０２において、半導体を結晶成長により形成するための反応炉内にベース基板１１０を載置する。次に、Ｓ１０４において第１半導体部２００を形成する。Ｓ１０４においては、例えば、ＭＯＣＶＤ法を用いて第１チャネル層２０８をベース基板１１０上にエピタキシャル成長により形成する。
ＭＯＣＶＤ法によるエピタキシャル成長において、３族元素原料として、各金属原子に炭素数が１から３のアルキル基もしくは水素が結合したトリアルキル化物、もしくは三水素化物を使用することができる。例えば、トリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）、トリメチルアルミニウム（ＴＭＡ）等を使用できる。５族元素原料ガスとして、アルシン（ＡｓＨ３）、またはアルシンが含む少なくとも一つの水素原子を炭素数が１から４のアルキル基で置換したアルキルアルシン、ホスフィン（ＰＨ３）等を使用できる。
続いて、Ｓ１０６において分離層３００を形成する。Ｓ１０６においては、３族元素原料および５族元素原料とともに、不純物原子を構成要素とする単体または化合物を反応炉に入れる。例えば、分離層３００がＡｌｙＧａ１−ｙＡｓである場合には、３族元素原料としてのトリメチルガリウムおよびトリメチルアルミニウム、５族元素原料ガスとしてのアルシンとともに、酸素原子を構成要素とするブチルエーテルガスを反応炉に入れてベース基板１１０を加熱することにより、不純物として酸素原子を含むＡｌｙＧａ１−ｙＡｓをエピタキシャル成長により形成することができる。Ｓ１０６において、クロム原子または鉄原子を分離層３００に導入する場合には、分子線エピタキシー法（ＭＢＥ法）を用いて、ＡｌｙＧａ１−ｙＡｓをエピタキシャル成長により形成することができる。
次に、Ｓ１０８において、第２半導体部４００を形成する。Ｓ１０８においては、例えば、ＭＯＣＶＤ法を用いて第２チャネル層４０８を分離層３００上にエピタキシャル成長により形成する。以上の手順により、分離層３００により分離された第１半導体部２００および第２半導体部４００を有する半導体基板１００を製造することができる。
図３は、他の実施態様に係る半導体基板１００の断面の一例を示す。同図において、第１半導体部２００は、図１に示した第１半導体部２００に対して、第１チャネル層２０８の上方に設けられたコンタクト層２１６をさらに有する。第２半導体部４００は、図１に示した第２半導体部４００に対して、第２チャネル層４０８の上方に設けられたコンタクト層４１６をさらに有する。
コンタクト層２１６およびコンタクト層４１６は、半導体基板１００に電界効果トランジスタ等の電子素子を形成する場合に設ける電極と、第１チャネル層２０８および第２チャネル層４０８との間の伝導性を確保する。例えば、第１チャネル層２０８がｉ−ＩｎＧａＡｓである場合には、コンタクト層２１６はｎ−ＧａＡｓである。第２チャネル層４０８がｉ−ＩｎＧａＡｓである場合には、コンタクト層４１６はｐ−ＧａＡｓである。
図４は、他の実施態様に係る半導体基板１００の断面の一例を示す。図４における第１半導体部２００は、図３に示した第１半導体部２００に対してショットキー層２１４をさらに有する。また、図４における第２半導体部４００は、図３に示した第２半導体部４００に対してショットキー層４１４をさらに有する。
ショットキー層２１４は、第１チャネル層２０８とコンタクト層２１６との間に設けられている。また、ショットキー層４１４は、第２チャネル層４０８とコンタクト層４１６との間に設けられている。
図５は、他の実施態様に係る半導体基板１００の断面の一例を示す。図５における半導体基板１００は、図３に示した半導体基板１００に対して、エッチング停止層３１０をさらに備える。エッチング停止層３１０は、第１半導体部２００および分離層３００の間に設けられている。
エッチング停止層３１０は、所定のエッチング条件下のエッチング速度が分離層３００のエッチング速度よりも小さい。半導体基板１００がエッチング停止層３１０を備えることにより、当該エッチング条件において第２半導体部４００および分離層３００をエッチングすることで、第１半導体部２００を容易に露出することができる。
例えば、第１半導体部２００にｎ型電界効果トランジスタを形成し、第２半導体部４００にｐ型電界効果トランジスタを形成する場合には、ｎ型電界効果トランジスタを形成する領域において第１半導体部２００の表面を露出する。ｎ型電界効果トランジスタを形成する領域において第１半導体部２００の表面を露出するには、ｐ型電界効果トランジスタを形成する領域をマスクした上で、マスクした領域以外の領域における第２半導体部４００および分離層３００をエッチングで除去する。露出された第１半導体部２００の表面、および４００の表面にソース電極、ゲート電極、ドレイン電極を設けることにより、第１半導体部２００および第２半導体部４００は、それぞれｎ型の電界効果トランジスタおよびｐ型電界効果トランジスタのチャネルとして機能する。
ここで、エッチング停止層３１０をエッチングする速度が第２半導体部４００および分離層３００をエッチングする速度よりも小さい場合には、第２半導体部４００および分離層３００をエッチングする間におけるエッチング時間等のエッチング条件の制御に要求される精度が低くなる。第２半導体部４００および分離層３００のエッチングを終了するまでの時間を高精度に制御しない場合であっても、エッチング停止層３１０が全てエッチングで除去されるまでの時間内にエッチングを終了すれば、第１半導体部２００がエッチングされることを防ぐことができるからである。
第２半導体部４００および分離層３００のエッチングの終了後に、エッチング停止層３１０をエッチングする速度が第２半導体部４００および分離層３００をエッチングする速度よりも大きい場合には、エッチング停止層３１０をエッチングする間におけるエッチング時間等のエッチング条件の制御に要求される精度が低くなる。エッチング停止層３１０のエッチングを終了するまでの時間を高精度に制御しない場合であっても、第１半導体部２００がエッチングされるまでの時間内にエッチングを終了すれば、第１半導体部２００がエッチングされることを防ぐことができるからである。
第２半導体部４００および分離層３００のエッチング速度は、エッチング停止層３１０のエッチング速度に対して、１０倍以上であることが好ましく、５０倍以上であることがより好ましい。一例として、第２半導体部４００および分離層３００がＧａＡｓであり、エッチング停止層３１０がＩｎＧａＰである場合にリン酸を用いてエッチングをすると、ＩｎＧａＰのエッチング速度はＧａＡｓのエッチング速度の約１００分の１である。第２半導体部４００および分離層３００がＩｎＧａＰであり、エッチング停止層３１０がＧａＡｓである場合に塩酸を用いてエッチングをすると、ＧａＡｓのエッチング速度は、ＩｎＧａＰのエッチング速度の約３００分の１である。
エッチング停止層３１０は第１半導体部２００および分離層３００と格子整合または擬格子整合し、分離層３００は第２半導体部４００と格子整合または擬格子整合している。具体的には、エッチング停止層３１０の格子間距離は、第１半導体部２００および分離層３００の格子間距離と略等しい。また、分離層３００の格子間距離は、第２半導体部４００の格子間距離と略等しい。第１半導体部２００および第２半導体部４００がＡｌＧａＡｓを含む場合には、エッチング停止層３１０は、例えばｉ−ＩｎｔＧａ１−ｔＰ（０≦ｔ≦１）である。
図６は、半導体基板１００上に相補型電界効果トランジスタを形成した電子デバイス１５０の断面の一例を示す。電子デバイス１５０においては、図５に示した半導体基板１００における一部の領域において、第２半導体部４００、分離層３００、およびエッチング停止層３１０がエッチング等により除去されている。
電子デバイス１５０は、第１チャネル層２０８上にコンタクト２２０およびコンタクト２２２を有する。コンタクト２２０およびコンタクト２２２は、図５に示したコンタクト層２１６の一部を除去することにより形成される。
また、電子デバイス１５０は、コンタクト２２０上に形成されたソース電極２３０、第１チャネル層２０８上に形成されたゲート電極２３２、およびコンタクト２２２上に形成されたドレイン電極２３４を有する。ソース電極２３０、ゲート電極２３２、およびドレイン電極２３４は、半導体基板１００に形成されたｎ型電界効果トランジスタの制御電極である。ソース電極２３０から注入される電子は、チャネルとしての第１チャネル層２０８内を移動してドレイン電極２３４に収集される。
電子デバイス１５０は、第２チャネル層４０８上にコンタクト４２０およびコンタクト４２２を有する。コンタクト４２０およびコンタクト４２２は、図５に示したコンタクト層４１６の一部を除去することにより形成される。
また、電子デバイス１５０は、コンタクト４２０上に形成されたソース電極４３０、第２チャネル層４０８上に形成されたゲート電極４３２、およびコンタクト４２２上に形成されたドレイン電極４３４を有する。ソース電極４３０、ゲート電極４３２、およびドレイン電極４３４は、半導体基板１００に形成されたｐ型電界効果トランジスタの制御電極である。ソース電極４３０から注入される正孔は、チャネルとしての第２チャネル層４０８内を移動してドレイン電極４３４に収集される。
図７は、電子デバイス１５０を製造する方法を示すフローチャートを示す。Ｓ１０２からＳ１０８までのステップは、図２に示したＳ１０２からＳ１０８までのステップと同一である。Ｓ１０２からＳ１０８までのステップにおいて、半導体基板１００を製造する。次に、半導体基板１００の一部の領域を覆うマスクを形成するステップＳ１１０において、第２半導体部４００、分離層３００、およびエッチング停止層３１０を除去しない領域にマスクを形成する。つまり、レジスト等を塗布することにより、ｐ型電界効果トランジスタを形成する領域をマスクする。
続いて、エッチングするステップＳ１１２において、ｎ型電界効果トランジスタを形成する領域、すなわち、Ｓ１１０においてマスクを形成した領域以外の領域における第２半導体部４００、分離層３００、およびエッチング停止層３１０をエッチングにより除去する。Ｓ１１０でマスクを形成したマスク領域においては、第２半導体部４００、分離層３００、およびエッチング停止層３１０が除去されない。
第２半導体部４００および分離層３００をエッチングする条件と、エッチング停止層３１０をエッチングする条件とを異なる条件にしてもよい。例えば、第２半導体部４００および分離層３００のエッチング速度は、エッチング停止層３１０のエッチング速度よりも大きいことが好ましい。
次に、マスクを除去するステップＳ１１４において、ｐ型電界効果トランジスタを形成する領域に施したマスクを除去してマスク除去領域を形成する。当該マスクは、レジスト剥離液等を用いて除去することができる。
続いて、コンタクト層を形成するステップＳ１１６において、コンタクト層２１６の一部の領域を除去することによってコンタクト２２０およびコンタクト２２２を形成する。また、コンタクト層４１６の一部の領域を除去することによってコンタクト４２０およびコンタクト４２２を形成する。具体的には、コンタクト２２０、コンタクト２２２、コンタクト４２０、およびコンタクト４２２を形成する領域にレジストを塗布した上でエッチングをすることにより、コンタクト２２０、コンタクト２２２、コンタクト４２０、およびコンタクト４２２を形成する領域以外の領域を除去することができる。
最後に、電極を形成するステップＳ１１８において、マスク領域以外の領域において、ソース電極２３０、ゲート電極２３２、およびドレイン電極２３４を、それぞれコンタクト２２０、ショットキー層２１４、およびコンタクト２２２上に形成する。同様に、マスク除去領域において、ソース電極４３０、ゲート電極４３２、およびドレイン電極４３４を、それぞれコンタクト４２０、ショットキー層４１４、およびコンタクト４２２上に形成する。ソース電極２３０、ゲート電極２３２、ドレイン電極２３４、ソース電極４３０、ゲート電極４３２、およびドレイン電極４３４は、例えば、金属蒸着により形成される。
図８は、他の実施態様に係る半導体基板１００の断面の一例を示す。図８における半導体基板１００は、図５に示した半導体基板１００に対して、バッファ層２０２、電子供給層２０４、スペーサ層２０６、スペーサ層２１０、電子供給層２１２、ショットキー層２１４、バッファ層４０２、正孔供給層４０４、スペーサ層４０６、スペーサ層４１０、正孔供給層４１２、およびショットキー層４１４をさらに備える。
バッファ層２０２は、ベース基板１１０と電子供給層２０４との格子間距離を整合させる緩衝層として機能する半導体層である。バッファ層２０２は、電子供給層２０４の結晶質を確保する目的で設けた半導体層であってもよい。バッファ層２０２は、例えば、エピタキシャル成長法によりベース基板１１０上に形成される。バッファ層２０２の材料は、例えばＧａＡｓまたはＡｌＧａＡｓである。
電子供給層２０４および電子供給層２１２は、第１チャネル層２０８にキャリアを供給する半導体である。第１チャネル層２０８をｎ型電界効果トランジスタのチャネルとして用いる場合に、電子供給層２０４および電子供給層２１２は、例えば、半導体内でｎ型の伝導型を示す不純物を有する。一例として、電子供給層２０４および電子供給層２１２はシリコン原子を有する。
スペーサ層２０６およびスペーサ層２１０は、それぞれ電子供給層２０４と第１チャネル層２０８との間、および、電子供給層２１２と第１チャネル層２０８との間に形成される。スペーサ層２０６およびスペーサ層２１０は、電子供給層２０４および電子供給層２１２内の不純物が第１チャネル層２０８に拡散することを抑制する。また、スペーサ層２０６およびスペーサ層２１０は、第１チャネル層２０８におけるキャリアの移動度が不純物イオン散乱により低減することを防ぐ。スペーサ層２０６およびスペーサ層２１０の材料は、例えばＡｌＧａＡｓである。
バッファ層４０２は、分離層３００と正孔供給層４０４との格子間距離を整合させる緩衝層として機能する半導体層である。バッファ層４０２は、正孔供給層４０４の結晶質を確保する目的で設けた半導体層であってもよい。バッファ層４０２は、例えば、エピタキシャル成長法により分離層３００上に形成される。バッファ層４０２の材料は、例えばＧａＡｓまたはＡｌＧａＡｓである。
正孔供給層４０４および正孔供給層４１２は、第２チャネル層４０８にキャリアを供給する半導体である。第２チャネル層４０８をｐ型電界効果トランジスタのチャネルとして用いる場合に、正孔供給層４０４および正孔供給層４１２は、例えば、半導体内でｐ型の伝導型を示す不純物を有する。一例として、正孔供給層４０４および正孔供給層４１２は炭素原子を有する。
スペーサ層４０６およびスペーサ層４１０は、それぞれ正孔供給層４０４と第２チャネル層４０８との間、および、正孔供給層４１２と第２チャネル層４０８との間に形成される。スペーサ層４０６およびスペーサ層４１０は、正孔供給層４０４および正孔供給層４１２内の不純物が第２チャネル層４０８に拡散することを抑制する。また、スペーサ層４０６およびスペーサ層４１０は、第２チャネル層４０８におけるキャリアの移動度が不純物イオン散乱により低減することを防ぐ。スペーサ層４０６およびスペーサ層４１０の材料は、例えばＡｌＧａＡｓである。
図８に示す半導体基板１００において、分離層３００は、電子供給層２０４における電子キャリアの数および電子供給層２１２における正孔キャリアの数のいずれかよりも大きい数のキャリアを有する。前記第１半導体部における第１伝導型の多数キャリアを全てトラップし得るだけの数以上の数の不純物原子が必要である。
図９は、図８に示した半導体基板１００を用いて相補型電界効果トランジスタを形成した電子デバイス１５０を示す。図９に示す電子デバイス１５０は、図６に示した電子デバイス１５０に対して、第１半導体部２００および第２半導体部４００における層構造が異なっている。
図９に示す電子デバイス１５０を製造する場合には、図７を用いて説明したエッチングするステップＳ１１２において、図８に示した半導体基板１００におけるｎ型電界効果トランジスタを形成する領域のコンタクト層４１６からエッチング停止層３１０までの層を除去する。第１のエッチング条件においてコンタクト層４１６から分離層３００までの層を除去し、第２のエッチング条件においてエッチング停止層３１０を除去することにより、エッチング時間を高い精度で制御することなく、コンタクト層４１６からエッチング停止層３１０までの層を除去することができる。
その後、図６に示した電子デバイス１５０を製造する場合と同様の手順により、コンタクト２２０、コンタクト２２２、コンタクト４２０、およびコンタクト４２２を形成する。さらに、ソース電極２３０、ゲート電極２３２、ドレイン電極２３４、ソース電極４３０、ゲート電極４３２、およびドレイン電極４３４を形成する。以上の手順により、単一の半導体基板１００上にｐ型電界効果トランジスタおよびｎ型電界効果トランジスタを有するとともに、それぞれの電界効果トランジスタ間に流れるリーク電流が小さな電子デバイスを製造することができる。
（実験例１）
図１０は、図８に示した半導体基板１００の特性を確認するべく作製した半導体基板１００の一例を示す。図１０に示す半導体基板１００は、図８に示した半導体基板１００と同等の構造を有する。図１１は、作製した半導体基板１００の特性と比較するべく作製したｐ型ｐ−ＨＨＭＴ単体の比較サンプルの構造を示す。本実験においては、半導体基板１００の第２チャネル層４０８におけるシートキャリア濃度および移動度が、ｐ型ｐ−ＨＨＭＴ単体の比較サンプルと同等の特性を有するか否かを判定する。以下、実験に用いた半導体基板１００の作製手順を説明する。
まず、ＧａＡｓのベース基板１１０を反応炉に載置した。続いて、バッファ層２０２からコンタクト層２１６までの層を順次ＭＯＣＶＤ法に基づくエピタキシャル成長により形成した。次に、コンタクト層２１６上にｉ−ＩｎＧａＰからなるエッチング停止層３１０をエピタキシャル成長により形成した。図１０に示すように、各層の機能に応じてそれぞれ異なる組成、膜厚、および不純物濃度になるべくエピタキシャル成長の条件を調整した。
続いて、トリメチルガリウムおよびトリメチルアルミニウム、アルシン、およびブチルエーテルガスを反応炉に入れてベース基板１１０を加熱することにより、エッチング停止層３１０上に、酸素原子を含むＡｌＧａＡｓからなる分離層３００をエピタキシャル成長により形成した。分離層３００をエピタキシャル成長により形成した後に、バッファ層４０２からコンタクト層４１６までの層を順次エピタキシャル成長により形成した。
本実験においては、分離層３００内の酸素原子濃度が異なる複数のサンプルを作製し、それぞれの酸素原子濃度における半導体基板１００の特性を測定した。具体的には、分離層３００の酸素原子濃度が、それぞれ０（ｃｍ−３）、１．０×１０１９（ｃｍ−３）、２．０×１０１９（ｃｍ−３）、および４．０×１０１９（ｃｍ−３）のサンプル１、サンプル２、サンプル３、およびサンプル４を作製した。
作製した半導体基板１００の第２チャネル層４０８におけるシートキャリア濃度および移動度のホール効果測定をした。当該測定に先立ち、クエン酸でエッチングしてコンタクト層４１６を除去して、ショットキー層４１４の表面を露出させた。得られた半導体基板から７ｍｍ角の試料を切り出し、得られた試料の一面の４隅にＩｎ電極を設けて、ｖａｎ ｄｅｒ Ｐａｕｗ法にてホール効果測定を行った。
図１２は、作製したサンプルの第２チャネル層４０８におけるシートキャリア濃度および移動度の測定結果を示す。サンプル１およびサンプル２は、ｎ型の伝導型を示した。サンプル１およびサンプル２においては、分離層３００の酸素原子濃度が十分に大きくないので、ｎ型ｐ−ＨＥＭＴが形成される第１半導体部２００内の電子の一部が分離層３００を通過したと考えられる。分離層３００を通過した電子の一部は、ｐ型ｐ−ＨＨＭＴが形成される第２半導体部４００内の正孔を全て補償し、残留した電子が第２チャネル層４０８内を移動したと考えられる。
サンプル３においては、バッファ層２０２からコンタクト層２１６までの層で構成される第１半導体部２００内の電子の一部が分離層３００を通過し、分離層３００を通過した電子の一部が、第２半導体部４００内の正孔を全て補償したと考えられる。その結果、第２チャネル層４０８には電子および正孔のいずれも存在しない状態となり、測定可能範囲を超える高抵抗になったと考えられる。
以上のように、サンプル１、サンプル２、およびサンプル３においては、第２チャネル層４０８内において正孔が高速に移動することが困難である。従って、分離層３００における酸素原子濃度がサンプル１、サンプル２、およびサンプル３に用いた濃度である場合には、第２半導体部４００は、ｐ型ｐ−ＨＨＭＴの形成に適していないと考えられる。
これに対して、サンプル４はｐ型の伝導型を示している。第１半導体部２００から第２半導体部４００に向けて移動した電子が分離層３００でトラップされたので、第２チャネル層４０８には正孔が残留したと考えられる。サンプル４のシートキャリア濃度および移動度を比較サンプルのシートキャリア濃度および移動度と比較すると、ほぼ同等の値を示している。従って、サンプル４における分離層３００が十分に高い濃度の酸素原子を有することにより、サンプル４は、ｎ型ｐ−ＨＥＭＴおよびｐ型ｐ−ＨＨＭＴを形成することに適した半導体基板であることがわかる。
（実験例２）
実験例１で作製した半導体基板１００において、コンタクト層４１６から正孔供給層４０４までの層をエッチングにより除去して、バッファ層４０２の表面を露出した。図１３は、バッファ層４０２に設けた電極４５０および電極４５２の形状を示す。電極４５０および電極４５２は、バッファ層４０２の表面に、順次ＡｕＧｅ、Ｎｉ、Ａｕからなる層をそれぞれ１０ｎｍ、１０ｎｍ、１００ｎｍの厚みになるように蒸着して形成した金属電極である。
図１４は、バッファ層４０２上に設けた２つの電極を用いて耐電圧およびリーク電流を測定した結果を示す。２つの電極間に電子による１．０×１０−５（Ａ）の電流を流した場合の両電極間の電圧を測定することにより、電子が注入される場合の半導体基板１００の耐電圧を測定した。一方の電極から注入された電子は分離層３００内の酸素原子によってトラップされる。その結果、分離層３００の酸素原子濃度が大きくなればなるほど、半導体基板１００の耐電圧が大きくなっていることがわかる。
次に、２つの電極間に１０Ｖの電圧を印加した場合に両電極間に流れる電流を測定することにより、電子が注入される場合の半導体基板１００のリーク電流を測定した。分離層３００の酸素原子濃度が大きくなればなるほど、半導体基板１００のリーク電流が小さくなっていることがわかる。
続いて、２つの電極間に正孔による１．０×１０−５（Ａ）の電流を流した場合の両電極間の電圧を測定することにより、正孔が流れる場合の半導体基板１００の耐電圧を測定した。一方の電極から注入された正孔は、分離層３００とベース基板１１０との間の第１半導体部２００により補償されるので、他方の電極に到達しない。その結果、正孔を注入した場合の耐電圧は、電子を注入した場合の耐電圧よりも大きい。また、正孔を注入した場合のリーク電流は、電子を注入した場合のリーク電流よりも小さい。なお、正孔を注入した場合の耐電圧は、電子を注入した場合の耐電圧に比べて、分離層３００の酸素原子濃度との相関が低い。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現し得ることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００ 半導体基板、１１０ ベース基板、１５０ 電子デバイス、２００ 第１半導体部、２０２ バッファ層、２０４ 電子供給層、２０６ スペーサ層、２０８ 第１チャネル層、２１０ スペーサ層、２１２ 電子供給層、２１４ ショットキー層、２１６ コンタクト層、２２０ コンタクト、２２２ コンタクト、２３０ ソース電極、２３２ ゲート電極、２３４ ドレイン電極、３００ 分離層、３１０ エッチング停止層、４００ 第２半導体部、４０２ バッファ層、４０４ 正孔供給層、４０６ スペーサ層、４０８ 第２チャネル層、４１０ スペーサ層、４１２ 正孔供給層、４１４ ショットキー層、４１６ コンタクト層、４２０ コンタクト、４２２ コンタクト、４３０ ソース電極、４３２ ゲート電極、４３４ ドレイン電極、４５０ 電極、４５２ 電極

Claims (17)

  1. ベース基板と、
    前記ベース基板上に形成され、第１伝導型の多数キャリアを含む第１チャネル層を有する第１半導体部と、
    前記第１半導体部の上方に形成され、前記第１半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層と、
    前記分離層の上方に形成され、前記第１伝導型とは反対である第２伝導型の多数キャリアを含む第２チャネル層を有する第２半導体部と
    を備える半導体基板。
  2. 前記分離層は、前記第１半導体部における第１伝導型の多数キャリアを全てトラップし得る数の不純物原子を有する請求項１に記載の半導体基板。
  3. 前記ベース基板がＧａＡｓであり、
    前記分離層は酸素原子がドープされたＡｌｙＧａ１−ｙＡｓ（０≦ｙ≦１）である請求項２に記載の半導体基板。
  4. 前記第１チャネル層および前記第２チャネル層はＩｎｚＧａ１−ｚＡｓ（０≦ｚ≦１）である請求項３に記載の半導体基板。
  5. 前記分離層における不純物濃度が、１×１０２１（ｃｍ−３）未満である請求項１から４のいずれか一項に記載の半導体基板。
  6. 前記分離層は、前記分離層の伝導帯から０．２５ｅＶ以上深い準位に、電子を捕獲する電子捕獲中心を有する請求項１から５のいずれか一項に記載の半導体基板。
  7. 前記分離層は、前記分離層の価電子帯から０．２５ｅＶ以上深い準位に正孔を捕獲する正孔捕獲中心を有する請求項１から５のいずれか一項に記載の半導体基板。
  8. 前記分離層は、酸素原子、ホウ素原子、クロム原子、または鉄原子を有する請求項１から７のいずれか一項に記載の半導体基板。
  9. 前記第１チャネル層は、前記第２チャネル層に含まれる電子キャリア数および前記分離層に含まれる電子キャリア数の合計キャリア数よりも大きい数の電子キャリアを有し、
    前記第２チャネル層は、前記第１チャネル層に含まれる正孔キャリア数および前記分離層に含まれる正孔キャリア数の合計キャリア数よりも大きい数の正孔キャリアを有する請求項１に記載の半導体基板。
  10. 前記分離層と前記第１半導体部との間に形成され、所定のエッチング条件下のエッチング速度が前記分離層のエッチング速度よりも小さいエッチング停止層をさらに備える請求項１から９のいずれか一項に記載の半導体基板。
  11. 前記エッチング停止層は前記第１半導体部および前記分離層と格子整合または擬格子整合し、前記分離層は前記第２半導体部と格子整合または擬格子整合している請求項１０に記載の半導体基板。
  12. 前記エッチング停止層がｉ−ＩｎｔＧａ１−ｔＰ（０≦ｔ≦１）である請求項１０または１１に記載の半導体基板。
  13. 前記第１半導体部は、前記第１チャネル層に電子を供給するｎ型不純物を含む第１キャリア供給層をさらに有し、
    前記第２半導体部は、前記第２チャネル層に正孔を供給するｐ型不純物を含む第２キャリア供給層をさらに有し、
    前記分離層は、第１キャリア供給層におけるｎ型キャリア数および第２キャリア供給層におけるｐ型キャリア数のいずれかよりも大きい数のキャリアを有する請求項１から１２のいずれか一項に記載の半導体基板。
  14. ベース基板上に、第１伝導型の多数キャリアを含む第１チャネル層を有する第１半導体部を形成するステップと、
    前記第１半導体部の上方に、前記第１半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層を形成するステップと、
    前記分離層の上方に、前記第１伝導型とは反対である第２伝導型の多数キャリアを含む第２チャネル層を有する第２半導体部を形成するステップと
    を備える半導体基板の製造方法。
  15. 前記第１半導体部の上方に、所定のエッチング条件下のエッチング速度が前記分離層のエッチング速度よりも小さいエッチング停止層を形成するステップをさらに備える請求項１４に記載の半導体基板の製造方法。
  16. ベース基板と、
    前記ベース基板上に形成され、第１伝導型の多数キャリアを含む第１チャネル層を有する第１半導体部と、
    前記第１半導体部の上方における一部の領域に形成され、前記第１半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層と、
    前記分離層の上方に形成され、前記第１伝導型とは反対である第２伝導型の多数キャリアを含む第２チャネル層を有する第２半導体部と、
    前記第１半導体部に形成されたソース電極、ゲート電極およびドレイン電極と、
    前記第２半導体部に形成されたソース電極、ゲート電極およびドレイン電極と
    を備える電子デバイス。
  17. 請求項１から１３のいずれか一項に記載の前記半導体基板の一部の領域を覆うマスクを形成するステップと、
    前記マスクを形成したマスク領域以外の領域において前記第２半導体部をエッチングにより除去するステップと、
    前記第２半導体部をエッチングにより除去するステップの後に、前記マスクを除去してマスク除去領域を形成するステップと、
    前記マスク領域以外の領域において前記第１半導体部にソース電極、ゲート電極およびドレイン電極を形成するステップと、
    前記マスク除去領域において前記第２半導体部にソース電極、ゲート電極およびドレイン電極を形成するステップと
    を備える電子デバイスの製造方法。
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