CN102792430A - 半导体基板、半导体基板的制造方法、电子器件、以及电子器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体基板，具备：基底基板；第1半导体部，形成在基底基板上，具有包含第1传导型的多数载流子的第1沟道层；分离层，形成在第1半导体部的上方，具有提供比第1半导体部的杂质能级更深的杂质能级的杂质；以及第2半导体部，形成在分离层的上方，具有包含与第1传导型相反的第2传导型的多数载流子的第2沟道层。

Description

半导体基板、半导体基板的制造方法、电子器件、以及电子器件的制造方法
技术领域
本发明涉及一种半导体基板、半导体基板的制造方法、电子器件、以及电子器件的制造方法。
背景技术
专利文献1公开了在GaAs基板上层叠了n型场效应晶体管、i-GaAs分离层、以及p型场效应晶体管的互补型半导体装置。
(专利文献1)日本特开平10-313096号公报
发明内容
发明要解决的问题
在单一的基底基板上形成n型场效应晶体管以及p型场效应晶体管的互补型器件作为能够以低功耗进行高速动作的电子器件而受到期待。
以往，在形成有n型场效应晶体管的层的下方设置有作为接触层而使用的p-GaAs层。在p-GaAs层中载流子能够自由地移动，因此从设置在p型场效应晶体管的接触层的电极注入的载流子经由p-GaAs层移动到n型场效应晶体管侧。其结果，在n型场效应晶体管与p型场效应晶体管之间流过泄漏电流，因此难以提高n型场效应晶体管与p型场效应晶体管之间的耐压。
在专利文献1所述的发明中，在反应炉内将缓冲层、p型沟道层、i型势垒层、分离层、n型沟道层、i型势垒层以及n型接触层以其顺序通过结晶生长而形成在基底基板上之后，将所获得的半导体基板从反应炉中取出。接着，通过蚀刻从取出的半导体基板的n型接触层到分离层为止的层，暴露出了形成p型场效应晶体管的区域之后，将所获得的半导体基板投入反应炉，来在i型势垒层表面通过结晶生长而形成p-GaAs。这样，在将半导体基板暂时从反应炉中取出、并在加工了该基板之后回到反应炉来进一步进行结晶生长的方法中，制造的半导体装置的成本变高。
用于解决问题的方案
为了解决上述课题，在本发明的第1方式中，提供一种半导体基板，其特征在于，具备：基底基板；第1半导体部，形成在基底基板上，具有包含第1传导型的多数载流子的第1沟道层；分离层，形成在第1半导体部的上方，具有提供比第1半导体部的杂质能级更深的杂质能级(impurity state)的杂质；以及第2半导体部，形成在分离层的上方，具有包含与第1传导型相反的第2传导型的多数载流子的第2沟道层。该分离层例如具有能够俘获全部的第1半导体部中的第1传导型的多数载流子的数量的杂质原子。
在上述的半导体基板中，分离层也可以在离分离层的传导带深0.25eV以上能级具有捕获电子的电子捕获中心。另外，分离层也可以在离分离层的价电子带深0.25eV以上的能级具有捕获空穴的空穴捕获中心。作为一个例子，该分离层具有氧原子、硼原子、铬原子、或者铁原子。作为一个例子，该分离层中的杂质浓度小于1×1021(cm-3)。
另外，上述半导体基板的第1沟道层也可以具有比包含在第2沟道层中的电子载流子数以及包含在分离层中的电子载流子数的合计载流子数还大的数量的电子载流子，第2沟道层也可以具有比包含在第1沟道层中的空穴载流子数以及包含在分离层中的空穴载流子数的合计载流子数还大的数量的空穴载流子。作为一个例子，上述半导体基板的基底基板是GaAs，分离层是掺杂了氧原子的AlyGa1-yAs(0≤y≤1)。在这种情况下，第1沟道层以及第2沟道层也可以是InzGa1-zAs(0≤z≤1)。
上述半导体基板也可以还具备蚀刻停止层，该蚀刻停止层形成在分离层与第1半导体部之间，规定的蚀刻条件下的蚀刻速度比分离层的蚀刻速度还小。作为一个例子，蚀刻停止层与第1半导体部以及分离层晶格匹配或者假晶格匹配，分离层与第2半导体部晶格匹配或者假晶格匹配。该蚀刻停止层例如是i-IntGa1-tP(0≤t≤1)。
第1半导体部也可以还具有包含向第1沟道层提供电子的n型杂质的第1载流子提供层，第2半导体部也可以还具有包含向第2沟道层提供空穴的p型杂质的第2载流子提供层。在这种情况下，分离层也可以具有比第1载流子提供层中的n型载流子数以及第2载流子提供层中的p型载流子数中的任一个还大的数量的载流子。
在本发明的第2方式中，提供一种半导体基板的制造方法，其特征在于，具备如下步骤：在基底基板上形成具有包含第1传导型的多数载流子的第1沟道层的第1半导体部的步骤；在第1半导体部的上方形成具有提供比第1半导体部的杂质能级更深的杂质能级的杂质的分离层的步骤；以及在分离层的上方形成具有包含与第1传导型相反的第2传导型的多数载流子的第2沟道层的第2半导体部的步骤。也可以还具备在第1半导体部的上方形成规定的蚀刻条件下的蚀刻速度比分离层的蚀刻速度还小的蚀刻停止层的步骤。
在本发明的第3方式中，提供一种电子器件，其特征在于，具备：基底基板；第1半导体部，形成在基底基板上，具有包含第1传导型的多数载流子的第1沟道层；分离层，形成在第1半导体部的上方中的一部分区域，具有提供比第1半导体部的杂质能级更深的杂质能级的杂质；第2半导体部，形成在分离层的上方，具有包含与第1传导型相反的第2传导型的多数载流子的第2沟道层；形成在第1半导体部的源极电极、栅极电极以及漏极电极；以及形成在第2半导体部的源极电极、栅极电极以及漏极电极。
在本发明的第4方式中，提供一种电子器件的制造方法，其特征在于，具备如下步骤：形成用于覆盖所述半导体基板的一部分区域的掩模的步骤；在形成掩模的掩模区域以外的区域中通过蚀刻消除第2半导体部的步骤；在通过蚀刻消除第2半导体部的步骤之后消除掩模来形成掩模消除区域的步骤；在掩模区域以外的区域中且在第1半导体部形成源极电极、栅极电极以及漏极电极的步骤；以及在掩模消除区域中且在第2半导体部形成源极电极、栅极电极以及漏极电极的步骤。
此外，上述的发明的概要并非列举出本发明的必要特征的全部。另外，这些特征群的子组合也还能够构成发明。
附图说明
图1示出半导体基板100的截面的一个例子。
图2示出半导体基板100的制造方法的流程图。
图3示出其它的实施方式所涉及的半导体基板100的截面的一个例子。
图4示出其它的实施方式所涉及的半导体基板100的截面的一个例子。
图5示出其它的实施方式所涉及的半导体基板100的截面的一个例子。
图6示出在半导体基板100上形成互补型场效应晶体管的电子器件150的截面的一个例子。
图7示出表示制造电子器件150的方法的流程图。
图8示出其它的实施方式所涉及的半导体基板100的截面的一个例子。
图9示出使用图8所示的半导体基板100来形成互补型场效应晶体管的电子器件150。
图10示出为了确认图8所示的半导体基板100的特性而制作的半导体基板100的一个例子。
图11示出为了与制作出的半导体基板100的特性进行比较而制作出的p型p-HHMT单体的比较样品的结构。
图12示出制作出的样品的薄片载流子(シ一トキヤリア)浓度以及迁移率的测量结果。
图13示出设置在肖特基层414的电极450以及电极452的形状。
图14示出使用设置在缓冲层402上的两个电极来测量耐压以及泄漏电流的结果。
具体实施方式
下面，通过发明的实施方式来说明本发明，但是下面的实施方式并不限定权利要求书所涉及的发明。另外，在实施方式中说明的特征的组合的全部不一定是发明的解决方法所必需的。
图1示出半导体基板100的截面的一个例子。半导体基板100具备基底基板110、第1半导体部200、分离层300、以及第2半导体部400。第1半导体部200形成在基底基板110上。分离层300形成在第1半导体部200的上方。第2半导体部400形成在分离层300的上方。
基底基板110是支撑第1半导体部200、分离层300、以及第2半导体部400的基板。例如，基底基板110是包含3-5族化合物半导体的基板。作为一个例子，基底基板110是GaAs基板。基底基板110也可以是在Si基板、S OI基板、Ge基板、以及GOI基板中的任一种基板上通过外延生长来形成3-5族化合物半导体的基板。
第1半导体部200具有包含第1传导型的多数载流子的第1沟道层208。第1传导型的多数载流子是电子或者空穴中的任一种。例如，在第1传导型的多数载流子为电子的情况下，第1沟道层208是n型的半导体。在第1传导型的多数载流子为空穴的情况下，第1沟道层208是p型的半导体。在半导体基板100形成场效应晶体管的情况下，第1沟道层208作为在源极电极以及漏极电极之间载流子移动的沟道而发挥功能。
第2半导体部400具备包含与第1传导型相反的第2传导型的多数载流子的第2沟道层408。例如，在第1沟道层208中的多数载流子为电子的情况下，第2沟道层408中的多数载流子是空穴。在第1沟道层208中的多数载流子为空穴的情况下，第2沟道层408中的多数载流子是电子。
在第1半导体部200作为多数载流子而具有电子的情况下，能够在第1半导体部200形成例如n型p-HEMT(pseudomorphic-High Electron Mobility Transistor：假晶高电子迁移率晶体管)。在第2半导体部400作为多数载流子而具有空穴的情况下，能够在第2半导体部400形成例如p型p-HHMT(pseudomorphic-High Hole Mobility Transistor：假晶高空穴迁移率晶体管)。该n型p-HEMT以及p型p-HHMT作为互补型场效应晶体管而发挥功能。
分离层300具有提供比第1半导体部200的杂质能级更深的能级的杂质能级的杂质。分离层300作为该杂质而例如具有氧原子、硼原子、铬原子、或者铁原子。当分离层300具有杂质时，在构成分离层300的晶格排列中产生不规则性。其结果，分离层300俘获从第1半导体部200朝向第2半导体部400移动的载流子来防止载流子到达第2半导体部400。
在包含As元素的3-5族化合物半导体、包含P元素的3-5族化合物半导体、以及包含N元素的3-5族化合物半导体中，掺杂有在离传导带有0.20eV的范围内存在施主能级的杂质。另外，掺杂有在离价电子带有0.20eV的范围内存在受主能级的杂质。在第1半导体部200的载流子为电子的情况下，当分离层300所具有的电子捕获中心的能级处于比施主能级更深的能级时，分离层300能够有效地俘获从第1半导体部200移动来的电子。另外，在第1半导体部200的载流子为空穴的情况下，当分离层300所具有的空穴捕获中心的能级处于比受主能级更深的能级时，分离层300能够有效地俘获从第1半导体部200移动来的空穴。
在电子捕获中心的能级以及空穴捕获中心的能级分别比施主能级以及受主能级还浅的情况下，杂质俘获载流子时也容易激发所俘获的载流子而变成自由移动的载流子。因而，优选是分离层300在第1半导体部200中的多数载流子为电子的情况下，在离分离层300的传导带深0.25eV以上的能级具有捕获电子的电子捕获中心。分离层300在第1半导体部200中的多数载流子为空穴的情况下，在离分离层300的价电子带深0.25eV以上的能级具有捕获空穴的空穴捕获中心。
在基底基板110为GaAs的情况下，作为一个例子，第1沟道层208以及第2沟道层408是InzGa1-zAs(0≤z≤1)。第1沟道层208以及第2沟道层408也可以分别具有不同的z的值。
作为一个例子，分离层300是掺杂了氧原子的AlyGa1-yAs(0≤y≤1)。分离层300通过具有晶格间距离与第1半导体部200以及第2半导体部400大致相等的组成、且包含氧原子等的深的能级的杂质，能够与第1半导体部200以及第2半导体部400进行晶格匹配或者假晶格匹配、并且防止第1半导体部200与第2半导体部400之间的载流子的扩散。
这里，在本说明书中，“假晶格匹配”是指在虽然不是完全的晶格匹配但是相接的两个半导体的晶格常数之差小、在晶格不匹配导致的缺陷的产生并不显著的范围内能够层叠相接的两个半导体的状态。此时，通过各半导体的晶格在能够进行弹性变形的范围内变形来吸收上述晶格常数之差。例如，Ge与GaAs的层叠状态是假晶格匹配的状态。
分离层300具有能够俘获全部的第1半导体部200中的第1传导型的多数载流子的数量的杂质原子。例如，在第1沟道层208将电子作为多数载流子而具有的情况下，第1沟道层208具有比包含在第2沟道层408中的电子载流子数以及包含在分离层300中的电子载流子数的合计载流子数还大的数量的电子载流子。第2沟道层408具有比包含在第1沟道层208中的空穴载流子数以及包含在分离层300中的空穴载流子数的合计载流子数还大的数量的空穴载流子。
分离层300通过具有能够俘获全部的第1半导体部200中的多数载流子的数量以上的数量的杂质原子，能够进一步降低第1半导体部200所具有的多数载流子到达第2半导体部400的概率。然而，在分离层300所具有的杂质原子的浓度过高的情况下，在分离层300的结晶结构中产生缺陷，因此有时会与第1半导体部200以及第2半导体部400不进行晶格匹配或者假晶格匹配。因此，例如，分离层300中的杂质浓度优选是小于1×1021(cm-3)。
图2示出半导体基板100的制造方法的流程图。在S102中，在用于通过结晶生长来形成半导体的反应炉内载置基底基板110。接着，在S104中形成第1半导体部200。在S104中，例如使用MOCVD法来将第1沟道层208通过外延生长形成在基底基板110上。
在MOCVD法的外延生长中，作为3族元素原料能够使用在各金属原子中结合了碳数为1至3的烷基或者氢的三烷基化物、或者三氢化物。例如，能够使用三甲基镓(TMG)、三甲基铟(TMI)、三甲基铝(TMA)等。作为5族元素原料气体，能够使用三氢化砷(AsH3)、或者将三氢化砷所包含的至少一个氢原子用碳数为1至4的烷基替换的烷基三氢化砷、磷化氢(PH3)等。
接着，在S106中形成分离层300。在S106中，将3族元素原料以及5族元素原料、并且以杂质原子为结构要素的单体或者化合物放入反应炉。例如，在分离层300为AlyGa1-yAs的情况下，通过将作为3族元素原料的三甲基镓以及三甲基铝、作为5族元素原料气体的三氢化砷、并且以氧原子为结构要素的丁基醚气体放入反应炉来加热基底基板110，能够通过外延生长来形成作为杂质的包含氧原子的AlyGa1-yAs。在S106中，在将铬原子或者铁原子导入分离层300的情况下，能够使用分子束外延生长法(MBE法)通过外延生长来形成AlyGa1-yAs。
接着，在S108中形成第2半导体部400。在S108中，例如使用MOCVD法来将第2沟道层408在分离层300上通过外延生长来形成。根据以上的过程，能够制造具有通过分离层300所分离的第1半导体部200以及第2半导体部400的半导体基板100。
图3示出其它的实施方式所涉及的半导体基板100的截面的一个例子。在同图中，第1半导体部200相对于图1所示的第1半导体部200还具有设置在第1沟道层208的上方的接触层216。第2半导体部400相对于图1所示的第2半导体部400还具有设置在第2沟道层408的上方的接触层416。
接触层216以及接触层416确保在半导体基板100形成场效应晶体管等的电子元件的情况下设置的电极、与第1沟道层208以及第2沟道层408之间的传导性。例如，在第1沟道层208为i-InGaAs的情况下，接触层216是n-GaAs。在第2沟道层408为i-InGaAs的情况下，接触层416是p-GaAs。
图4示出其它的实施方式所涉及的半导体基板100的截面的一个例子。图4中的第1半导体部200相对于图3所示的第1半导体部200还具有肖特基层214。另外，图4中的第2半导体部400相对于图3所示的第2半导体部400还具有肖特基层414。
肖特基层214设置在第1沟道层208与接触层216之间。另外，肖特基层414设置在第2沟道层408与接触层416之间。
图5示出其它的实施方式所涉及的半导体基板100的截面的一个例子。图5中的半导体基板100相对于图3所示的半导体基板100还具备蚀刻停止层310。蚀刻停止层310设置在第1半导体部200以及分离层300之间。
蚀刻停止层310在规定的蚀刻条件下的蚀刻速度比分离层300的蚀刻速度还小。通过使半导体基板100具备蚀刻停止层310来在该蚀刻条件中蚀刻第2半导体部400以及分离层300，能够容易地暴露出第1半导体部200。
例如，在第1半导体部200形成n型场效应晶体管、在第2半导体部400形成p型场效应晶体管的情况下，在形成n型场效应晶体管的区域中暴露出第1半导体部200的表面。为了在形成n型场效应晶体管的区域中暴露出第1半导体部200的表面，在掩模了形成p型场效应晶体管的区域的基础上通过蚀刻来消除掩模的区域以外的区域中的第2半导体部400以及分离层300。通过在暴露出的第1半导体部200的表面、以及第2半导体部400的表面设置源极电极、栅极电极、漏极电极，第1半导体部200以及第2半导体部400分别作为n型的场效应晶体管以及p型场效应晶体管的沟道而发挥功能。
这里，在对蚀刻停止层310进行蚀刻的速度比对第2半导体部400以及分离层300进行蚀刻的速度要小的情况下，对第2半导体部400以及分离层300进行蚀刻的期间的蚀刻时间等的蚀刻条件的控制所要求的精度变低。在不高精度地控制直到第2半导体部400以及分离层300的蚀刻结束为止的时间的情况下，如果在蚀刻停止层310全部通过蚀刻消除为止的时间内结束蚀刻，则也能够防止蚀刻第1半导体部200。
在第2半导体部400以及分离层300的蚀刻结束之后、对蚀刻停止层310进行蚀刻的速度比对第2半导体部400以及分离层300进行蚀刻的速度还大的情况下，对蚀刻停止层310进行蚀刻的期间的蚀刻时间等的蚀刻条件的控制所要求的精度变低。在不高精度地控制直到蚀刻停止层310的蚀刻结束为止的时间的情况下，如果在蚀刻第1半导体部200为止的时间内结束蚀刻，则也能够防止蚀刻第1半导体部200。
第2半导体部400以及分离层300的蚀刻速度相对于蚀刻停止层310的蚀刻速度优选是10倍以上，更优选是50倍以上。作为一个例子，当在第2半导体部400以及分离层300是GaAs、蚀刻停止层310是InGaP的情况下使用磷酸来进行蚀刻时，InGaP的蚀刻速度是GaAs的蚀刻速度的约100分之一。当在第2半导体部400以及分离层300是InGaP、蚀刻停止层310是GaAs的情况下使用盐酸来进行蚀刻时，GaAs的蚀刻速度是InGaP的蚀刻速度的约300分之一。
蚀刻停止层310与第1半导体部200以及分离层300进行晶格匹配或者假晶格匹配，分离层300与第2半导体部400进行晶格匹配或者假晶格匹配。具体地说，蚀刻停止层310的晶格间距离与第1半导体部200以及分离层300的晶格间距离大致相等。另外，分离层300的晶格间距离与第2半导体部400的晶格间距离大致相等。在第1半导体部200以及第2半导体部400包含AlGaAs的情况下，蚀刻停止层310是例如i-IntGa1-tP(0≤t≤1)。
图6示出在半导体基板100上形成互补型场效应晶体管的电子器件150的截面的一个例子。在电子器件150中，在图5所示的半导体基板100中的一部分区域中通过蚀刻等来消除第2半导体部400、分离层300、以及蚀刻停止层310。
电子器件150在第1沟道层208上具有接触点220以及接触点222。接触点220以及接触点222通过消除图5所示的接触层216的一部分来形成。
另外，电子器件150具有形成在接触点220上的源极电极230、形成在第1沟道层208上的栅极电极232、以及形成在接触点222上的漏极电极234。源极电极230、栅极电极232、以及漏极电极234是形成在半导体基板100的n型场效应晶体管的控制电极。从源极电极230注入的电子在作为沟道的第1沟道层208内移动而收集在漏极电极234。
电子器件150在第2沟道层408上具有接触点420以及接触点422。接触点420以及接触点422通过消除图5所示的接触层416的一部分来形成。
另外，电子器件150具有形成在接触点420上的源极电极430、形成在第2沟道层408上的栅极电极432、以及形成在接触点422上的漏极电极434。源极电极430、栅极电极432、以及漏极电极434是形成在半导体基板100的p型场效应晶体管的控制电极。从源极电极430注入的空穴在作为沟道的第2沟道层408内移动而收集在漏极电极434。
图7示出表示制造电子器件150的方法的流程图。S102～S108的步骤与图2所示的S102～S108的步骤相同。在S102～S108的步骤中制造半导体基板100。接着，在形成用于覆盖半导体基板100的一部分区域的掩模的步骤S110中，在不去除第2半导体部400、分离层300、以及蚀刻停止层310的区域形成掩模。即，通过涂布抗蚀剂等来掩模形成p型场效应晶体管的区域。
接着，在进行蚀刻的步骤S112中，在形成n型场效应晶体管的区域、即在S110中形成掩模的区域以外的区域中的第2半导体部400、分离层300、以及蚀刻停止层310通过蚀刻进行消除。在S110中形成掩模的掩模区域中，不消除第2半导体部400、分离层300、以及蚀刻停止层310。
也可以将对第2半导体部400以及分离层300进行蚀刻的条件、与对蚀刻停止层310进行蚀刻的条件设为不同的条件。例如，第2半导体部400以及分离层300的蚀刻速度优选是比蚀刻停止层310的蚀刻速度还大。
接着，在消除掩模的步骤S114中，消除对形成p型场效应晶体管的区域实施的掩模来形成掩模消除区域。该掩模能够使用抗蚀剂剥离液等来消除。
接着，在形成接触层的步骤S116中，通过消除接触层216的一部分区域来形成接触点220以及接触点222。另外，通过消除接触层416的一部分区域来形成接触点420以及接触点422。具体地说，通过在形成接触点220、接触点222、接触点420、以及接触点422的区域涂布抗蚀剂的基础上进行蚀刻，能够消除形成接触点220、接触点222、接触点420、以及接触点422的区域以外的区域。
最后，在形成电极的步骤S118中，在掩模区域以外的区域中将源极电极230、栅极电极232、以及漏极电极234分别形成在接触点220、肖特基层214、以及接触点222上。相同地，在掩模消除区域中，将源极电极430、栅极电极432、以及漏极电极434分别形成在接触点420、肖特基层414、以及接触点422上。源极电极230、栅极电极232、漏极电极234、源极电极430、栅极电极432、以及漏极电极434例如通过金属蒸镀来形成。
图8示出其它的实施方式所涉及的半导体基板100的截面的一个例子。图8中的半导体基板100相对于图5所示的半导体基板100还具备缓冲层202、电子提供层204、隔离层206、隔离层210、电子提供层212、肖特基层214、缓冲层402、空穴提供层404、隔离层406、隔离层410、空穴提供层412、以及肖特基层414。
缓冲层202是作为匹配基底基板110与电子提供层204的晶格间距离的缓冲层而发挥功能的半导体层。缓冲层202也可以是以确保电子提供层204的结晶质的目的设置的半导体层。缓冲层202は，例如，通过外延生长法在基底基板110上形成。缓冲层202的材料例如是GaAs或者AlGaAs。
电子提供层204以及电子提供层212是向第1沟道层208提供载流子的半导体。在第1沟道层208作为n型场效应晶体管的沟道而使用的情况下，电子提供层204以及电子提供层212例如具有在半导体内表示n型的传导型的杂质。作为一个例子，电子提供层204以及电子提供层212具有硅原子。
隔离层206以及隔离层210分别形成在电子提供层204与第1沟道层208之间、以及电子提供层212与第1沟道层208之间。隔离层206以及隔离层210抑制电子提供层204以及电子提供层212内的杂质扩散到第1沟道层208。另外，隔离层206以及隔离层210防止第1沟道层208中的载流子的迁移率因杂质离子散乱而降低。隔离层206以及隔离层210的材料例如是AlGaAs。
缓冲层402是具有使分离层300与空穴提供层404的晶格间距离匹配的缓冲层功能的半导体层。缓冲层402也可以是以确保空穴提供层404的结晶质为目的设置的半导体层。缓冲层402例如通过外延生长法形成在分离层300上。缓冲层402的材料例如是GaAs或者AlGaAs。
空穴提供层404以及空穴提供层412是向第2沟道层408提供载流子的半导体。在第2沟道层408作为p型场效应晶体管的沟道而使用的情况下，空穴提供层404以及空穴提供层412例如具有在半导体内表示p型的传导型的杂质。作为一个例子，空穴提供层404以及空穴提供层412具有碳原子。
隔离层406以及隔离层410分别形成在空穴提供层404与第2沟道层408之间、以及空穴提供层412与第2沟道层408之间。隔离层406以及隔离层410抑制空穴提供层404以及空穴提供层412内的杂质扩散到第2沟道层408。另外，隔离层406以及隔离层410防止第2沟道层408中的载流子的迁移率由于杂质离子散乱而降低。隔离层406以及隔离层410的材料例如是AlGaAs。
在图8所示的半导体基板100中，分离层300具有比电子提供层204中的电子载流子的数以及电子提供层212中的空穴载流子的数中的任一个还大的数量的载流子。需要能够俘获全部的所述第1半导体部中的第1传导型的多数载流子的数量以上的数量的杂质原子。
图9示出使用图8所示的半导体基板100形成互补型场效应晶体管的电子器件150。图9所示的电子器件150相对于图6所示的电子器件150，第1半导体部200以及第2半导体部400中的层结构不同。
在制造图9所示的电子器件150的情况下，在使用图7说明的蚀刻的步骤S112中，消除形成图8所示的半导体基板100中的n型场效应晶体管的区域的接触层416到蚀刻停止层310为止的层。通过在第1蚀刻条件中消除从接触层416到分离层300为止的层、在第2蚀刻条件中消除蚀刻停止层310，不需以高精度控制蚀刻时间就能够消除从接触层416到蚀刻停止层310为止的层。
之后，根据与制造图6所示的电子器件150的情况相同的过程，形成接触点220、接触点222、接触点420、以及接触点422。而且，形成源极电极230、栅极电极232、漏极电极234、源极电极430、栅极电极432、以及漏极电极434。根据以上的过程，能够制造在单一的半导体基板100上具有p型场效应晶体管以及n型场效应晶体管、并且在各个场效应晶体管之间流过的泄漏电流小的电子器件。
[实施例]
(实验例1)
图10示出为了确认图8所示的半导体基板100的特性而制作的半导体基板100的一个例子。图10所示的半导体基板100具有与图8所示的半导体基板100相等的结构。图11示出为了与所制作出的半导体基板100的特性进行比较而制作的p型p-HHMT单体的比较样品的结构。在本实验中，判定半导体基板100的第2沟道层408中的薄片载流子浓度以及迁移率是否具有与p型p-HHMT单体的比较样品相同的特性。下面，说明用于实验的半导体基板100的制作过程。
首先，将GaAs的基底基板110载置在反应炉。接着，从缓冲层202到接触层216为止的层依次通过根据MOCVD法的外延生长来形成。接着，在接触层216上通过外延生长来形成由i-InGaP构成的蚀刻停止层310。如图10所示，为了根据各层的功能而成为各自不同的组成、膜厚、以及杂质浓度，调整了外延生长的条件。
接着，通过将三甲基镓以及三甲基铝、三氢化砷、以及丁基醚气体放入反应炉来加热基底基板110，在蚀刻停止层310上通过外延生长形成由包含氧原子的AlGaAs构成的分离层300。在通过外延生长形成分离层300之后，通过外延生长依次形成从缓冲层402到接触层416为止的层。
在本实验中，制作分离层300内的氧原子浓度不同的多个样品，测量各个氧原子浓度中的半导体基板100的特性。具体地说，制作分离层300的氧原子浓度分别为0(cm-3)、1.0×1019(cm-3)、2.0×1019(cm-3)、以及4.0×1019(cm-3)的样品1、样品2、样品3、以及样品4。
进行制作出的半导体基板100的第2沟道层408中的薄片载流子浓度以及迁移率的霍尔效应测量。在该测量之前，以柠檬酸进行蚀刻来消除接触层416使肖特基层414的表面暴露。从获得的半导体基板中切出7mm方形的样本，在所获得的样本的一面的四角设置In电极，以van der Pauw法进行霍尔效应测量。
图12生成制作的样品的第2沟道层408中的薄片载流子浓度以及迁移率的测量结果。样品1以及样品2表示n型的传导型。在样品1以及样品2中，分离层300的氧原子浓度不充分大，因此认为形成n型p-HEMT的第1半导体部200内的电子的一部分通过了分离层300。认为通过了分离层300的电子的一部分全部补偿形成p型p-HHMT的第2半导体部400内的空穴，残留的电子在第2沟道层408内移动。
在样品3中，认为由从缓冲层202到接触层216为止的层构成的第1半导体部200内的电子的一部分通过分离层300，通过了分离层300的电子的一部分全部补偿第2半导体部400内的空穴。其结果，成为第2沟道层408中不存在电子以及空穴中的任一个的状态，认为成为不超出能够测量范围的高电阻。
如以上那样，在样品1、样品2、以及样品3中，难以在第2沟道层408内空穴高速地移动。因而，在分离层300中的氧原子浓度是在样品1、样品2、以及样品3使用的浓度的情况下，认为第2半导体部400不适于p型p-HHMT的形成。
与此相对，样品4表示p型的传导型。从第1半导体部200朝向第2半导体部400移动的电子被分离层300俘获，因此认为在第2沟道层408中残留有空穴。样品4的薄片载流子浓度以及迁移率与比较样品的薄片载流子浓度以及迁移率进行比较时，示出几乎同等的值。因而，通过样品4中的分离层300具有充分高的浓度的氧原子，可知样品4是适于形成n型p-HEMT以及p型p-HHMT的半导体基板。
(实验例2)
在由实验例1制作的半导体基板100中，通过蚀刻消除从接触层416到空穴提供层404为止的层来露出缓冲层402的表面。图13示出设置在缓冲层402的电极450以及电极452的形状。电极450以及电极452是在缓冲层402的表面依次将构成AuGe、Ni、Au的层以分别成为10nm、10nm、100nm的厚度的方式蒸镀而成的金属电极。
图14示出使用设置在缓冲层402上的两个电极来测量耐压以及泄漏电流的结果。通过测量两个电极之间流过电子的1.0×10-5(A)的电流的情况下的两电极之间的电压，测量在注入电子的情况下的半导体基板100的耐压。从一个电极注入的电子通过分离层300内的氧原子俘获。其结果可知，分离层300的氧原子浓度越大，半导体基板100的耐压越大。
接着，通过在向两个电极之间施加了10V的电压的情况下测量流经两电极之间的电流，测量了在注入电子的情况下的半导体基板100的泄漏电流。可知：分离层300的氧原子浓度越大，半导体基板100的泄漏电流越小。
接着，通过测量在两个电极之间流过空穴的1.0×10-5(A)的电流的情况下的两电极之间的电压，测量了流过空穴的情况下的半导体基板100的耐压。从一个电极注入的空穴通过分离层300与基底基板110之间的第1半导体部200来补偿，因此不会到达另一个电极。其结果，在注入了空穴的情况下的耐压比在注入了电子的情况下的耐压还大。另外，在注入了空穴的情况下的泄漏电流比注入了电子的情况下的泄漏电流还小。此外，在注入了空穴的情况下的耐压与注入了电子的情况下的耐压相比与分离层300的氧原子浓度的相关低。
以上，用实施的方式说明了本发明，不过，本发明的技术范围并不受上述实施方式所记载的范围所限定。熟悉本技术者明白可对上述实施方式施加各种变更或改良。根据权利要求的记载可知该施加有各种变更或改良的方式也包含于本发明的技术范围内。
应留意的是，对于权利要求、说明书以及附图中所示的装置、系统、程序以及方法中的动作、流程、步骤以及阶段等各处理的执行顺序，只要未特别明示为「在...之前」、「先进行」等，且只要未将前处理的输出用于后处理中，则可按任意顺序实现。关于权利要求、说明书以及图示中的动作流程，即使为方便起见而使用「首先」、「接着」等字样进行说明，但并非意味着必须按该顺序实施。
附图标记说明
100：半导体基板；110：基底基板；150：电子器件；200：第1半导体部；202：缓冲层；204：电子提供层；206：隔离层；208：第1沟道层；210：隔离层；212：电子提供层；214：肖特基层；216：接触层；220：接触点；222：接触点；230：源极电极；232：栅极电极；234：漏极电极；300：分离层；310：蚀刻停止层；400：第2半导体部；402：缓冲层；404：空穴提供层；406：隔离层；408：第2沟道层；410：隔离层；412：空穴提供层；414：肖特基层；416：接触层；420：接触点；422：接触点；430：源极电极；432：栅极电极；434：漏极电极；450：电极；452：电极。

Claims (17)

1.一种半导体基板，其特征在于，具备：
基底基板；
第1半导体部，形成在所述基底基板上，具有包含第1传导型的多数载流子的第1沟道层；
分离层，形成在所述第1半导体部的上方，具有提供比所述第1半导体部的杂质能级更深的杂质能级的杂质；以及
第2半导体部，形成在所述分离层的上方，具有包含与所述第1传导型相反的第2传导型的多数载流子的第2沟道层。
2.根据权利要求1所述的半导体基板，其特征在于，所述分离层具有能够将所述第1半导体部中的第1传导型的多数载流子全部俘获的数量的杂质原子。
3.根据权利要求2所述的半导体基板，其特征在于，
所述基底基板是GaAs，
所述分离层是掺杂了氧原子的AlyGa1-yAs，其中0≤y≤1。
4.根据权利要求3所述的半导体基板，其特征在于，
所述第1沟道层以及所述第2沟道层是InzGa1-zAs，其中0≤z≤1。
5.根据权利要求1所述的半导体基板，其特征在于，
所述分离层中的杂质浓度小于1×1021cm-3。
6.根据权利要求1所述的半导体基板，其特征在于，
所述分离层在离所述分离层的传导带深0.25eV以上的能级具有捕获电子的电子捕获中心。
7.根据权利要求1所述的半导体基板，其特征在于，
所述分离层在离所述分离层的价电子带深0.25eV以上的能级具有捕获空穴的空穴捕获中心。
8.根据权利要求1所述的半导体基板，其特征在于，
所述分离层具有氧原子、硼原子、铬原子、或者铁原子。
9.根据权利要求1所述的半导体基板，其特征在于，
所述第1沟道层具有比包含在所述第2沟道层中的电子载流子数以及包含在所述分离层中的电子载流子数的合计载流子数还大的数量的电子载流子，
所述第2沟道层具有比包含在所述第1沟道层中的空穴载流子数以及包含在所述分离层中的空穴载流子数的合计载流子数还大的数量的空穴载流子。
10.根据权利要求1所述的半导体基板，其特征在于，
还具备蚀刻停止层，该蚀刻停止层形成在所述分离层与所述第1半导体部之间，规定的蚀刻条件下的蚀刻速度比所述分离层的蚀刻速度还小。
11.根据权利要求10所述的半导体基板，其特征在于，
所述蚀刻停止层与所述第1半导体部以及所述分离层晶格匹配或者假晶格匹配，所述分离层与所述第2半导体部晶格匹配或者假晶格匹配。
12.根据权利要求10所述的半导体基板，其特征在于，
所述蚀刻停止层是i-IntGa1-tP，其中，0≤t≤1。
13.根据权利要求1所述的半导体基板，其特征在于，
所述第1半导体部还具有包含向所述第1沟道层提供电子的n型杂质的第1载流子提供层，
所述第2半导体部还具有包含向所述第2沟道层提供空穴的p型杂质的第2载流子提供层，
所述分离层具有比第1载流子提供层中的n型载流子数以及第2载流子提供层中的p型载流子数中的任一个还大的数量的载流子。
14.一种半导体基板的制造方法，其特征在于，具备如下步骤：
在基底基板上形成具有包含第1传导型的多数载流子的第1沟道层的第1半导体部的步骤；
在所述第1半导体部的上方形成具有提供比所述第1半导体部的杂质能级更深的杂质能级的杂质的分离层的步骤；以及
在所述分离层的上方形成具有包含与所述第1传导型相反的第2传导型的多数载流子的第2沟道层的第2半导体部的步骤。
15.根据权利要求14所述的半导体基板的制造方法，其特征在于，
还具备在所述第1半导体部的上方形成规定的蚀刻条件下的蚀刻速度比所述分离层的蚀刻速度还小的蚀刻停止层的步骤。
16.一种电子器件，其特征在于，具备：
基底基板；
第1半导体部，形成在所述基底基板上，具有包含第1传导型的多数载流子的第1沟道层；
分离层，形成在所述第1半导体部的上方中的一部分区域，具有提供比所述第1半导体部的杂质能级更深的杂质能级的杂质；
第2半导体部，形成在所述分离层的上方，具有包含与所述第1传导型相反的第2传导型的多数载流子的第2沟道层；
形成在所述第1半导体部的源极电极、栅极电极以及漏极电极；以及
形成在所述第2半导体部的源极电极、栅极电极以及漏极电极。
17.一种电子器件的制造方法，其特征在于，具备如下步骤：
形成用于覆盖权利要求1所述的所述半导体基板的一部分区域的掩模的步骤；
在形成所述掩模的掩模区域以外的区域中通过蚀刻消除所述第2半导体部的步骤；
在通过蚀刻消除所述第2半导体部的步骤之后消除所述掩模来形成掩模消除区域的步骤；
在所述掩模区域以外的区域中且在所述第1半导体部形成源极电极、栅极电极以及漏极电极的步骤；以及
在所述掩模消除区域中且在所述第2半导体部形成源极电极、栅极电极以及漏极电极的步骤。
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