CN102460664A - 电子器件用外延衬底及其制造方法 - Google Patents
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Abstract
一种电子器件用外延衬底及其制造方法，可以改善导电性SiC单晶衬底上的III族氮化物电子器件的纵方向耐电压。该电子器件用外延衬底包括：导电性SiC单晶衬底；形成在SiC单晶衬底上并用作绝缘层的缓冲层；以及通过在缓冲层上外延生长多个III族氮化物层所形成的主层叠体，其中，横方向是电流流动方向。该外延衬底的特征在于：缓冲层包括与SiC单晶衬底相接触的初始生长层、以及形成在初始生长层上并具有超晶格多层结构的超晶格层叠体，初始生长层由Ba1Alb1Gac1Ind1N(0≤a1≤1、0＜b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1)材料制成，超晶格层叠体是通过使由Ba2Alb2Gac2Ind2N(0≤a2≤1、0≤b2≤1、0≤c2≤1、0≤d2≤1、a2+b2+c2+d2＝1)材料制成的第一层和带隙与第一层的带隙不同并由Ba3Alb3Gac3Ind3N(0≤a3≤1、0≤b3≤1、0≤c3≤1、0≤d3≤1、a3+b3+c3+d3＝1)材料制成的第二层交替层叠而成；以及超晶格层叠体和主层叠体的位于缓冲层侧的部分至少之一的C浓度为1×1018/cm3以上。
Description
技术领域
本发明涉及电子器件用外延衬底及其制造方法。本发明特别涉及HEMT用外延衬底及其制造方法。
背景技术
近年来，随着IC器件等的高速化，HEMT(高电子迁移率晶体管)已广泛用作高速FET(场效应晶体管)。如图1示意性示出，这种场效应晶体管例如通过在衬底21上层叠沟道层22和电子供给层23并然后在电子供给层23的表面上配置源电极24、漏电极25和栅电极26来形成。当该器件工作时，电子依次移动通过源电极24、电子供给层23、沟道层22、电子供给层23和漏电极25。横方向是电流流动方向。电子在横方向即电流流动方向上的移动由施加至栅电极26的电压所控制。在HEMT中，在带隙相互不同的电子供给层23和沟道层22之间的接合界面处产生的电子与普通半导体内的电子相比能够极快地移动。
如此，横方向上的电子的移动即电流由栅电压所控制。通常，尽管使栅电压关闭(OFF)，但电流并不为零。栅电压关闭时流动的电流被称为漏电流。漏电流的增大导致功耗增大，结果将导致发热等的问题。这种漏电流通常分为横向漏电流和纵向漏电流。横向漏电流是指配置在电子供给层23侧表面上的两个电极(例如源电极24和漏电极25)之间流动的漏电流。纵向漏电流是指分别配置在电子供给层23侧表面和衬底21侧表面上的两个电极之间流动的漏电流。
现在，为了使用III族氮化物材料形成电子器件层结构，提出了使用散热效果优良的SiC衬底。具体地，为了抑制纵向漏电流、同时提高纵方向上的耐电压，通常使用绝缘性SiC衬底。然而，难以在制造绝缘性SiC衬底时使该衬底的电阻较高，这将导致成本增加。因此，还提出了使用导电性SiC衬底的方法。
专利文献1公开了位于导电性SiC衬底上的包括超晶格缓冲层、沟道层和电子供给层的HEMT结构。
此外，专利文献2公开了位于Si或SiC衬底上的包括掺杂有p型杂质的超晶格缓冲层、沟道层和电子供给层的HEMT结构，其中，GaN中间层位于Si或SiC衬底和该HEMT结构之间。
然而，在专利文献1所述的发明中，没有充分考虑超晶格缓冲层的绝缘性，因而该发明存在纵向耐电压劣化的问题。此外，专利文献2所述的发明存在以下问题。当在衬底上生长III族氮化物层时，使用GaN系低温缓冲层；因此，在使用SiC衬底的情况下、以及在为了提高绝缘性而使用含AL的超晶格缓冲层以获得外延衬底的情况下，外延衬底将发生裂纹。
现有技术文献
专利文献
专利文献1：日本特开2008-85123
专利文献2：日本特开2005-85852
发明内容
发明要解决的问题
本发明的目的是提供电子器件用外延衬底，其中，使用导电性SiC衬底作为衬底，成功实现了横向漏电流的减少和横向耐电压特性的改善这两者，并且提高了纵向耐电压，还抑制了裂纹发生；以及提供所述外延衬底的制造方法。
用于解决问题的方案
为了实现上述目的，本发明主要包括以下组件。
(1)一种电子器件用外延衬底，包括：导电性SiC单晶衬底，位于所述SiC单晶衬底上并用作绝缘层的缓冲层，以及通过在所述缓冲层上外延生长多个III族氮化物层所形成的主层叠体，其中，横方向是电流流动方向。所述缓冲层至少包括与所述SiC单晶衬底相接触的初始生长层、以及位于所述初始生长层上并具有超晶格多层结构的超晶格层叠体。所述初始生长层由Ba1Alb1Gac1Ind1N(0≤a1≤1、0＜b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1)材料制成。所述超晶格层叠体由第一层和带隙与所述第一层的带隙不同的第二层交替层叠而成，其中，所述第一层由Ba2Alb2Gac2Ind2N(0≤a2≤1、0≤b2≤1、0≤c2≤1、0≤d2≤1、a2+b2+c2+d2＝1)材料制成，所述第二层由Ba3Alb3Gac3Ind3N(0≤a3≤1、0≤b3≤1、0≤c3≤1、0≤d3≤1、a3+b3+c3+d3＝1)材料制成。此外，所述超晶格层叠体和所述主层叠体的位于所述缓冲层侧的部分至少之一的C浓度为1×1018/cm3以上。
(2)根据上述(1)所述的电子器件用外延衬底，其中，所述超晶格层叠体和所述主层叠体的位于所述缓冲层侧的部分这两者的C浓度均为1×1018/cm3以上。
(3)根据上述(1)或(2)所述的电子器件用外延衬底，其中，所述第一层由AlN材料制成，并且所述第二层由Alb3Gac3N(a3＝0、0＜b3≤0.5、0.5≤c3＜1、d3＝0)材料制成。
(4)根据上述(1)至(3)中任一项所述的电子器件用外延衬底，其中，所述初始生长层由Ba1Alb1Gac1Ind1N(0≤a1≤1、0.5≤b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1)材料制成。
(5)根据上述(1)至(3)中任一项所述的电子器件用外延衬底，其中，所述初始生长层由AlN材料制成。
(6)一种电子器件用外延衬底的制造方法，所述外延衬底包括：导电性SiC单晶衬底，位于所述SiC单晶衬底上并用作绝缘层的缓冲层，以及通过在所述缓冲层上外延生长多个III族氮化物层所形成的主层叠体，其中，横方向是电流流动方向。所述缓冲层至少包括与所述SiC单晶衬底相接触的初始生长层、以及位于所述初始生长层上并具有超晶格多层结构的超晶格层叠体。利用Ba1Alb1Gac1Ind1N(0≤a1≤1、0＜b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1)材料制成所述初始生长层。通过使由Ba2Alb2Gac2Ind2N(0≤a2≤1、0≤b2≤1、0≤c2≤1、0≤d2≤1、a2+b2+c2+d2＝1)材料制成的第一层和带隙与所述第一层的带隙不同并由Ba3Alb3Gac3Ind3N(0≤a3≤1、0≤b3≤1、0≤c3≤1、0≤d3≤1、a3+b3+c3+d3＝1)材料制成的第二层交替层叠而构成所述超晶格层叠体。此外，使所述超晶格层叠体和所述主层叠体的位于所述缓冲层侧的部分至少之一的C浓度为1×1018/cm3以上。
(7)根据上述(6)所述的电子器件用外延衬底的制造方法，其中，使所述超晶格层叠体和所述主层叠体的位于所述缓冲层侧的部分这两者的C浓度均为1×1018/cm3以上。
发明的效果
根据本发明的电子器件用外延衬底包括位于导电性SiC衬底上的缓冲层和预定的主层叠体，该缓冲层具有由含Al的III族氮化物制成的初始生长层和预定的超晶格层叠体。超晶格层叠体和/或主层叠体的位于缓冲层侧的部分的C(碳)浓度为1×1018/cm3以上，使得不仅成功实现了横向漏电流减少和横向耐电压改善，还可以提高纵向耐电压。此外，通过使用导电性SiC衬底可以改善散热效果并减少裂纹发生。
此外，利用根据本发明的制造方法可以制造如下的电子器件用外延衬底，该电子器件用外延衬底包括具有由含Al的III族氮化物制成的初始生长层和预定的超晶格层叠体的缓冲层、以及预定的主层叠体。超晶格层叠体和/或主层叠体的位于缓冲层侧的部分的C浓度为1×1018/cm3以上，使得不仅成功实现了横向漏电流减少和横向耐电压改善，还可以提高纵向耐电压。此外，通过使用导电性SiC衬底可以改善散热效果并减少裂纹发生。
附图说明
图1是示出一般的场效应晶体管的示意截面图。
图2是根据本发明的电子器件用外延衬底的示意截面图。
图3的(a)、(b)和(c)是分别示出横向耐电压、横向漏电流和纵向耐电压的测量结果的图。
图4的(a)、(b)和(c)是分别示出横向耐电压、横向漏电流和纵向耐电压的测量结果的图。
具体实施方式
接着，将参考附图来说明根据本发明的电子器件用外延衬底的实施方式。图2示意性示出根据本发明的电子器件用外延衬底的截面结构。注意，为了便于说明，使图2的外延衬底在厚度方向上放大。
如图2所示，根据本发明的电子器件用外延衬底1具有以下的特性特征。横方向是电流流动方向。外延衬底1包括导电性SiC单晶衬底2、形成在导电性SiC单晶衬底2上的用作绝缘层的缓冲层3、以及通过在缓冲层3上外延生长多个III族氮化物层所形成的主层叠体4。缓冲层3至少包括与Si单晶衬底2相接触的初始生长层5、和位于初始生长层5上的具有超晶格多层结构的超晶格层叠体6。初始生长层5由Ba1Alb1Gac1Ind1N(0≤a1≤1、0＜b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1)材料制成。另外，通过使由Ba2Alb2Gac2Ind2N(0≤a2≤1、0≤b2≤1、0≤c2≤1、0≤d2≤1、a2+b2+c2+d2＝1)材料制成的第一层6a和带隙与第一层6a的带隙不同的由Ba3Alb3Gac3Ind3N(0≤a3≤1、0≤b3≤1、0≤c3≤1、0≤d3≤1、a3+b3+c3+d3＝1)材料制成的第二层6b交替层叠而形成超晶格层叠体6。超晶格层叠体6和/或主层叠体4的位于缓冲层3侧的部分4′的C浓度为1×1018/cm3以上。利用这种结构，不仅成功实现了横向漏电流减少和横向耐电压特性改善这两者，还可以提高纵向耐电压。此外，导电性SiC衬底的使用可以改善散热效果并抑制裂纹发生。
各种晶体结构的衬底可以用于导电性SiC单晶衬底2；特别地，优选为4H衬底或6H衬底。没有特别限制晶面，并且可以使用(0001)面、(10-10)面和(11-20)面等。然而，为了生长表面平坦性良好的III族氮化物的(0001)面，期望使用(0001)面。此外，可以采用p型或n型的导电型。关于SiC单晶衬底2的导电性，可以根据用途而适当使用电阻率为1000Ω·cm以下的低电阻衬底。注意，这里将电阻率为1000Ω·cm以下的SiC衬底称为导电性SiC衬底。可以使用诸如升华法(sublimation method)等的各种方法来制造这种导电性SiC单晶衬底2；可选地，在衬底表面上同质外延生长SiC。此外，可以使用表面配置有由氧化膜、氮化膜或碳化膜形成的薄膜的衬底。注意，难以提高SiC衬底的电阻率的原因在于作为空气的主要成分的氮容易作为杂质即n型掺杂物污染SiC衬底而使得电阻率下降。
此外，由含Al的III族氮化物材料(Ba1Alb1Gac1Ind1N，0≤a1≤1、0＜b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1)形成初始生长层5，以使得可以抑制后面要说明的含铝超晶格层叠体的裂纹发生。为了有效地防止裂纹，优选初始生长层5的Al成分高于超晶格层叠体内的Al成分最少的层。就防止裂纹的效果而言，更优选地，初始生长层5由Ba1Alb1Gac1Ind1N(0≤a1≤1、0.5≤b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1)材料制成，并且最优选地，初始生长层5由AlN制成。这是因为，前述成分可以有效地抑制超晶格层叠体内的拉伸应力。注意，这里，AlN材料可以有意或无意地包含1％以下的微量杂质。例如，AlN可以如上包含Ga或In、或者诸如Si、H、O、C、B、Mg、As或P等的其它杂质。优选初始生长层的厚度在10nm～200nm的范围内。当初始生长层过薄时，无法充分抑制超晶格层叠体内的拉伸应力，因而在超晶格层叠体内发生裂纹。当初始生长层过厚时，初始生长层内的拉伸应力累积，使得在初始生长层内发生裂纹。
注意，“横方向是电流流动方向”是指如下的状态：如图1所示，电流从源电极24向着漏电极25流动、即主要在层叠体的宽度方向上流动。该状态不同于例如以下的状态：如半导体夹持于一对电极之间的结构那样，电流主要在纵方向、即层叠体的厚度方向上流动。
此外，这里，用于形成超晶格层叠体的交替层叠是指以层叠体循环性地包括第一层6a和第二层6b的方式进行层叠。该层叠体可以包括除第一层6a和第二层6b以外的层(诸如成分过渡层等)。
优选主层叠体4的位于缓冲层3侧的部分4′的C浓度高于超晶格层叠体6的C浓度。在该部分4′中，由于缓冲层3和主层叠体4之间的晶格常数差异，观察到位错(dislocation)在横方向或倾斜方向上弯曲的现象，从而形成允许漏电流容易流动的路径。因此，与在缓冲层3中相比，漏电流更容易在部分4′中流动。为了抑制该漏电流，期望如上所述的C浓度。此外，当主层叠体4的位于缓冲层3侧的该部分4′的厚度小于0.1μm时，即使在C浓度低的部分中，位错也弯曲明显。因此，优选将该厚度设置为0.1μm以上。就提高耐电压和减少漏电流而言，没有特别指定部分4′的厚度的上限，并且就抑制衬底的翘曲(wrapage)和裂纹而言，适当设置该上限。
优选地，构成超晶格层叠体6的第一层6a和第二层6b分别由AlN材料和Alb3Gac3N(a3＝0、0＜b3≤0.5、0.5≤c3≤1、d3＝0)材料制成。由于第一层6a和第二层6b之间的带隙差能够提高纵向耐电压，因此优选Al成分差尽可能大，以使得该带隙差尽可能大。当使用III族氮化物半导体材料制成混晶时，AlN(6.2eV)和GaN(3.5eV)具有最大的带隙差；因此，优选超晶格结构由AlGaN材料构成。当Al成分差的下限小于0.5时，由于Si单晶和III族氮化物之间的晶格常数差所引起的应力松弛不充分，导致发生裂纹；因此，优选该成分差为0.5以上。此外，关于成分差的上限，优选Al成分差大；然而，由于AlGaN层自身的绝缘有助于提高耐电压，因此期望带隙小的第二层至少包含Al，并且Al成分差小于1。这是因为，当第二层至少包含Al时，可以高效地引入C。假定超晶格对的数量至少为40对以上并且总膜厚度为1μm以上，则可以减少耐电压的变化，这是可取的。随着该超晶格层变厚，耐电压可以增大，从而优选在高压下使用。然而，存在材料成本增大的劣势。因此，根据用途来适当选择超晶格层的厚度。
关于各层的厚度，就提高耐电压而言，带隙大的第一层6a的厚度优选大到足以抑制隧道电流并且优选小到足以防止裂纹发生。例如，当使用AlN时，优选第一层6a的厚度为2nm～10nm。就抑制裂纹和控制翘曲而言，适当设置第二层6b的厚度。优选地，带隙相对小的层的厚度可以大于带隙相对大的层的厚度，以使超晶格多层结构有效地发挥应变缓冲效果并抑制裂纹发生，并且带隙相对小的层的厚度可以为40nm以下。此外，不必以相同的膜厚度或相同的成分来层叠超晶格层叠体内的各层。
电子器件用外延衬底1可以用于横方向是电流流动方向的各种用途。其优选用于HEMT。图2所示的外延衬底1的主层叠体4可以包括由Ba4Alb4Gac4Ind4N(0≤a4≤1、0≤b4≤1、0≤c4≤1、0≤d4≤1、a4+b4+c4+d4＝1)材料制成的沟道层4a和带隙比沟道层4a的带隙大的由Ba5Alb5Gac5Ind5N(0≤a5≤1、0≤b5≤1、0≤c5≤1、0≤d5≤1、a5+b5+c5+d5＝1)材料制成的电子供给层4b。在这种情形下，上述两层中的任一层均可以由单一成分或多个成分制成。特别地，为了防止合金散乱并降低电流流动部分的电阻率，优选沟道层4a的至少与电子供给层4b相接触的部分由GaN材料制成。
优选沟道层4a的位于缓冲层的相对侧的部分的C浓度低，并且优选将该浓度设置为4×1016/cm3以下。这是因为，由于该部分与电子器件的电流流动部分相对应，因此优选该部分不包括阻碍导电性或产生电流崩塌(current collapse)的杂质。此外，为了抑制由于因n型杂质产生的残留载体所引起的泄漏，优选C浓度为1×1015/cm3以上。
接着，将参考附图来说明根据本发明的电子器件用外延衬底的制造方法的实施方式。
在电子器件用外延衬底1的制造方法中，如图2所示，在导电性SiC单晶衬底2上依次形成用作绝缘层的缓冲层3、以及包括在缓冲层3上外延生长的多个III族氮化物层的具有HEMT结构的主层叠体4，其中，横方向是电流流动方向。如下典型地形成外延衬底1。缓冲层3包括与SiC单晶衬底2相接触的初始生长层5和位于初始生长层5上的具有超晶格多层结构的超晶格层叠体6；初始生长层5由Ba1Alb1Gac1Ind1N(0≤a1≤1、0＜b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1)材料制成；通过使由Ba2Alb2Gac2Ind2N(0≤a2≤1、0≤b2≤1、0≤c2≤1、0≤d2≤1、a2+b2+c2+d2＝1)材料制成的第一层6a和带隙与第一层6a的带隙不同的由Ba3Alb3Gac3Ind3N(0≤a3≤1、0≤b3≤1、0≤c3≤1、0≤d3≤1、a3+b3+c3+d3＝1)材料制成的第二层6b交替层叠而构成超晶格层叠体6，并且超晶格层叠体6和/或主层叠体的位于缓冲层3侧的部分4′的C浓度为1×1018/cm3以上。利用这种结构，可以制造如下的电子器件用外延衬底，其中，实现了良好的纵向耐电压特性和横向耐电压特性这两者，并且可以减少横向漏电流。没有特别限制其它杂质的量；然而，优选抑制杂质能级相对弱的施主杂质(Si、O、Ge)的混入。当含有足够多的C从而能够补偿这种施主能级时，在一定程度上允许施主杂质的混入。注意，关于杂质浓度，在从表面侧进行蚀刻的情况下，使用SIMS分析来测量深度方向上的杂质浓度分布。在这种情形下，如果仅部分4′的III族元素成分改变、或者沟道层4a的位于缓冲层的相对侧的部分的C浓度或III族元素成分相对于部分4′改变，则该变化可能是急剧变化或连续变化。
当通过CVD法生长层叠体时，可以通过以下所示的几个方法添加要添加至超晶格层叠体6和主层叠体4的位于缓冲层3侧的部分4′的C。
方法一：在III族氮化物生长期间额外添加含C的气源。例如，甲烷、乙烷、乙烯、乙炔、苯和环戊烷等。
方法二：使有机金属中的甲基或乙基等根据III族氮化物生长条件而混入外延生长层。适当设置生长温度、生长压力、生长速度以及生长时的氨流量、氢流量或氮流量等，从而抑制有机金属的分解；因而，可以控制要添加至外延生长层的C浓度。
注意，在本发明中，超晶格层叠体6的C浓度是通过在超晶格层叠体6的厚度被去除了一半之后利用SIMS在暴露的超晶格层叠体6的部位所测量的值。主层叠体4的位于缓冲层3侧的部分4′的C浓度是通过在部分4′的厚度被去除了一半之后利用SIMS在暴露的部分4′的部位所测量的值。
注意，图1和图2仅示出代表实施方式的例子，但本发明不限于这些实施方式。例如，在各层之间可以插入不会不利地影响本发明的效果的中间层或者可以插入其它超晶格层，或者可以将成分进行分级(graded)。此外，可以在导电性SiC单晶表面上形成氮化物膜、碳化物膜或Al层等。
注意，本发明的层叠结构不仅可应用于导电性SiC衬底，还可应用于由各种金属材料或低电阻半导体材料(诸如Ge、GaN、AlGaN、GaAs和ZnO等)制成的其它导电性衬底，其中，在这些其它导电性衬底中，在初始生长层是GaN的情况下发生裂纹。这可以提供本发明的如下优点：即使在使用导电性衬底的情况下，也可以抑制裂纹发生，减少横向漏电流，并且可以改善横方向和纵方向的耐电压特性。
实施例
实验例1
在电阻率为1×10-1Ω·cm、10Ω·cm和100Ω·cm的各个300μm厚的(0001)面3英寸6H-SiC单晶衬底上，生长初始生长层(厚度为100nm的AlN材料)和超晶格层叠体(厚度为4nm的AlN膜和厚度为25nm的Al0.15Ga0.85N膜，总计85层)，以形成缓冲层。在超晶格层叠体上外延生长沟道层(厚度为1.5μm的GaN材料)和电子供给层(厚度为20nm的Al0.25Ga0.75N材料)，以形成具有HEMT结构的主层叠体。因而，获得试样1～3。超晶格层叠体的C浓度改变，并且在各结果中，主层叠体的位于缓冲层侧的部分的C浓度在1.5×1018/cm3～2.0×1018/cm3的范围内。此外，沟道层的位于电子供给层侧的部分的C浓度在0.8×1016/cm3～3.5×1016/cm3的范围内。表1示出各层的生长温度和压力。调节该表中的P1以对C浓度进行调节，并且降低成膜压力以增加C浓度。MOCVD法用作生长方法。TMA(三甲基铝)和TMG(三甲基镓)用作III族材料，并且氨用作V族材料。氢气和氮气用作载气。这里，成膜温度表示生长期间使用辐射温度计所测量的衬底自身的温度。注意，通过从外延层侧进行蚀刻，利用Cameca所制造的测量设备用Cs-作为离子源以8keV离子能量来进行C浓度的SIMS测量。
表1
| 层 | 生长压力(kPa) | 生长温度(℃) |
| 初始生长层 | 10 | 1025 |
| 超晶格层叠体 | P1(1-120) | 1025 |
| 沟道层(缓冲层侧) | 10 | 1025 |
| 沟道层(电子供给层侧) | 100 | 1075 |
| 电子供给层 | 10 | 1025 |
图3的(a)、(b)和(c)分别示出试样2的横向耐电压、横向漏电流和纵向耐电压的测量结果。该测量如下进行。
纵方向：在衬底表面上形成具有Ti/Al层叠结构的80μmφ的欧姆电极，并且蚀刻欧姆电极的外侧达50nm的厚度。之后，使衬底背面接地至金属板，并且通过变化电压来测量在两个电极之间流动的电流值。
横方向：配置形成200μm□(平方)的具有Ti/Al层叠结构的两个电极以使得两个电极的边相距10μm，并且蚀刻欧姆电极周围的部分达150nm的厚度。之后，通过变化电压来测量在两个电极之间流动的电流值。在这种情形下，为了抑制空气中的放电，使用绝缘油来使这两个电极之间相互绝缘。此外，为了避免漏电流对衬底背面的影响，在该衬底下方配置绝缘板。
在本实验例中，将纵向耐电压定义为如下的电压值，该电压值是通过将纵向电流值除以电极面积而换算成每单位面积的值所获得的10-4A/cm2量级的值；将横向耐电压定义为如下的电压值，该电压值是通过将横向电流值转换成电极的每边长度的值所获得的10-4A/cm量级的值；并且将横向漏电流定义为横向电压为100V时的电流值。
超晶格层叠体6的C浓度是通过在超晶格层叠体6的厚度被去除了一半之后使用SIMS在暴露的超晶格层叠体6的部位进行测量所获得的。主层叠体4的位于缓冲层3侧的部分4′的C浓度是通过在部分4′的厚度被去除了一半之后使用SIMS在暴露的部分4′的部位进行测量所获得的。
作为结果，随着超晶格层叠体的C浓度改变，横向耐电压和横向漏电流几乎不改变；然而发现，随着超晶格层叠体的C浓度超过1×1018/cm3，试样2的纵向耐电压特别地急剧增大。注意，试样1和3具有与图3的(a)、(b)和(c)相同的结果。
注意，在各实验例中制造的外延衬底中沟道层部分的电特性是利用霍尔效应测量法所测定的，并且发现展现出诸如片电阻值为440Ω/□(平方)以下以及迁移率为1570cm2/Vs以上等的良好特性。
在光学显微镜(100倍)下观察在本实验例中制造的各外延衬底的表面，并且没有发现裂纹。
实验例2
除了将超晶格层叠体的生长压力设置为10kPa、主层叠体的位于缓冲层侧的部分的C浓度改变并且如表2所示来设置各层的生长温度和压力以外，利用与实验例1的试样1～3相同的方法来制造试样4～6。调节该表中的P2以对C浓度进行调节，并且降低成膜压力以增加C浓度。在各结果中，超晶格层叠体的C浓度在1.5×1018/cm3～2.5×1018/cm3的范围内。
表2
| 层 | 生长压力(kPa) | 生长温度(℃) |
| 初始生长层 | 10 | 700 |
| 超晶格层叠体 | 10 | 1025 |
| 沟道层(缓冲层侧) | P2(1-120) | 1025 |
| 沟道层(电子供给层侧) | 100 | 1075 |
| 电子供给层 | 10 | 1025 |
图4的(a)、(b)和(c)分别示出试样4的横向耐电压、横向漏电流和纵向耐电压的测量结果。作为结果，随着主层叠体的C浓度改变，横向耐电压和横向漏电流几乎不改变；然而发现，随着主层叠体的位于缓冲层侧的部分的C浓度超过1×1018/cm3，试样4的纵向耐电压特别地急剧增加。此外，与实验例1相同，即使在分别使用电阻率不同的Si单晶衬底的试样5和6中，也未发现与图4的(a)～(c)所示的结果存在明显差异。
在光学显微镜(100倍)下观察在本实验例中制造的各外延衬底的表面，并且没有发现裂纹。
以上的实验例1和2表示：当将超晶格层叠体的C浓度和主层叠体的位于缓冲层侧的部分的C浓度之一设置为1×1018/cm3以上时，可以有效地增大纵向耐电压。
实验例3
除了在700℃生长由GaN材料(厚度为20nm)制成的初始生长层、并且如表3所示来设置各层的生长温度和压力以外，利用与实验例1的试样2相同的方法来制造试样7。
表3
| 层 | 生长压力(kPa) | 生长温度(℃) |
| 初始生长层 | 10 | 700 |
| 超晶格层叠体 | P1(1-120) | 1025 |
| 沟道层(缓冲层侧) | 10 | 1025 |
| 沟道层(电子供给层侧) | 100 | 1075 |
| 电子供给层 | 10 | 1025 |
当在光学显微镜(100倍)下观察在本实验例中制造的各外延衬底的表面时，发现生成了许多裂纹。这些裂纹均在晶片的整体表面发生，这使得无法制造实验器件。
实验例4
除了初始生长层由Al0.5Ga0.5N材料制成以外，利用与实验例1的试样1～3相同的方法来制造试样8～10，以进行相同的实验。结果发现，各试样具有与图3的(a)、(b)和(c)相同的结果，并且展示诸如片电阻值为450Ω/□(平方)以下并且迁移率为1550cm2/Vs以上等的良好特性。
在光学显微镜(100倍)下观察在本实验例中制造的各外延衬底的表面，并且没有发现裂纹。
实验例5
除了初始生长层由Al0.5Ga0.5N材料制成以外，利用与实验例2的试样4～6相同的方法来制造试样11～13，以进行相同的实验。结果发现，各试样具有与图4的(a)、(b)和(c)相同的结果。
在光学显微镜(100倍)下观察本实验例中制造的各外延衬底的表面，并且没有发现裂纹。
产业上的可利用性
根据本发明的电子器件用外延衬底包括：位于导电性SiC衬底上的包括含Al的初始生长层和预定的超晶格层叠体的缓冲层、以及预定的主层叠体；并且主层叠体的位于缓冲层侧的部分和/或超晶格层叠体的C浓度为1×1018/cm3以上。因而，不仅成功实现了横向漏电流的减少和横向耐电压特性的改善这两者，还可以提高纵向耐电压。此外，导电性SiC衬底的使用可以改善散热效果并减少裂纹发生。
附图标记说明
1 电子器件用外延衬底
2 导电性SiC单晶衬底
3 缓冲层
4 主层叠体
4a 沟道层
4b 电子供给层
5 初始生长层
6 超晶格层叠体
6a 第一层
6b 第二层
Claims (7)
1.一种电子器件用外延衬底，包括：
导电性SiC单晶衬底，
位于所述SiC单晶衬底上并用作绝缘层的缓冲层，以及
通过在所述缓冲层上外延生长多个III族氮化物层所形成的主层叠体；
其中，横方向是电流流动方向，
所述缓冲层至少包括与所述SiC单晶衬底相接触的初始生长层、以及位于所述初始生长层上并具有超晶格多层结构的超晶格层叠体，
所述初始生长层由Ba1Alb1Gac1Ind1N材料制成，其中0≤a1≤1、0＜b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1，
所述超晶格层叠体由第一层和带隙与所述第一层的带隙不同的第二层交替层叠而成，其中，所述第一层由Ba2Alb2Gac2Ind2N材料制成，0≤a2≤1、0≤b2≤1、0≤c2≤1、0≤d2≤1、a2+b2+c2+d2＝1，所述第二层由Ba3Alb3Gac3Ind3N材料制成，0≤a3≤1、0≤b3≤1、0≤c3≤1、0≤d3≤1、a3+b3+c3+d3＝1，以及
所述主层叠体的位于所述缓冲层侧的部分和所述超晶格层叠体至少之一的C浓度为1×1018/cm3以上。
2.根据权利要求1所述的电子器件用外延衬底，其特征在于，所述主层叠体的位于所述缓冲层侧的部分和所述超晶格层叠体这两者的C浓度均为1×1018/cm3以上。
3.根据权利要求1或2所述的电子器件用外延衬底，其特征在于，
所述第一层由AlN材料制成，并且
所述第二层由Alb3Gac3N材料制成，其中a3＝0、0＜b3≤0.5、0.5≤c3＜1、d3＝0。
4.根据权利要求1至3中任一项所述的电子器件用外延衬底，其特征在于，所述初始生长层由Ba1Alb1Gac1Ind1N材料制成，其中0≤a1≤1、0.5≤b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1。
5.根据权利要求1至3中任一项所述的电子器件用外延衬底，其特征在于，所述初始生长层由AlN材料制成。
6.一种电子器件用外延衬底的制造方法，所述外延衬底包括：
导电性SiC单晶衬底，
位于所述SiC单晶衬底上并用作绝缘层的缓冲层，以及
通过在所述缓冲层上外延生长多个III族氮化物层所形成的主层叠体，
其中，横方向是电流流动方向，
所述缓冲层至少包括与所述SiC单晶衬底相接触的初始生长层、以及位于所述初始生长层上并具有超晶格多层结构的超晶格层叠体，
利用Ba1Alb1Gac1Ind1N材料制成所述初始生长层，其中0≤a1≤1、0＜b1≤1、0≤c1≤1、0≤d1≤1、a1+b1+c1+d1＝1，
通过使第一层和带隙与所述第一层的带隙不同的第二层交替层叠来构成所述超晶格层叠体，其中，利用Ba2Alb2Gac2Ind2N材料制成所述第一层，0≤a2≤1、0≤b2≤1、0≤c2≤1、0≤d2≤1、a2+b2+c2+d2＝1，利用Ba3Alb3Gac3Ind3N材料制成所述第二层，0≤a3≤1、0≤b3≤1、0≤c3≤1、0≤d3≤1、a3+b3+c3+d3＝1，以及
使所述主层叠体的位于所述缓冲层侧的部分和所述超晶格层叠体至少之一的C浓度为1×1018/cm3以上。
7.根据权利要求6所述的电子器件用外延衬底的制造方法，其特征在于，使所述主层叠体的位于所述缓冲层侧的部分和所述超晶格层叠体这两者的C浓度均为1×1018/cm3以上。
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