KR20130064042A - 반도체 기판, 반도체 기판의 제조 방법, 전자 디바이스 및 전자 디바이스의 제조 방법 - Google Patents

반도체 기판, 반도체 기판의 제조 방법, 전자 디바이스 및 전자 디바이스의 제조 방법 Download PDF

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나오히로 니시까와
츠요시 나까노
다까유끼 이노우에
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스미또모 가가꾸 가부시키가이샤
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Abstract

본 발명은 베이스 기판과, 베이스 기판 상에 형성되고 제1 전도형의 다수 캐리어를 포함하는 제1 채널층을 갖는 제1 반도체부와, 제1 반도체부의 상방에 형성되고 제1 반도체부의 불순물 준위보다도 깊은 불순물 준위를 부여하는 불순물을 갖는 분리층과, 분리층의 상방에 형성되고 상기 제1 전도형과는 반대인 제2 전도형의 다수 캐리어를 포함하는 제2 채널층을 갖는 제2 반도체부를 구비하는 반도체 기판을 제공한다.

Description

반도체 기판, 반도체 기판의 제조 방법, 전자 디바이스 및 전자 디바이스의 제조 방법 {SEMICONDUCTOR SUBSTRATE, METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE, ELECTRONIC DEVICE, AND METHOD FOR MANUFACTURING ELECTRONIC DEVICE}
본 발명은, 반도체 기판, 반도체 기판의 제조 방법, 전자 디바이스 및 전자 디바이스의 제조 방법에 관한 것이다.
특허문헌 1에는, GaAs 기판 상에 n형 전계 효과 트랜지스터, i-GaAs 분리층 및 p형 전계 효과 트랜지스터가 적층된 상보형 반도체 장치가 개시되어 있다.
일본 특허 공개 (평)10-313096호 공보
단일 베이스 기판 상에 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터를 형성한 상보형 디바이스는, 저소비 전력으로 고속 동작이 가능한 전자 디바이스로서 기대되고 있다.
종래는, n형 전계 효과 트랜지스터가 형성되는 층의 하방에 콘택트층으로서 사용되는 p-GaAs층이 형성되어 있었다. p-GaAs층에서는 캐리어가 자유롭게 이동할 수 있으므로, p형 전계 효과 트랜지스터의 콘택트층에 형성된 전극으로부터 주입된 캐리어는, p-GaAs층을 통하여 n형 전계 효과 트랜지스터측으로 이동한다. 그 결과, n형 전계 효과 트랜지스터와 p형 전계 효과 트랜지스터 사이에서 누설 전류가 흐르기 때문에, n형 전계 효과 트랜지스터와 p형 전계 효과 트랜지스터 사이의 내전압을 높이는 것이 곤란하였다.
특허문헌 1에 기재된 발명에서는, 반응로 내에서 베이스 기판 상에 버퍼층, p형 채널층, i형 배리어층, 분리층, n형 채널층, i형 배리어층 및 n형 콘택트층을 이 순서대로 결정 성장에 따라 형성시킨 후, 얻어진 반도체 기판을 반응로로부터 취출한다. 이어서, 취출된 반도체 기판의 n형 콘택트층에서부터 분리층까지의 층을 에칭함으로써 p형 전계 효과 트랜지스터를 형성하는 영역을 노출시킨 후, 얻어진 반도체 기판을 반응로에 투입하여 i형 배리어층 표면에 p-GaAs를 결정 성장에 의해 형성한다. 이와 같이, 반도체 기판을 일단 반응로로부터 취출하고, 이 기판을 가공한 후에 반응로에 복귀시켜 결정 성장을 더 행하는 방법에서는, 제조되는 반도체 장치의 비용이 높아졌다.
상기 과제를 해결하기 위해 본 발명의 제1 형태에 있어서는, 베이스 기판과, 베이스 기판 상에 형성되고 제1 전도형의 다수 캐리어를 포함하는 제1 채널층을 갖는 제1 반도체부와, 제1 반도체부의 상방에 형성되고 제1 반도체부의 불순물 준위보다도 깊은 불순물 준위(impurity state)를 부여하는 불순물을 갖는 분리층과, 분리층의 상방에 형성되고 제1 전도형과는 반대인 제2 전도형의 다수 캐리어를 포함하는 제2 채널층을 갖는 제2 반도체부를 구비하는 반도체 기판을 제공한다. 해당 분리층은, 예를 들어 제1 반도체부에서의 제1 전도형의 다수 캐리어를 모두 트랩할 수 있는 수의 불순물 원자를 갖는다.
상기의 반도체 기판에 있어서, 분리층은 제1 반도체부의 전도대로부터 0.25eV 이상 깊은 준위에 전자를 포획하는 전자 포획 중심을 가질 수도 있다. 또한 분리층은 제1 반도체부의 가전자대로부터 0.25eV 이상 깊은 준위에 정공을 포획하는 정공 포획 중심을 가질 수도 있다. 해당 분리층은, 일례로서 산소 원자, 붕소 원자, 크롬 원자 또는 철 원자를 갖는다. 해당 분리층에서의 불순물 농도는 일례로서 1×1021(cm-3) 미만이다.
또한 상기 반도체 기판의 제1 채널층은 제2 채널층에 포함되는 전자 캐리어 수 및 분리층에 포함되는 전자 캐리어 수의 합계 캐리어 수보다도 큰 수의 전자 캐리어를 가질 수도 있고, 제2 채널층은 제1 채널층에 포함되는 정공 캐리어 수 및 분리층에 포함되는 정공 캐리어 수의 합계 캐리어 수보다도 큰 수의 정공 캐리어를 가질 수도 있다. 일례로서, 상기 반도체 기판의 베이스 기판은 GaAs이고, 분리층은 산소 원자가 도핑된 AlyGa1 - yAs(0≤y≤1)이다. 이 경우에, 제1 채널층 및 제2 채널층은 InzGa1-zAs(0≤z≤1)일 수도 있다.
상기 반도체 기판은, 분리층과 제1 반도체부의 사이에 형성되고 소정의 에칭 조건 하의 에칭 속도가 분리층의 에칭 속도보다도 작은 에칭 정지층을 더 구비할 수도 있다. 일례로서, 에칭 정지층은 제1 반도체부 및 분리층과 격자 정합 또는 의사 격자 정합하고, 분리층은 제2 반도체부와 격자 정합 또는 의사 격자 정합하고 있다. 해당 에칭 정지층은, 예를 들어 i-IntGa1 - tP(0≤t≤1)이다.
제1 반도체부는 제1 채널층에 전자를 공급하는 n형 불순물을 포함하는 제1 캐리어 공급층을 더 가질 수도 있고, 제2 반도체부는 제2 채널층에 정공을 공급하는 p형 불순물을 포함하는 제2 캐리어 공급층을 더 가질 수도 있다. 이 경우에, 분리층은 제1 캐리어 공급층에서의 n형 캐리어 수 및 제2 캐리어 공급층에서의 p형 캐리어 수 중 어느 하나보다도 큰 수의 캐리어를 가질 수도 있다.
본 발명의 제2 형태에 있어서는, 베이스 기판 상에, 제1 전도형의 다수 캐리어를 포함하는 제1 채널층을 갖는 제1 반도체부를 형성하는 단계와, 제1 반도체부의 상방에, 제1 반도체부의 불순물 준위보다도 깊은 불순물 준위를 부여하는 불순물을 갖는 분리층을 형성하는 단계와, 분리층의 상방에, 제1 전도형과는 반대인 제2 전도형의 다수 캐리어를 포함하는 제2 채널층을 갖는 제2 반도체부를 형성하는 단계를 구비하는, 반도체 기판의 제조 방법을 제공한다. 제1 반도체부의 상방에, 소정의 에칭 조건 하의 에칭 속도가 분리층의 에칭 속도보다도 작은 에칭 정지층을 형성하는 단계를 더 구비할 수도 있다.
본 발명의 제3 형태에 있어서는, 베이스 기판과, 베이스 기판 상에 형성되고 제1 전도형의 다수 캐리어를 포함하는 제1 채널층을 갖는 제1 반도체부와, 제1 반도체부의 상방에서의 일부의 영역에 형성되고 제1 반도체부의 불순물 준위보다도 깊은 불순물 준위를 부여하는 불순물을 갖는 분리층과, 분리층의 상방에 형성되고 제1 전도형과는 반대인 제2 전도형의 다수 캐리어를 포함하는 제2 채널층을 갖는 제2 반도체부와, 제1 반도체부에 형성된 소스 전극, 게이트 전극 및 드레인 전극과, 제2 반도체부에 형성된 소스 전극, 게이트 전극 및 드레인 전극을 구비하는 전자 디바이스를 제공한다.
본 발명의 제4 형태에 있어서는, 상기의 반도체 기판의 일부의 영역을 덮는 마스크를 형성하는 단계와, 마스크를 형성한 마스크 영역 이외의 영역에서 제2 반도체부를 에칭에 의해 제거하는 단계와, 제2 반도체부를 에칭에 의해 제거하는 단계 후에, 마스크를 제거하여 마스크 제거 영역을 형성하는 단계와, 마스크 영역 이외의 영역에서 제1 반도체부에 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계와, 마스크 제거 영역에서 제2 반도체부에 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계를 구비하는, 전자 디바이스의 제조 방법을 제공한다.
또한 상기 발명의 개요는, 본 발명의 필요한 특징 모두를 열거한 것이 아니다. 또한 이들 특징군의 부분 조합도 또한 발명이 될 수 있다.
도 1은 반도체 기판(100)의 단면의 일례를 나타낸다.
도 2는 반도체 기판(100)의 제조 방법의 흐름도를 나타낸다.
도 3은 다른 실시 형태에 관한 반도체 기판(100)의 단면의 일례를 나타낸다.
도 4는 다른 실시 형태에 관한 반도체 기판(100)의 단면의 일례를 나타낸다.
도 5는 다른 실시 형태에 관한 반도체 기판(100)의 단면의 일례를 나타낸다.
도 6은 반도체 기판(100) 상에 상보형 전계 효과 트랜지스터를 형성한 전자 디바이스(150)의 단면의 일례를 나타낸다.
도 7은 전자 디바이스(150)를 제조하는 방법을 나타내는 흐름도를 나타낸다.
도 8은 다른 실시 형태에 관한 반도체 기판(100)의 단면의 일례를 나타낸다.
도 9는 도 8에 나타낸 반도체 기판(100)을 사용하여 상보형 전계 효과 트랜지스터를 형성한 전자 디바이스(150)를 나타낸다.
도 10은 도 8에 나타낸 반도체 기판(100)의 특성을 확인하기 위해 제작한 반도체 기판(100)의 일례를 나타낸다.
도 11은 제작한 반도체 기판(100)의 특성과 비교하기 위해 제작한 p형 p-HHMT 단체(單體)의 비교 샘플의 구조를 나타낸다.
도 12는 제작한 샘플의 시트 캐리어 농도 및 이동도의 측정 결과를 나타낸다.
도 13은 쇼트키층(414)에 형성한 전극(450) 및 전극(452)의 형상을 나타낸다.
도 14는 버퍼층(402) 상에 형성한 2개의 전극을 사용하여 내전압 및 누설 전류를 측정한 결과를 나타낸다.
이하, 발명의 실시 형태를 통해 본 발명을 설명하지만, 이하의 실시 형태는 청구범위에 관한 발명을 한정하는 것은 아니다. 또한 실시 형태 중에서 설명되는 특징의 조합 모두가 발명의 해결 수단에 필수적이라고 할 수는 없다.
도 1은 반도체 기판(100)의 단면의 일례를 나타낸다. 반도체 기판(100)은 베이스 기판(110), 제1 반도체부(200), 분리층(300) 및 제2 반도체부(400)를 구비한다. 제1 반도체부(200)는 베이스 기판(110) 상에 형성되어 있다. 분리층(300)은 제1 반도체부(200)의 상방에 형성되어 있다. 제2 반도체부(400)는 분리층(300)의 상방에 형성되어 있다.
베이스 기판(110)은 제1 반도체부(200), 분리층(300) 및 제2 반도체부(400)를 지지하는 기판이다. 예를 들어, 베이스 기판(110)은 3-5족 화합물 반도체를 포함하는 기판이다. 일례로서, 베이스 기판(110)은 GaAs 기판이다. 베이스 기판(110)은 Si 기판, SOI 기판, Ge 기판 및 GOI 기판 중 어느 하나의 기판 상에 3-5족 화합물 반도체가 에피택셜 성장에 의해 형성된 기판일 수도 있다.
제1 반도체부(200)는 제1 전도형의 다수 캐리어를 포함하는 제1 채널층(208)을 갖는다. 제1 전도형의 다수 캐리어는 전자 또는 정공 중 어느 하나이다. 예를 들어, 제1 전도형의 다수 캐리어가 전자인 경우에는, 제1 채널층(208)은 n형 반도체이다. 제1 전도형의 다수 캐리어가 정공인 경우에는, 제1 채널층(208)은 p형 반도체이다. 반도체 기판(100)에 전계 효과 트랜지스터가 형성되는 경우에는, 제1 채널층(208)은 소스 전극 및 드레인 전극 사이에서 캐리어가 이동하는 채널로서 기능한다.
제2 반도체부(400)는 제1 전도형과는 반대인 제2 전도형의 다수 캐리어를 포함하는 제2 채널층(408)을 갖는다. 예를 들어, 제1 채널층(208)에서의 다수 캐리어가 전자인 경우에는, 제2 채널층(408)에서의 다수 캐리어는 정공이다. 제1 채널층(208)에서의 다수 캐리어가 정공인 경우에는, 제2 채널층(408)에서의 다수 캐리어는 전자이다.
제1 반도체부(200)가 다수 캐리어로서 전자를 갖는 경우에는, 제1 반도체부(200)에는 예를 들어 n형 p-HEMT(부정형 고전자 이동도 트랜지스터; pseudomorphic-High Electron Mobility Transistor)를 형성할 수 있다. 제2 반도체부(400)가 다수 캐리어로서 정공을 갖는 경우에는, 제2 반도체부(400)에는 예를 들어 p형 p-HHMT(부정형 고정공 이동도 트랜지스터; pseudomorphic-High Hole Mobility Transistor)를 형성할 수 있다. 해당 n형 p-HEMT 및 p형 p-HHMT는 상보형 전계 효과 트랜지스터로서 기능한다.
분리층(300)은 제1 반도체부(200)의 불순물 준위보다도 깊은 준위의 불순물 준위를 부여하는 불순물을 갖는다. 분리층(300)은 해당 불순물로서 예를 들어 산소 원자, 붕소 원자, 크롬 원자 또는 철 원자를 갖는다. 분리층(300)이 불순물을 가지면, 분리층(300)을 구성하는 격자 배열에 불규칙성이 발생한다. 그 결과, 분리층(300)은 제1 반도체부(200)로부터 제2 반도체부(400)를 향해 이동하는 캐리어를 트랩하여, 캐리어가 제2 반도체부(400)에 도달되는 것을 방지한다.
As 원소를 포함하는 3-5족 화합물 반도체, P 원소를 포함하는 3-5족 화합물 반도체 및 N 원소를 포함하는 3-5족 화합물 반도체에 있어서는, 전도대로부터 0.20eV의 범위 내에 도너(donor) 준위가 존재하는 불순물이 첨가되어 있다. 또한 가전자대로부터 0.20eV의 범위 내에 억셉터(acceptor) 준위가 존재하는 불순물이 첨가되어 있다. 제1 반도체부(200)의 캐리어가 전자인 경우에는, 분리층(300)이 갖는 전자 포획 중심의 준위가 도너 준위보다도 깊은 준위에 있으면, 분리층(300)은 제1 반도체부(200)로부터 이동해 온 전자를 효과적으로 트랩할 수 있다. 또한, 제1 반도체부(200)의 캐리어가 정공인 경우에는, 분리층(300)이 갖는 정공 포획 중심의 준위가 억셉터 준위보다도 깊은 준위에 있으면, 분리층(300)은 제1 반도체부(200)로부터 이동해 온 정공을 효과적으로 트랩할 수 있다.
전자 포획 중심의 준위 및 정공 포획 중심의 준위가 각각 도너 준위 및 억셉터 준위보다도 얕은 경우에는, 불순물이 캐리어를 트랩해도 트랩된 캐리어가 용이하게 여기되어 자유롭게 이동하는 캐리어가 된다. 따라서, 바람직하게는 분리층(300)은 제1 반도체부(200)에서의 다수 캐리어가 전자인 경우에는, 분리층(300)의 전도대로부터 0.25eV 이상 깊은 준위에 전자를 포획하는 전자 포획 중심을 갖는다. 분리층(300)은 제1 반도체부(200)에서의 다수 캐리어가 정공인 경우에는, 분리층(300)의 가전자대로부터 0.25eV 이상 깊은 준위에 정공을 포획하는 정공 포획 중심을 갖는다.
베이스 기판(110)이 GaAs인 경우에는, 일례로서 제1 채널층(208) 및 제2 채널층(408)은 InzGa1 - zAs(0≤z≤1)이다. 제1 채널층(208) 및 제2 채널층(408)의 각각은 상이한 z의 값을 가질 수도 있다.
분리층(300)은, 일례로서 산소 원자가 도핑된 AlyGa1 - yAs(0≤y≤1)이다. 분리층(300)이 제1 반도체부(200) 및 제2 반도체부(400)와 격자간 거리가 대략 동등해지는 조성을 가지며 산소 원자 등의 깊은 준위의 불순물을 포함함으로써, 제1 반도체부(200) 및 제2 반도체부(400)와 격자 정합 또는 의사 격자 정합함과 동시에, 제1 반도체부(200)와 제2 반도체부(400) 사이에서의 캐리어의 확산을 방지할 수 있다.
여기서, 본 명세서에서 「의사 격자 정합」이란, 완전한 격자 정합은 아니지만, 서로 접하는 2개의 반도체의 격자 상수의 차가 작으며, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서 서로 접하는 2개의 반도체를 적층할 수 있는 상태를 말한다. 이때, 각 반도체의 결정 격자가 탄성 변형할 수 있는 범위 내에서 변형함으로써 상기 격자 상수의 차가 흡수된다. 예를 들어, Ge와 GaAs의 적층 상태는 의사 격자 정합의 상태이다.
분리층(300)은 제1 반도체부(200)에서의 제1 전도형의 다수 캐리어를 모두 트랩할 수 있는 수의 불순물 원자를 갖는다. 예를 들어, 제1 채널층(208)이 전자를 다수 캐리어로서 갖는 경우에는, 제1 채널층(208)은 제2 채널층(408)에 포함되는 전자 캐리어 수 및 분리층(300)에 포함되는 전자 캐리어 수의 합계 캐리어 수보다도 큰 수의 전자 캐리어를 갖는다. 제2 채널층(408)은 제1 채널층(208)에 포함되는 정공 캐리어 수 및 분리층(300)에 포함되는 정공 캐리어 수의 합계 캐리어 수보다도 큰 수의 정공 캐리어를 갖는다.
분리층(300)이 제1 반도체부(200)에서의 다수 캐리어를 모두 트랩할 수 있는 수 이상의 수의 불순물 원자를 가짐으로써, 제1 반도체부(200)가 갖는 다수 캐리어가 제2 반도체부(400)에 도달하는 확률을 보다 낮게 할 수 있다. 그러나, 분리층(300)이 갖는 불순물 원자의 농도가 지나치게 높은 경우에는, 분리층(300)의 결정 구조에 결함이 발생하므로, 제1 반도체부(200) 및 제2 반도체부(400)와 격자 정합 또는 의사 격자 정합하지 않는 경우가 있다. 따라서, 예를 들어 분리층(300)에서의 불순물 농도는 1×1021(cm-3) 미만인 것이 바람직하다.
도 2는 반도체 기판(100)의 제조 방법의 흐름도를 나타낸다. S102에 있어서, 반도체를 결정 성장에 따라 형성하기 위한 반응로 내에 베이스 기판(110)을 장치한다. 이어서, S104에 있어서 제1 반도체부(200)를 형성한다. S104에 있어서는, 예를 들어 MOCVD법을 사용하여 제1 채널층(208)을 베이스 기판(110) 상에 에피택셜 성장에 의해 형성한다.
MOCVD법에 의한 에피택셜 성장에 있어서, 3족 원소 원료로서 각 금속 원자에 탄소수 1 내지 3의 알킬기 또는 수소가 결합한 트리알킬 화합물 또는 3 수소화물을 사용할 수 있다. 예를 들어, 트리메틸갈륨(TMG), 트리메틸인듐(TMI), 트리메틸알루미늄(TMA) 등을 사용할 수 있다. 5족 원소 원료 가스로서 아르신(AsH3) 또는 아르신이 포함하는 적어도 하나의 수소 원자를 탄소수 1 내지 4의 알킬기로 치환한 알킬아르신, 포스핀(PH3) 등을 사용할 수 있다.
계속해서, S106에 있어서 분리층(300)을 형성한다. S106에 있어서는, 3족 원소 원료 및 5족 원소 원료와 함께, 불순물 원자를 구성 요소로 하는 단체 또는 화합물을 반응로에 넣는다. 예를 들어, 분리층(300)이 AlyGa1 - yAs인 경우에는, 3족 원소 원료로서의 트리메틸갈륨 및 트리메틸알루미늄, 5족 원소 원료 가스로서의 아르신과 함께, 산소 원자를 구성 요소로 하는 부틸에테르 가스를 반응로에 넣고 베이스 기판(110)을 가열함으로써, 불순물로서 산소 원자를 포함하는 AlyGa1 - yAs를 에피택셜 성장에 의해 형성할 수 있다. S106에 있어서, 크롬 원자 또는 철 원자를 분리층(300)에 도입할 경우에는, 분자선 애피택시법(MBE법)을 사용하여, AlyGa1 - yAs를 에피택셜 성장에 의해 형성할 수 있다.
이어서, S108에 있어서, 제2 반도체부(400)를 형성한다. S108에 있어서는, 예를 들어 MOCVD법을 사용하여 제2 채널층(408)을 분리층(300) 상에 에피택셜 성장에 의해 형성한다. 이상의 순서에 의해, 분리층(300)에 의해 분리된 제1 반도체부(200) 및 제2 반도체부(400)를 갖는 반도체 기판(100)을 제조할 수 있다.
도 3은 다른 실시 형태에 관한 반도체 기판(100)의 단면의 일례를 나타낸다. 동 도면에서 제1 반도체부(200)는, 도 1에 도시한 제1 반도체부(200)에 대하여 제1 채널층(208)의 상방에 형성된 콘택트층(216)을 더 갖는다. 제2 반도체부(400)는, 도 1에 도시한 제2 반도체부(400)에 대하여 제2 채널층(408)의 상방에 형성된 콘택트층(416)을 더 갖는다.
콘택트층(216) 및 콘택트층(416)은 반도체 기판(100)에 전계 효과 트랜지스터 등의 전자 소자를 형성하는 경우에 형성하는 전극과, 제1 채널층(208) 및 제2 채널층(408) 사이의 전도성을 확보한다. 예를 들어, 제1 채널층(208)이 i-InGaAs인 경우에는, 콘택트층(216)은 n-GaAs이다. 제2 채널층(408)이 i-InGaAs인 경우에는, 콘택트층(416)은 p-GaAs이다.
도 4는 다른 실시 형태에 관한 반도체 기판(100)의 단면의 일례를 나타낸다. 도 4에서의 제1 반도체부(200)는 도 3에 도시한 제1 반도체부(200)에 대하여 쇼트키층(214)을 더 갖는다. 또한 도 4에서의 제2 반도체부(400)는 도 3에 도시한 제2 반도체부(400)에 대하여 쇼트키층(414)을 더 갖는다.
쇼트키층(214)은 제1 채널층(208)과 콘택트층(216) 사이에 형성되어 있다. 또한 쇼트키층(414)은 제2 채널층(408)과 콘택트층(416) 사이에 형성되어 있다.
도 5는 다른 실시 형태에 관한 반도체 기판(100)의 단면의 일례를 나타낸다. 도 5에서의 반도체 기판(100)은, 도 3에 도시한 반도체 기판(100)에 대하여 에칭 정지층(310)을 더 구비한다. 에칭 정지층(310)은 제1 반도체부(200) 및 분리층(300) 사이에 형성되어 있다.
에칭 정지층(310)은 소정의 에칭 조건 하의 에칭 속도가 분리층(300)의 에칭 속도보다도 작다. 반도체 기판(100)이 에칭 정지층(310)을 구비함으로써, 해당 에칭 조건에서 제2 반도체부(400) 및 분리층(300)을 에칭함으로써 제1 반도체부(200)를 용이하게 노출시킬 수 있다.
예를 들어, 제1 반도체부(200)에 n형 전계 효과 트랜지스터를 형성하고, 제2 반도체부(400)에 p형 전계 효과 트랜지스터를 형성하는 경우에는, n형 전계 효과 트랜지스터를 형성하는 영역에서 제1 반도체부(200)의 표면이 노출된다. n형 전계 효과 트랜지스터를 형성하는 영역에서 제1 반도체부(200)의 표면을 노출하기 위해서는, p형 전계 효과 트랜지스터를 형성하는 영역을 마스크한 후에, 마스크한 영역 이외의 영역에서의 제2 반도체부(400) 및 분리층(300)을 에칭으로 제거한다. 노출된 제1 반도체부(200)의 표면 및 (400)의 표면에 소스 전극, 게이트 전극, 드레인 전극을 형성함으로써, 제1 반도체부(200) 및 제2 반도체부(400)는 각각 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터의 채널로서 기능한다.
여기서, 에칭 정지층(310)을 에칭하는 속도가 제2 반도체부(400) 및 분리층(300)을 에칭하는 속도보다도 작은 경우에는, 제2 반도체부(400) 및 분리층(300)을 에칭하는 사이에 있어서의 에칭 시간 등의 에칭 조건의 제어에 요구되는 정밀도가 낮아진다. 제2 반도체부(400) 및 분리층(300)의 에칭을 종료할 때까지의 시간을 고정밀도로 제어하지 않는 경우에도, 에칭 정지층(310)이 모두 에칭으로 제거될때까지의 시간 내에 에칭을 종료하면, 제1 반도체부(200)가 에칭되는 것을 방지할 수 있기 때문이다.
제2 반도체부(400) 및 분리층(300)의 에칭의 종료 후에, 에칭 정지층(310)을 에칭하는 속도가 제2 반도체부(400) 및 분리층(300)을 에칭하는 속도보다도 큰 경우에는, 에칭 정지층(310)을 에칭하는 사이에 있어서의 에칭 시간 등의 에칭 조건의 제어에 요구되는 정밀도가 낮아진다. 에칭 정지층(310)의 에칭을 종료할 때까지의 시간을 고정밀도로 제어하지 않는 경우에도, 제1 반도체부(200)가 에칭될 때까지의 시간 내에 에칭을 종료하면, 제1 반도체부(200)가 에칭되는 것을 방지할 수 있기 때문이다.
제2 반도체부(400) 및 분리층(300)의 에칭 속도는, 에칭 정지층(310)의 에칭 속도에 대하여 10배 이상인 것이 바람직하고, 50배 이상인 것이 보다 바람직하다. 일례로서, 제2 반도체부(400) 및 분리층(300)이 GaAs이며 에칭 정지층(310)이 InGaP인 경우에 인산을 사용하여 에칭을 하면, InGaP의 에칭 속도는 GaAs의 에칭 속도의 약 100분의 1이다. 제2 반도체부(400) 및 분리층(300)이 InGaP이며 에칭 정지층(310)이 GaAs인 경우에 염산을 사용하여 에칭을 하면, GaAs의 에칭 속도는 InGaP의 에칭 속도의 약 300분의 1이다.
에칭 정지층(310)은 제1 반도체부(200) 및 분리층(300)과 격자 정합 또는 의사 격자 정합하고, 분리층(300)은 제2 반도체부(400)와 격자 정합 또는 의사 격자 정합하고 있다. 구체적으로는, 에칭 정지층(310)의 격자간 거리는 제1 반도체부(200) 및 분리층(300)의 격자간 거리와 대략 동등하다. 또한 분리층(300)의 격자간 거리는 제2 반도체부(400)의 격자간 거리와 대략 동등하다. 제1 반도체부(200) 및 제2 반도체부(400)가 AlGaAs를 포함하는 경우에는, 에칭 정지층(310)은 예를 들어 i-IntGa1 - tP(0≤t≤1)이다.
도 6은 반도체 기판(100) 상에 상보형 전계 효과 트랜지스터를 형성한 전자 디바이스(150)의 단면의 일례를 나타낸다. 전자 디바이스(150)에 있어서는, 도 5에 도시한 반도체 기판(100)에서의 일부 영역에서 제2 반도체부(400), 분리층(300) 및 에칭 정지층(310)이 에칭 등에 의해 제거되어 있다.
전자 디바이스(150)는 제1 채널층(208) 상에 콘택트(220) 및 콘택트(222)를 갖는다. 콘택트(220) 및 콘택트(222)는, 도 5에 도시한 콘택트층(216)의 일부를 제거함으로써 형성된다.
또한 전자 디바이스(150)는 콘택트(220) 상에 형성된 소스 전극(230), 제1 채널층(208) 상에 형성된 게이트 전극(232), 및 콘택트(222) 상에 형성된 드레인 전극(234)을 갖는다. 소스 전극(230), 게이트 전극(232) 및 드레인 전극(234)은 반도체 기판(100)에 형성된 n형 전계 효과 트랜지스터의 제어 전극이다. 소스 전극(230)으로부터 주입되는 전자는 채널로서의 제1 채널층(208) 내를 이동하여 드레인 전극(234)에 수집된다.
전자 디바이스(150)는 제2 채널층(408) 상에 콘택트(420) 및 콘택트(422)를 갖는다. 콘택트(420) 및 콘택트(422)는, 도 5에 도시한 콘택트층(416)의 일부를 제거함으로써 형성된다.
또한 전자 디바이스(150)는 콘택트(420) 상에 형성된 소스 전극(430), 제2 채널층(408) 상에 형성된 게이트 전극(432), 및 콘택트(422) 상에 형성된 드레인 전극(434)를 갖는다. 소스 전극(430), 게이트 전극(432) 및 드레인 전극(434)은 반도체 기판(100)에 형성된 p형 전계 효과 트랜지스터의 제어 전극이다. 소스 전극(430)으로부터 주입되는 정공은 채널로서의 제2 채널층(408) 내를 이동하여 드레인 전극(434)에 수집된다.
도 7은 전자 디바이스(150)를 제조하는 방법을 나타내는 흐름도를 나타낸다. S102에서 S108까지의 단계는, 도 2에 도시한 S102에서 S108까지의 단계와 동일하다. S102에서 S108까지의 단계에 있어서 반도체 기판(100)을 제조한다. 이어서, 반도체 기판(100)의 일부 영역을 덮는 마스크를 형성하는 단계 S110에 있어서, 제2 반도체부(400), 분리층(300) 및 에칭 정지층(310)을 제거하지 않는 영역에 마스크를 형성한다. 즉, 레지스트 등을 도포함으로써, p형 전계 효과 트랜지스터를 형성하는 영역을 마스크한다.
계속해서, 에칭하는 단계 S112에 있어서, n형 전계 효과 트랜지스터를 형성하는 영역, 즉 S110에서 마스크를 형성한 영역 이외의 영역에서의 제2 반도체부(400), 분리층(300) 및 에칭 정지층(310)을 에칭에 의해 제거한다. S110에서 마스크를 형성한 마스크 영역에서는, 제2 반도체부(400), 분리층(300) 및 에칭 정지층(310)이 제거되지 않는다.
제2 반도체부(400) 및 분리층(300)을 에칭하는 조건과, 에칭 정지층(310)을 에칭하는 조건을 다른 조건으로 할 수도 있다. 예를 들어, 제2 반도체부(400) 및 분리층(300)의 에칭 속도는 에칭 정지층(310)의 에칭 속도보다도 큰 것이 바람직하다.
이어서, 마스크를 제거하는 단계 S114에 있어서, p형 전계 효과 트랜지스터를 형성하는 영역에 실시한 마스크를 제거하여 마스크 제거 영역을 형성한다. 해당 마스크는 레지스트 박리액 등을 사용하여 제거할 수 있다.
계속해서, 콘택트층을 형성하는 단계 S116에 있어서, 콘택트층(216)의 일부 영역을 제거함으로써 콘택트(220) 및 콘택트(222)를 형성한다. 또한 콘택트층(416)의 일부 영역을 제거함으로써 콘택트(420) 및 콘택트(422)를 형성한다. 구체적으로는, 콘택트(220), 콘택트(222), 콘택트(420) 및 콘택트(422)를 형성하는 영역에 레지스트를 도포한 후에 에칭함으로써, 콘택트(220), 콘택트(222), 콘택트(420) 및 콘택트(422)를 형성하는 영역 이외의 영역을 제거할 수 있다.
마지막으로, 전극을 형성하는 단계 S118에 있어서, 마스크 영역 이외의 영역에서 소스 전극(230), 게이트 전극(232) 및 드레인 전극(234)을 각각 콘택트(220), 쇼트키층(214) 및 콘택트(222) 상에 형성한다. 마찬가지로, 마스크 제거 영역에서, 소스 전극(430), 게이트 전극(432) 및 드레인 전극(434)을 각각 콘택트(420), 쇼트키층(414) 및 콘택트(422) 상에 형성한다. 소스 전극(230), 게이트 전극(232), 드레인 전극(234), 소스 전극(430), 게이트 전극(432) 및 드레인 전극(434)은, 예를 들어 금속 증착에 의해 형성된다.
도 8은 다른 실시 형태에 관한 반도체 기판(100)의 단면의 일례를 나타낸다. 도 8에서의 반도체 기판(100)은 도 5에 도시한 반도체 기판(100)에 대하여 버퍼층(202), 전자 공급층(204), 스페이서층(206), 스페이서층(210), 전자 공급층(212), 쇼트키층(214), 버퍼층(402), 정공 공급층(404), 스페이서층(406), 스페이서층(410), 정공 공급층(412) 및 쇼트키층(414)을 더 구비한다.
버퍼층(202)은 베이스 기판(110)과 전자 공급층(204)의 격자간 거리를 정합시키는 완충층으로서 기능하는 반도체층이다. 버퍼층(202)은 전자 공급층(204)의 결정질을 확보할 목적으로 형성된 반도체층일 수도 있다. 버퍼층(202)은, 예를 들어 에피택셜 성장법에 의해 베이스 기판(110) 상에 형성된다. 버퍼층(202)의 재료는, 예를 들어 GaAs 또는 AlGaAs이다.
전자 공급층(204) 및 전자 공급층(212)은 제1 채널층(208)에 캐리어를 공급하는 반도체이다. 제1 채널층(208)을 n형 전계 효과 트랜지스터의 채널로서 사용하는 경우에, 전자 공급층(204) 및 전자 공급층(212)은 예를 들어 반도체 내에서 n형 전도형을 나타내는 불순물을 갖는다. 일례로서, 전자 공급층(204) 및 전자 공급층(212)은 규소 원자를 갖는다.
스페이서층(206) 및 스페이서층(210)은 각각 전자 공급층(204)과 제1 채널층(208) 사이 및 전자 공급층(212)과 제1 채널층(208) 사이에 형성된다. 스페이서층(206) 및 스페이서층(210)은 전자 공급층(204) 및 전자 공급층(212) 내의 불순물이 제1 채널층(208)에 확산되는 것을 억제한다. 또한 스페이서층(206) 및 스페이서층(210)은 제1 채널층(208)에서의 캐리어의 이동도가 불순물 이온 산란에 의해 저감되는 것을 방지한다. 스페이서층(206) 및 스페이서층(210)의 재료는, 예를 들어 AlGaAs이다.
버퍼층(402)은 분리층(300)과 정공 공급층(404)의 격자간 거리를 정합시키는 완충층으로서 기능하는 반도체층이다. 버퍼층(402)은 정공 공급층(404)의 결정질을 확보할 목적으로 형성한 반도체층일 수도 있다. 버퍼층(402)은, 예를 들어 에피택셜 성장법에 의해 분리층(300) 상에 형성된다. 버퍼층(402)의 재료는, 예를 들어 GaAs 또는 AlGaAs이다.
정공 공급층(404) 및 정공 공급층(412)은 제2 채널층(408)에 캐리어를 공급하는 반도체이다. 제2 채널층(408)을 p형 전계 효과 트랜지스터의 채널로 사용하는 경우에, 정공 공급층(404) 및 정공 공급층(412)은 예를 들어 반도체 내에서 p형 전도형을 나타내는 불순물을 갖는다. 일례로서, 정공 공급층(404) 및 정공 공급층(412)은 탄소 원자를 갖는다.
스페이서층(406) 및 스페이서층(410)은 각각 정공 공급층(404)과 제2 채널층(408) 사이 및 정공 공급층(412)과 제2 채널층(408) 사이에 형성된다. 스페이서층(406) 및 스페이서층(410)은 정공 공급층(404) 및 정공 공급층(412) 내의 불순물이 제2 채널층(408)에 확산되는 것을 억제한다. 또한 스페이서층(406) 및 스페이서층(410)은 제2 채널층(408)에서의 캐리어의 이동도가 불순물 이온 산란에 의해 저감되는 것을 방지한다. 스페이서층(406) 및 스페이서층(410)의 재료는, 예를 들어 AlGaAs이다.
도 8에 나타내는 반도체 기판(100)에 있어서, 분리층(300)은 전자 공급층(204)에서의 전자 캐리어의 수 및 전자 공급층(212)에서의 정공 캐리어의 수의 어느 하나보다도 큰 수의 캐리어를 갖는다. 상기 제1 반도체부에서의 제1 전도형의 다수 캐리어를 모두 트랩할 수 있는 만큼의 수 이상의 수의 불순물 원자가 필요하다.
도 9는 도 8에 나타낸 반도체 기판(100)을 사용하여 상보형 전계 효과 트랜지스터를 형성한 전자 디바이스(150)를 나타낸다. 도 9에 나타내는 전자 디바이스(150)는 도 6에 나타낸 전자 디바이스(150)에 대하여, 제1 반도체부(200) 및 제2 반도체부(400)에 있어서의 층 구조가 상이하다.
도 9에 나타내는 전자 디바이스(150)를 제조하는 경우에는, 도 7을 사용하여 설명한 에칭하는 단계 S112에 있어서, 도 8에 나타낸 반도체 기판(100)에서의 n형 전계 효과 트랜지스터를 형성하는 영역의 콘택트층(416)에서부터 에칭 정지층(310)까지의 층을 제거한다. 제1 에칭 조건에 있어서 콘택트층(416)에서부터 분리층(300)까지의 층을 제거하고, 제2 에칭 조건에 있어서 에칭 정지층(310)을 제거함으로써, 에칭 시간을 높은 정밀도로 제어하지 않고, 콘택트층(416)에서부터 에칭 정지층(310)까지의 층을 제거할 수 있다.
그 후, 도 6에 나타낸 전자 디바이스(150)를 제조하는 경우와 마찬가지의 순서에 의해, 콘택트(220), 콘택트(222), 콘택트(420) 및 콘택트(422)를 형성한다. 또한 소스 전극(230), 게이트 전극(232), 드레인 전극(234), 소스 전극(430), 게이트 전극(432) 및 드레인 전극(434)을 형성한다. 이상의 순서에 의해, 단일의 반도체 기판(100) 상에 p형 전계 효과 트랜지스터 및 n형 전계 효과 트랜지스터를 가짐과 동시에, 각각의 전계 효과 트랜지스터간에 흐르는 누설 전류가 작은 전자 디바이스를 제조할 수 있다.
실시예
(실험예 1)
도 10은 도 8에 나타낸 반도체 기판(100)의 특성을 확인하기 위해 제작된 반도체 기판(100)의 일례를 나타낸다. 도 10에 도시하는 반도체 기판(100)은 도 8에 나타낸 반도체 기판(100)과 동등한 구조를 갖는다. 도 11은 제작한 반도체 기판(100)의 특성과 비교하기 위해 제작된 p형 p-HHMT 단체의 비교 샘플의 구조를 나타낸다. 본 실험에서는 반도체 기판(100)의 제2 채널층(408)에서의 시트 캐리어 농도 및 이동도가 p형 p-HHMT 단체의 비교 샘플과 동등한 특성을 갖는지 여부를 판정한다. 이하, 실험에 사용한 반도체 기판(100)의 제작 순서를 설명한다.
우선, GaAs의 베이스 기판(110)을 반응로에 장치하였다. 계속해서, 버퍼층(202)에서부터 콘택트층(216)까지의 층을 순차 MOCVD법에 기초하는 에피택셜 성장에 의해 형성하였다. 이어서, 콘택트층(216) 상에 i-InGaP를 포함하는 에칭 정지층(310)을 에피택셜 성장에 의해 형성하였다. 도 10에 도시한 바와 같이, 각 층의 기능에 따라서 각각 상이한 조성, 막 두께 및 불순물 농도에 가능한 한 에피택셜 성장의 조건을 조정하였다.
계속해서, 트리메틸갈륨 및 트리메틸알루미늄, 아르신 및 부틸에테르 가스를 반응로에 넣고 베이스 기판(110)을 가열함으로써, 에칭 정지층(310) 상에 산소 원자를 포함하는 AlGaAs를 포함하는 분리층(300)을 에피택셜 성장에 의해 형성하였다. 분리층(300)을 에피택셜 성장에 의해 형성한 후에, 버퍼층(402)에서부터 콘택트층(416)까지의 층을 순차 에피택셜 성장에 의해 형성하였다.
본 실험에 있어서는, 분리층(300) 내의 산소 원자 농도가 상이한 복수의 샘플을 제작하고, 각각의 산소 원자 농도에서의 반도체 기판(100)의 특성을 측정하였다. 구체적으로는, 분리층(300)의 산소 원자 농도가 각각 0(cm-3), 1.0×1019(cm-3), 2.0×1019(cm-3) 및 4.0×1019(cm-3)인 샘플 1, 샘플 2, 샘플 3 및 샘플 4를 제작하였다.
제작한 반도체 기판(100)의 제2 채널층(408)에서의 시트 캐리어 농도 및 이동도의 홀 효과 측정을 하였다. 해당 측정에 앞서, 시트르산으로 에칭하여 콘택트층(416)을 제거하여 쇼트키층(414)의 표면을 노출시켰다. 얻어진 반도체 기판으로부터 7 ㎜각의 시료를 잘라내고, 얻어진 시료의 일면의 네 모퉁이에 In 전극을 형성하고, 반 데르 포(van der Pauw)법으로 홀 효과 측정을 행하였다.
도 12는 제작한 샘플의 제2 채널층(408)에서의 시트 캐리어 농도 및 이동도의 측정 결과를 나타낸다. 샘플 1 및 샘플 2는 n형의 전도형을 나타낸다. 샘플 1 및 샘플 2에서는 분리층(300)의 산소 원자 농도가 충분히 크지 않으므로, n형 p-HEMT가 형성되는 제1 반도체부(200) 내의 전자의 일부가 분리층(300)을 통과하였다고 생각된다. 분리층(300)을 통과한 전자의 일부는 p형 p-HHMT가 형성되는 제2 반도체부(400) 내의 정공을 모두 보상하고, 잔류한 전자가 제2 채널층(408) 내를 이동하였다고 생각된다.
샘플 3에서는 버퍼층(202)에서부터 콘택트층(216)까지의 층으로 구성되는 제1 반도체부(200) 내의 전자의 일부가 분리층(300)을 통과하고, 분리층(300)을 통과한 전자의 일부가 제2 반도체부(400) 내의 정공을 모두 보상하였다고 생각된다. 그 결과, 제2 채널층(408)에는 전자 및 정공 모두 존재하지 않는 상태가 되고, 측정 가능 범위를 초과하는 고저항이 되었다고 생각된다.
이상과 같이, 샘플 1, 샘플 2 및 샘플 3에서는 제2 채널층(408) 내에서 정공이 고속으로 이동하기 곤란하다. 따라서, 분리층(300)에서의 산소 원자 농도가 샘플 1, 샘플 2 및 샘플 3에 사용한 농도인 경우에는, 제2 반도체부(400)는 p형 p-HHMT의 형성에 적합하지 않다고 생각된다.
이에 대해 샘플 4는 p형 전도형을 나타내고 있다. 제1 반도체부(200)에서 제2 반도체부(400)를 향하여 이동한 전자가 분리층(300)에서 트랩되었으므로, 제2 채널층(408)에는 정공이 잔류되었다고 생각된다. 샘플 4의 시트 캐리어 농도 및 이동도를 비교 샘플의 시트 캐리어 농도 및 이동도와 비교하면, 거의 동등한 값을 나타내고 있다. 따라서, 샘플 4에서의 분리층(300)이 충분히 높은 농도의 산소 원자를 가짐으로써, 샘플 4는 n형 p-HEMT 및 p형 p-HHMT를 형성하는 것에 적합한 반도체 기판인 것을 알 수 있다.
(실험예 2)
실험예 1에서 제작한 반도체 기판(100)에 있어서, 콘택트층(416)에서부터 정공 공급층(404)까지의 층을 에칭에 의해 제거하여 버퍼층(402)의 표면을 노출시켰다. 도 13은 버퍼층(402)에 형성한 전극(450) 및 전극(452)의 형상을 나타낸다. 전극(450) 및 전극(452)은 버퍼층(402) 표면에 순차 AuGe, Ni, Au를 포함하는 층을 각각 10nm, 10nm, 100nm의 두께가 되도록 증착하여 형성한 금속 전극이다.
도 14는 버퍼층(402) 상에 형성된 2개의 전극을 사용하여 내전압 및 누설 전류를 측정한 결과를 나타낸다. 2개의 전극 사이에 전자에 의한 1.0×10-5(A)의 전류를 흐르게 했을 경우의 양쪽 전극 사이의 전압을 측정함으로써, 전자가 주입될 경우의 반도체 기판(100)의 내전압을 측정하였다. 한쪽의 전극으로부터 주입된 전자는 분리층(300) 내의 산소 원자에 의해 트랩된다. 그 결과, 분리층(300)의 산소 원자 농도가 커지면 커질수록, 반도체 기판(100)의 내전압이 커지는 것을 알 수 있다.
이어서, 2개의 전극 사이에 10V의 전압을 인가한 경우에 양쪽 전극 사이에 흐르는 전류를 측정함으로써, 전자가 주입될 경우의 반도체 기판(100)의 누설 전류를 측정하였다. 분리층(300)의 산소 원자 농도가 커지면 커질수록, 반도체 기판(100)의 누설 전류가 작아지는 것을 알 수 있다.
계속해서, 2개의 전극 사이에 정공에 의한 1.0×10-5(A)의 전류를 흐르게 했을 경우의 양쪽 전극 사이의 전압을 측정함으로써, 정공이 흐를 경우의 반도체 기판(100)의 내전압을 측정하였다. 한쪽 전극으로부터 주입된 정공은 분리층(300)과 베이스 기판(110) 사이의 제1 반도체부(200)에 의해 보상되므로 다른 쪽의 전극에 도달하지 않는다. 그 결과, 정공을 주입했을 경우의 내전압은 전자를 주입했을 경우의 내전압보다도 크다. 또한 정공을 주입했을 경우의 누설 전류는 전자를 주입했을 경우의 누설 전류보다도 작다. 또한 정공을 주입했을 경우의 내전압은 전자를 주입했을 경우의 내전압에 비하여, 분리층(300)의 산소 원자 농도와의 상관이 낮다.
이상, 본 발명을 실시 형태를 사용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 첨가하는 것이 가능함은 당업자에게 명확하다. 이와 같은 변경 또는 개량을 첨가한 형태도 본 발명의 기술적 범위에 포함될 수 있음은 청구범위의 기재로부터 명확하다.
청구범위, 명세서 및 도면 중에서 나타낸 장치, 시스템 및 방법에 있어서의 동작, 수순, 단계 및 단계 등의 각 처리의 실행 순서는 특별히 「보다 전에」, 「앞서」 등으로 명시되어 있지 않으며, 전의 처리의 출력을 후의 처리로 사용하지 않는 한, 임의의 순서로 실현할 수 있는 것에 유의해야 한다. 청구범위, 명세서 및 도면 중의 동작 흐름에 관해서, 편의상 「우선,」,「이어서,」 등을 사용하여 설명하였다고 해도, 이 순서로 실시하는 것이 필수적인 것을 의미하는 것은 아니다.
100: 반도체 기판
110: 베이스 기판
150: 전자 디바이스
200: 제1 반도체부
202: 버퍼층
204: 전자 공급층
206: 스페이서층
208: 제1 채널층
210: 스페이서층
212: 전자 공급층
214: 쇼트키층
216: 콘택트층
220: 콘택트
222: 콘택트
230: 소스 전극
232: 게이트 전극
234: 드레인 전극
300: 분리층
310: 에칭 정지층
400: 제2 반도체부
402: 버퍼층
404: 정공 공급층
406: 스페이서층
408: 제2 채널층
410: 스페이서층
412: 정공 공급층
414: 쇼트키층
416: 콘택트층
420: 콘택트
422: 콘택트
430: 소스 전극
432: 게이트 전극
434: 드레인 전극
450: 전극
452: 전극

Claims (17)

  1. 베이스 기판과,
    상기 베이스 기판 상에 형성되고, 제1 전도형의 다수 캐리어를 포함하는 제1 채널층을 갖는 제1 반도체부와,
    상기 제1 반도체부의 상방에 형성되고, 상기 제1 반도체부의 불순물 준위보다도 깊은 불순물 준위를 부여하는 불순물을 갖는 분리층과,
    상기 분리층의 상방에 형성되고, 상기 제1 전도형과는 반대인 제2 전도형의 다수 캐리어를 포함하는 제2 채널층을 갖는 제2 반도체부를 구비하는 반도체 기판.
  2. 제1항에 있어서, 상기 분리층은 상기 제1 반도체부에서의 제1 전도형의 다수 캐리어를 모두 트랩할 수 있는 수의 불순물 원자를 갖는 반도체 기판.
  3. 제2항에 있어서, 상기 베이스 기판이 GaAs이고,
    상기 분리층은 산소 원자가 도핑된 AlyGa1 - yAs(0≤y≤1)인 반도체 기판.
  4. 제3항에 있어서, 상기 제1 채널층 및 상기 제2 채널층은 InzGa1 - zAs(0≤z≤1)인 반도체 기판.
  5. 제1항에 있어서, 상기 분리층에서의 불순물 농도가 1×1021(cm-3) 미만인 반도체 기판.
  6. 제1항에 있어서, 상기 분리층은 상기 분리층의 전도대로부터 0.25eV 이상 깊은 준위에 전자를 포획하는 전자 포획 중심을 갖는 반도체 기판.
  7. 제1항에 있어서, 상기 분리층은 상기 분리층의 가전자대로부터 0.25eV 이상 깊은 준위에 정공을 포획하는 정공 포획 중심을 갖는 반도체 기판.
  8. 제1항에 있어서, 상기 분리층은 산소 원자, 붕소 원자, 크롬 원자 또는 철 원자를 갖는 반도체 기판.
  9. 제1항에 있어서, 상기 제1 채널층은 상기 제2 채널층에 포함되는 전자 캐리어 수 및 상기 분리층에 포함되는 전자 캐리어 수의 합계 캐리어 수보다도 큰 수의 전자 캐리어를 갖고,
    상기 제2 채널층은 상기 제1 채널층에 포함되는 정공 캐리어 수 및 상기 분리층에 포함되는 정공 캐리어 수의 합계 캐리어 수보다도 큰 수의 정공 캐리어를 갖는 반도체 기판.
  10. 제1항에 있어서, 상기 분리층과 상기 제1 반도체부의 사이에 형성되고, 소정의 에칭 조건 하의 에칭 속도가 상기 분리층의 에칭 속도보다도 작은 에칭 정지층을 더 구비하는 반도체 기판.
  11. 제10항에 있어서, 상기 에칭 정지층은 상기 제1 반도체부 및 상기 분리층과 격자 정합 또는 의사 격자 정합하고, 상기 분리층은 상기 제2 반도체부와 격자 정합 또는 의사 격자 정합하고 있는 반도체 기판.
  12. 제10항에 있어서, 상기 에칭 정지층이 i-IntGa1 - tP(0≤t≤1)인 반도체 기판.
  13. 제1항에 있어서, 상기 제1 반도체부는 상기 제1 채널층에 전자를 공급하는 n형 불순물을 포함하는 제1 캐리어 공급층을 더 갖고,
    상기 제2 반도체부는 상기 제2 채널층에 정공을 공급하는 p형 불순물을 포함하는 제2 캐리어 공급층을 더 갖고,
    상기 분리층은 제1 캐리어 공급층에서의 n형 캐리어 수 및 제2 캐리어 공급층에서의 p형 캐리어 수 중 어느 하나보다도 큰 수의 캐리어를 갖는 반도체 기판.
  14. 베이스 기판 상에, 제1 전도형의 다수 캐리어를 포함하는 제1 채널층을 갖는 제1 반도체부를 형성하는 단계와,
    상기 제1 반도체부의 상방에, 상기 제1 반도체부의 불순물 준위보다도 깊은 불순물 준위를 부여하는 불순물을 갖는 분리층을 형성하는 단계와,
    상기 분리층의 상방에, 상기 제1 전도형과는 반대인 제2 전도형의 다수 캐리어를 포함하는 제2 채널층을 갖는 제2 반도체부를 형성하는 단계를 구비하는, 반도체 기판의 제조 방법.
  15. 제14항에 있어서, 상기 제1 반도체부의 상방에, 소정의 에칭 조건 하의 에칭 속도가 상기 분리층의 에칭 속도보다도 작은 에칭 정지층을 형성하는 단계를 더 구비하는, 반도체 기판의 제조 방법.
  16. 베이스 기판과,
    상기 베이스 기판 상에 형성되고, 제1 전도형의 다수 캐리어를 포함하는 제1 채널층을 갖는 제1 반도체부와,
    상기 제1 반도체부의 상방에서의 일부의 영역에 형성되고, 상기 제1 반도체부의 불순물 준위보다도 깊은 불순물 준위를 부여하는 불순물을 갖는 분리층과,
    상기 분리층의 상방에 형성되고, 상기 제1 전도형과는 반대인 제2 전도형의 다수 캐리어를 포함하는 제2 채널층을 갖는 제2 반도체부와,
    상기 제1 반도체부에 형성된 소스 전극, 게이트 전극 및 드레인 전극과,
    상기 제2 반도체부에 형성된 소스 전극, 게이트 전극 및 드레인 전극을 구비하는 전자 디바이스.
  17. 제1항에 기재된 상기 반도체 기판의 일부의 영역을 덮는 마스크를 형성하는 단계와,
    상기 마스크를 형성한 마스크 영역 이외의 영역에서 상기 제2 반도체부를 에칭에 의해 제거하는 단계와,
    상기 제2 반도체부를 에칭에 의해 제거하는 단계 후에, 상기 마스크를 제거하여 마스크 제거 영역을 형성하는 단계와,
    상기 마스크 영역 이외의 영역에서 상기 제1 반도체부에 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계와,
    상기 마스크 제거 영역에서 상기 제2 반도체부에 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계를 구비하는, 전자 디바이스의 제조 방법.
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