JP3137032B2 - 相補型半導体装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、相補型半導体装置
とその製造方法に関するものである。さらに詳しくは、
III−Ｖ族化合物半導体を用いた低消費電力で高速動作
が可能な相補型半導体装置とその製造方法に関するもの
である。

【０００２】

【従来の技術】現在、Ｓｉ−ＭＯＳによる相補型回路
（ＣＭＯＳ）は、低消費電力であるため、高集積化に通
したデバイスとして、広く使われている。

【０００３】一方、さらなる低消費電力化の要請から、
従来、低消費電力で高速動作が可能な化合物半導体を用
いた相補型（コンプリメンタリ）素子の開発が活発に行
われている。

【０００４】ここでの課題は、ｐ型素子の性能向上であ
る。例えばＧａＡｓの場合、電子の移動度はＳｉと比較
して数倍速いが、ホールの移動度はＳｉと同等かドービ
ングした場合Ｓｉよりむしろ遅くなってしまうため、ｎ
型素子の高速性を生かすことができなくなる。

【０００５】そこで、ｐ型素子の移動度向上のため、２
次元電子ガスを用いるＨＥＭＴ（High Electron Mobi
lity Transistor）と同様に、ＡｌＧａＡｓ／ＧａＡｓ
のへテロ接合を形成して２次元ホールガスを発生させ、
これを利用する方法（R.A.Kiehl et al.,IEEE Electron
Device Letters EDL-5 p521,1984）や、歪格子を用い
バンドの構造変化によりｐ型不純物の移動度を向上させ
る方法（P.P.Ruden etal.IEEE Transaction on Electro
n Device Vol.36,p2371,1989）が試みられ、ｐ型Ｓｉ以
上の性能が得られるようになってきている。

【０００６】化合物コンプリメンタリ素子を作製するた
めのプロセス上の課題は、ｐ／ｎどちらの素子も高性能
に動作するような、素子の作り分けを行うことである。
このため、R.P.Danielsらは、図１２に示すように真性
（ｉ−）ＧａＡｓとｉ−ＡｌＧａＡｓでヘテロ構造を作
り、ｐ／ｎドーパントのイオン注入によってｐ／ｎ型素
子の作り分けを行っている（IEDM Technical Digest,p4
48,1986）。イオン注入による作製は、Ｓｉプロセスで
も行われており、作りやすさの点ではもっとも有効な方
法である。

【０００７】イオン注入を行わない方法としては、平岡
（特開昭６１−１４７５７７号公報）や黒田（特開昭６
１−２７４３６９号公報）が提案しているように、Ａｌ
ＧａＡｓ／ＧａＡｓ系の材料でｐ型（ｐ−）電界効果ト
ランジスタ（ＦＥＴ）とｎ型（ｎ−）ＰＥＴを積層構造
にして、基板の一部をエッチングすることにより、段差
状にｐ／ｎ素子を作り分ける方法が一般的である。図１
３にこの一例を示す。この場合、例えばクエン酸やＣＣ
ｌ₂Ｆ₂等を用いたＡｌＧａＡｓ／ＧａＡｓの選択エッチ
ングを行うと製作も容易である。

【０００８】

【発明が解決しようとする課題】しかしながら、従来例
のコンプリメンタリ素子の製造方法には、以下のような
問題がある。

【０００９】イオン注入法では、同一基板上にｐ／ｎ型
ドーパントの打ち分けだけでｐ／ｎ−ＦＥＴを作製でき
るので、もっとも簡単にコンプリメンタリ素子を製造す
ることができるが、この場合、ｐ／ｎ−ＦＥＴのエピ構
造は同一構造となり、高性能化のためのそれぞれの最適
構造をとることができないという制約がある。それ以上
に大きな問題として、イオン注入法では、ドーパントを
活性化するためイオン注入後に少なくとも８００℃以上
で高温アニールする必要があるが、このアニールのため
チャネルのキャリアが拡散して性能が劣化したり、イオ
ン注入プロファイルの変化のため、しきい値（Ｖ_T）が
ずれたりする。したがって、イオン注入法の利用は、デ
バイスの信頼性確保の点でも不利である。

【００１０】これに対して、ｐ−ＰＥＴとｎ−ＦＥＴを
積層構造にして、たとえば選択エッチングなどを用いて
段差状に作り分ける方法では、イオン注入に関する問題
はなくなるが、次のような問題がある。まず、バリア層
にＡｌＧａＡｓを用いた場合、通常オーミックメタルと
のコンタクトをとるために、高濃度にドービングした低
抵抗の半導体層（例えばｐ⁺−ＧａＡｓ）をキャップ層
としてバリア層上に設置するが、ＡｌＧａＡｓ／ＧａＡ
ｓ系の選択エッチングを用いて作製するとＡｌＧａＡｓ
層が表層になり、ＡｌＧａＡｓ層にコンタクトを形成す
ることはきわめて困難である。選択エッチングを使用せ
ず、ｐ⁺−ＧａＡｓを残す方法ではこの問題はないが、
作製プロセスが複雑になるという新たな問題が生じる。
またｐ−ＦＥＴでは、メタルショットキーゲートを用い
た場合、ゲ一トリークしやすいという問題があり、ゲー
トリークを抑えるためＡｌ組成比の高いＡｌＧａＡｓを
バリア層として用いるなどの工夫が必要である。しかし
Ａｌ組成比の高いＡｌＧａＡｓをバリア層として用いる
と、抵抗がきわめて高くなり、キャップ層を設置しても
ソース抵抗が高くなり、デバイス特性の劣化を招くこと
になる。

【００１１】そこで本発明の目的は、上記のような問題
を解決し、製造が容易であり、低消費電力で高速動作が
可能な高性能な半導体装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。

【００１３】第１の発明は、同一基板上にｎ型チャネル
電界効果トランジスタとｐ型チャネル電界効果トランジ
スタが形成されているIII−Ｖ族化合物半導体を用いた
相補型半導体装置であって、半絶縁性ＧａＡｓ基板上
に、バッファ層として第１のｉ−ＧａＡｓ層、ｐ型チャ
ネル層としてｐ−ＧａＡｓ層またはｐ−ＩｎＧａＡｓ
層、バリア層としてｉ−ＡｌＧａＡｓ層またはｉ−Ｉｎ
ＧａＰ層、分離層として第２のｉ−ＧａＡｓ層、ｎ型チ
ャネル層としてｎ−ＧａＡｓ層、ｎ−ＩｎＧａＡｓ層ま
たはｉ−ＩｎＧａＡｓ層が少なくとも順次成長され、ｎ
型素子の形成予定領域を残して該ｎ型チャネル層と第２
のｉ−ＧａＡｓ層が選択エッチングにより除去されて該
バリア層の表面が露出され、露出した該バリア層が下層
のチャネル層に達するまで部分的にエッチングされてｐ
型素子のソース、ドレイン形成予定領域が形成され、該
領域にｐ ⁺ −ＧａＡｓ層が選択成長され、それぞれの素
子にゲート電極、オーミック電極が形成されてなること
を特徴とする相補型半導体装置に関する。第２の発明
は、ｐ型チャネル層がｉ−ＧａＡｓ層またはｉ−ＩｎＧ
ａＡｓ層、バリア層がｐ−ＡｌＧａＡｓ層またはｐ−Ｉ
ｎＧａＰ層である第１の発明の相補型半導体装置に関す
る。

【００１４】第３の発明は、同一基板上にｎ型チャネル
電界効果トランジスタとｐ型チャネル電界効果トランジ
スタが形成されているIII−Ｖ族化合物半導体を用いた
相補型半導体装置であって、半絶縁性ＧａＡｓ基板上
に、バッファ層として第１のｉ−ＧａＡｓ層、ｎ型チャ
ネル層としてｎ−ＧａＡｓ層またはｎ−ＩｎＧａＡｓ
層、バリア層としてｉ−ＡｌＧａＡｓ層またはｉ−Ｉｎ
ＧａＰ層、分離層として第２のｉ−ＧａＡｓ層、ｐ型チ
ャネル層としてｐ−ＧａＡｓ層、ｐ−ＩｎＧａＡｓ層ま
たはｉ−ＩｎＧａＡｓ層が少なくとも順次成長され、ｐ
型素子の形成予定領域を残して該ｐ型チャネル層と第２
のｉ−ＧａＡｓ層が選択エッチングにより除去されて該
バリア層の表面が露出され、露出した該バリア層が下層
のチャネル層に達するまで部分的にエッチングされてｎ
型素子のソース、ドレイン形成予定領域が形成され、該
領域にｎ ⁺ −ＧａＡｓ層が選択成長され、それぞれの素
子にゲート電極、オーミック電極が形成されてなること
を特徴とする相補型半導体装置に関する。第４の発明
は、ｎ型チャネル層がｉ−ＧａＡｓ層またはｉ−ＩｎＧ
ａＡｓ層、バリア層がｎ−ＡｌＧａＡｓ層またはｎ−Ｉ
ｎＧａＰ層である第３の発明の相補型半導体装置に関す
る。

【００１５】第５の発明は、同一基板上にｎ型チャネル
電界効果トランジスタとｐ型チャネル電界効果トランジ
スタが形成されているIII−Ｖ族化合物半導体を用いた
相補型半導体装置であって、半絶縁性ＩｎＰ基板上に、
バッファ層として第１のｉ−ＩｎＧａＡｓ層またはｉ−
ＩｎＡｌＡｓ層、ｐ型チャネル層としてｐ−ＩｎＧａＡ
ｓ層、バリア層としてｉ−ＩｎＡｌＡｓ層またはｉ−Ｉ
ｎＰ層、分離層として第２のｉ−ＩｎＧａＡｓ層、ｎ型
チャネル層としてｎ−ＩｎＧａＡｓ層またはｉ−ＩｎＧ
ａＡｓ層が少なくとも順次成長され、ｎ型素子の形成予
定領域を残して該ｎ型チャネル層と第２のｉ−ＩｎＧａ
Ａｓ層が選択エッチングにより除去されて該バリア層の
表面が露出され、露出した該バリア層が下層のチャネル
層に達するまで部分的にエッチングされてｐ型素子のソ
ース、ドレイン形成予定領域が形成され、該領域にｐ ⁺
−ＩｎＧａＡｓ層が選択成長され、それぞれの素子にゲ
ート電極、オーミック電極が形成されてなることを特徴
とする相補型半導体装置に関する。第６の発明は、ｐ型
チャネル層がｉ−ＩｎＧａＡｓ層、バリア層がｐ−Ｉｎ
ＡｌＡｓ層またはｐ−ＩｎＰ層である第５の発明の相補
型半導体装置に関する。

【００１６】第７の発明は、同一基板上にｎ型チャネル
電界効果トランジスタとｐ型チャネル電界効果トランジ
スタが形成されているIII−Ｖ族化合物半導体を用いた
相補型半導体装置であって、半絶縁性ＩｎＰ基板上に、
バッファ層として第１のｉ−ＩｎＧａＡｓ層またはｉ−
ＩｎＡｌＡｓ層、ｎ型チャネル層としてｎ−ＩｎＧａＡ
ｓ層、バリア層としてｉ−ＩｎＡｌＡｓ層またはｉ−Ｉ
ｎＰ層、分離層として第２のｉ−ＩｎＧａＡｓ層、ｐ型
チャネル層としてｐ−ＩｎＧａＡｓ層またはｉ−ＩｎＧ
ａＡｓ層が少なくとも順次成長され、ｐ型素子の形成予
定領域を残して該ｐ型チャネル層と第２のｉ−ＩｎＧａ
Ａｓ層が選択エッチングにより除去されて該バリア層の
表面が露出され、露出した該バリア層が下層のチャネル
層に達するまで部分的にエッチングされてｎ型素子のソ
ース、ドレイン形成予定領域が形成され、該領域にｎ ⁺
−ＩｎＧａＡｓ層が選択成長され、それぞれの素子にゲ
ート電極、オーミック電極が形成されてなることを特徴
とする相補型半導体装置に関する。第８の発明は、ｎ型
チャネル層がｉ−ＩｎＧａＡｓ層、バリア層がｎ−Ｉｎ
ＡｌＡｓ層またはｎ−ＩｎＰ層である第７の発明の相補
型半導体装置に関する。

【００１７】

【００１８】第９の発明は、半絶縁性ＧａＡｓ基板上
に、バッファ層として第１のｉ−ＧａＡｓ層、ｐ型チャ
ネル層としてｐ−ＧａＡｓ層またはｐ−ＩｎＧａＡｓ
層、バリア層としてｉ−ＡｌＧａＡｓ層またはｉ−Ｉｎ
ＧａＰ層、分離層として第２のｉ−ＧａＡｓ層、ｎ型チ
ャネル層としてｎ−ＧａＡｓ層、ｎ−ＩｎＧａＡｓ層ま
たはｉ−ＩｎＧａＡｓ層を順次成長する工程と、ｎ型素
子の形成予定領域を残して、該ｎ型チャネル層と第２の
ｉ−ＧａＡｓ層を選択エッチングにより除去し、該バリ
ア層の表面を露出させる工程と、ｐ型素子のソース、ド
レイン形成予定領域にｐ⁺−ＧａＡｓ層を選択成長によ
り形成する工程と、それぞれの素子にゲート電極、オー
ミック電極を形成する工程を有することを特徴とする相
補型半導体装置の製造方法に関する。

【００１９】第１０の発明は、ｐ型チャネル層としてｉ
−ＧａＡｓ層またはｉ−ＩｎＧａＡｓ層、バリア層とし
てｐ−ＡｌＧａＡｓ層またはｐ−ＩｎＧａＰ層を成長す
る工程を有する第９の発明の相補型半導体装置の製造方
法に関する。

【００２０】第１１の発明は、ｎ型チャネル層上に、該
チャネル層よりも電子親和力の小さい半導体層と、高濃
度にｎ型不純物を添加した半導体層を成長する工程を有
することを特徴とする第９の発明の相補型半導体装置の
製造方法に関する。

【００２１】第１２の発明は、半絶縁性ＧａＡｓ基板上
に、バッファ層として第１のｉ−ＧａＡｓ層、ｎ型チャ
ネル層としてｎ−ＧａＡｓ層またはｎ−ＩｎＧａＡｓ
層、バリア層としてｉ−ＡｌＧａＡｓ層またはｉ−Ｉｎ
ＧａＰ層、分離層として第２のｉ−ＧａＡｓ層、ｐ型チ
ャネル層としてｐ−ＧａＡｓ層、ｐ−ＩｎＧａＡｓ層ま
たはｉ−ＩｎＧａＡｓ層を順次成長する工程と、ｐ型素
子の形成予定領域を残して、該ｐ型チャネル層と第２の
ｉ−ＧａＡｓ層を選択エッチングにより除去し、該バリ
ア層の表面を露出させる工程と、ｎ型素子のソース、ド
レイン形成予定領域にｎ⁺−ＧａＡｓ層を選択成長によ
り形成する工程と、それぞれの素子にゲート電極、オー
ミック電極を形成する工程を有することを特徴とする相
補型半導体装置の製造方法に関する。

【００２２】第１３の発明は、ｎ型チャネル層としてｉ
−ＧａＡｓ層またはｉ−ＩｎＧａＡｓ層、バリア層とし
てｎ−ＡｌＧａＡｓ層またはｎ−ＩｎＧａＰ層を成長す
る工程を有する第１２の発明の相補型半導体装置の製造
方法に関する。

【００２３】第１４の発明は、ｐ型チャネル層上に、該
チャネル層よりも電子親和力の小さい半導体層と、高濃
度にｐ型不純物を添加した半導体層を成長する工程を有
する第１２の発明の相補型半導体装置の製造方法に関す
る。

【００２４】第１５の発明は、半絶縁性ＩｎＰ基板上
に、バッファ層として第１のｉ−ＩｎＧａＡｓ層または
ｉ−ＩｎＡｌＡｓ層、ｐ型チャネル層としてｐ−ＩｎＧ
ａＡｓ層、バリア層としてｉ−ＩｎＡｌＡｓ層またはｉ
−ＩｎＰ層、分離層として第２のｉ−ＩｎＧａＡｓ層、
ｎ型チャネル層としてｎ−ＩｎＧａＡｓまたはｉ−Ｉｎ
ＧａＡｓ層を順次成長する工程と、ｎ型素子の形成予定
領域を残して、該ｎ型チャネル層と第２のｉ−ＩｎＧａ
Ａｓ層を選択エッチングにより除去し、該バリア層の表
面を露出させる工程と、ｐ型素子のソース、ドレイン形
成予定領域にｐ⁺−ＩｎＧａＡｓ層を選択成長により形
成する工程と、それぞれの素子にゲート電極、オーミッ
ク電極を形成する工程を有することを特徴とする相補型
半導体装置の製造方法に関する。

【００２５】第１６の発明は、ｐ型チャネル層としてｉ
−ＩｎＧａＡｓ層、バリア層としてｐ−ＩｎＡｌＡｓ層
またはｐ−ＩｎＰ層を成長する工程を有する第１５の発
明の相補型半導体装置の製造方法に関する。

【００２６】第１７の発明は、ｎ型チャネル層上に、該
チャネル層よりも電子親和力の小さい半導体層と、高濃
度にｎ型不純物を添加した半導体層を成長する工程を有
する第１５の発明の相補型半導体装置の製造方法に関す
る。

【００２７】第１８の発明は、半絶縁性ＩｎＰ基板上
に、バッファ層として第１のｉ−ＩｎＧａＡｓ層または
ｉ−ＩｎＡｌＡｓ層、ｎ型チャネル層としてｎ−ＩｎＧ
ａＡｓ層、バリア層としてｉ−ＩｎＡｌＡｓ層またはｉ
−ＩｎＰ層、分離層として第２のｉ−ＩｎＧａＡｓ層、
ｐ型チャネル層としてｐ−ＩｎＧａＡｓ層またはｉ−Ｉ
ｎＧａＡｓ層を順次成長する工程と、ｐ型素子の形成予
定領域を残して、該ｐ型チャネル層と第２のｉ−ＩｎＧ
ａＡｓ層を選択エッチングにより除去し、該バリア層の
表面を露出させる工程と、ｎ型素子のソース、ドレイン
形成予定領域にｎ⁺−ＩｎＧａＡｓ層を選択成長により
形成する工程と、それぞれの素子にゲート電極、オーミ
ック電極を形成する工程を有することを特徴とする相補
型半導体装置の製造方法に関する。

【００２８】第１９の発明は、ｎ型チャネル層としてｉ
−ＩｎＧａＡｓ層、バリア層としてｎ−ＩｎＡｌＡｓ層
またはｎ−ＩｎＰ層を成長する工程を有する第１８の発
明の相補型半導体装置の製造方法に関する。

【００２９】第２０の発明は、ｐ型チャネル層上に、該
チャネル層よりも電子親和力の小さい半導体層と、高濃
度にｐ型不純物を添加した半導体層を成長する工程を有
する第１８の発明の相補型半導体装置の製造方法に関す
る。

【００３０】

【発明の実施の形態】本発明では、ｎ−ＦＥＴとｐ−Ｆ
ＥＴを同一基板上に積層構造として作製し、下方に位置
するトランジスタを、例えばＡｌＧａＡｓ／ＧａＡｓ系
等の選択エッチングが容易な材料の組合せで作製し、こ
れを選択エッチングすることによって、容易に作り分け
ができる。また、ソース、ドレイン領域を選択成長によ
り低抵抗半導体層で形成することによって、オーミック
コンタクトの形成が容易になり、さらにソース抵抗の低
減も図ることができる。

【００３１】以下、本発明の実施の形態を図面を用いて
説明する。

【００３２】（実施形態１）図１は、本発明の相補型半
導体装置の一実施形態を示す構成断面図である。図１に
おいて、１０は半絶縁性ＧａＡｓ基板、１１はｉ−Ｇａ
Ａｓバッファ層、１２はｐ−ＦＥＴのチャネル層となる
ノンドープｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層、１３は
ＢｅやＣ等のｐ型不純物を２×１０¹⁸ｃｍ^-3ドープした
ｐ−Ａｌ_0.8Ｇａ_0.2Ａｓバリア層である。このバリア層
は２次元ホールガスを発生させるホール供給層ともな
る。さらに１４は第２のｉ−ＧａＡｓバッファ層、１５
はｎ−ＰＥＴのチャネル層となるノンドープｉ−Ｉｎ
_0.2Ｇａ_0.8Ａｓチャネル層、１６はＳｉを２×１０¹⁸ｃ
ｍ^-3ドーピングしたｎ−Ａｌ_0.3Ｇａ_0.7Ａｓ電子供給
層、１７はｎ⁺−ＧａＡｓキャップ層である。３０はｐ
−ＦＥＴのソース、ドレイン領域に選択的に形成された
ｐ⁺−ＧａＡｓコンタクト層である。４０、４１はＷＳ
ｉからなるゲート電極、５０はｎ−ＦＥＴのオーミック
電極（ＡｕＧｅＮｉ）、５１はＰ−ＦＥＴのオーミック
電極（ＡｕＺｎ）である。

【００３３】本実施形態の他に図２に示すようにｎ−Ｆ
ＥＴをｎ−ＧａＡｓ１８で形成して、ＭＥＳＦＥＴ（Me
tal Semiconductor FET）型にしてもよいし、また図３
に示すようにｐ−ＦＥＴをｐ−Ｉｎ_0.2Ｇａ_0.8Ａｓ層チ
ャネル層１９、ｉ−Ａｌ_0.8Ｇａ_0.2Ａｓバリア層２０で
形成してもよい。同様に、ｎ−ＦＥＴをｎ−Ｉｎ_0.2Ｇ
ａ_0.8Ａｓチャネル層２８、ｉ−Ａｌ_0.3Ｇａ_0.7Ａｓバ
リア層２９で形成してもよい。なお、チャネル層はＧａ
Ａｓでもかまわないし、バリア層はＩｎＧａＰでもかま
わない。また、すべての材料の組成は本発明の目的を達
成可能な範囲で任意のものである。

【００３４】次に、図１に示す相補型半導体装置の製造
方法の一例について説明する。図４及び図５にのその製
造工程を示す。

【００３５】まず、図４（ａ）に示すように、分子線エ
ピタキシ装置（ＭＢＥ）を用いて、半絶縁性ＧａＡｓ基
板１０上に、厚さ５００ｎｍのｉ−ＧａＡｓバッファ層
１１、ｐ−ＦＥＴのチャネル層となる厚さ１５ｎｍのノ
ンドープｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層１２、さら
にＢｅを２×１０¹⁸ｃｍ^-3ドープした厚さ２５ｎｍのｐ
−Ａｌ_0.8Ｇａ_0.2Ａｓバリア層１３、厚さ１００ｎｍの
第２のｉ−ＧａＡｓバッファ層１４、ｎ−ＦＥＴのチャ
ネル層となる厚さ１５ｎｍのノンドープｉ−Ｉｎ_0.2Ｇ
ａ_0.8Ａｓチャネル層１５、Ｓｉを２×１０¹⁸ｃｍ^-3ド
ーピングした厚さ３０ｎｍのｎ−Ａｌ_0.3Ｇａ_0.7Ａｓ電
子供給層１６、Ｓｉを５×１０¹⁸ｃｍ^-3ドープした厚さ
６０ｎｍのｎ⁺−ＧａＡｓキャップ層１７を順次成長す
る。

【００３６】次に、図４（ｂ）に示すようにｎ−ＦＥＴ
部分をマスクＰＲで覆い、リン酸系のウェットエッチン
グによりｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層１５までエ
ッチングする。この場合、ｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャ
ネル層ちょうどでエッチングを停止する必要はなく、第
２のｉ−ＧａＡｓバッファ層１４にかかってもよい。

【００３７】続いて、図４（ｃ）に示すように、ドライ
エッチング装置を用いて、ｐ−Ａｌ _0.8Ｇａ_0.2Ａｓバリ
ア層１３に達するまでエッチングする。この時、エッチ
ングガスとしてＣＣｌ₂Ｆ₂もしくはＳＦ₆とＢＣｌ₃の混
合ガスを用いることによりＡｌＧａＡｓとＧａＡｓの選
択エッチングができ、ＡｌＧａＡｓ層でエッチングが自
動的に停止する。他にこの系の選択エッチングには、ク
エン酸等を用いる方法がある。

【００３８】同様の方法で、ｎ−ＦＥＴのキャップ層１
７をエッチングし、ゲート部の開口を行う（図４
（ｄ））。

【００３９】次に、図５（ｅ）に示すように、ＷＳｉで
ゲート電極４０、４１を形成し、ＳｉＯ₂膜（マスク）
４２で覆い、ｐ−ＦＥＴのソ一ス、ドレイン領域をチャ
ネル層１２に達成するまで燐酸系のウェットエッチング
によりエッチングする。

【００４０】次いで、図５（ｆ）に示すように、有機金
属気相成長法（ＭＯＶＰＥ）もしくは有機金属分子線エ
ピタキシ法（ＭＯＭＢＥ）を用いて、ＺｎもしくはＣを
ドーパントとして、ソース、ドレイン領域にｐ⁺−Ｇａ
Ａｓコンタクト層３０（厚さ１００ｎｍ、ドーパント濃
度５×１０¹⁹ｃｍ^-3）を選択成長する。この時、ソー
ス、ドレイン領域をエッチングせず、キャップ層として
選択成長するだけでもコンタクト形成上は問題ないが、
ソース抵抗は若干高くなる。

【００４１】最後に、図５（ｇ）に示すように、ＡｕＧ
ｅＮｉ及びＡｕＺｎを蒸着してそれぞれオーミック電極
５０、５１を形成しデバイスを完成させる。

【００４２】さらに、図６に示すように、ｎ−ＦＥＴの
ソース、ドレイン領域を、たとえばｎ⁺−ＧａＡｓコン
タクト層（選択成長層）３１で形成すれば、ｎ−ＦＥＴ
のソ一ス抵抗も低減できる。

【００４３】前記図１の構造において、ゲート長を０．
５μｍとしてデバイス特性を評価したところ、ｎ−ＦＥ
Ｔでｇｍ＝２５０ｍＳ／ｍｍ、ｆ_T＝５０ＧＨｚ、ｆ_max
＝６０ＧＨｚ、ｐ−ＦＥＴでｇｍ＝８０ｍＳ／ｍｍ、ｆ
_T＝１０ＧＨｚ、ｆ_max＝２０ＧＨｚとなり良好な結果を
得た。

【００４４】なお、本製造方法に示す成長方法やエッチ
ング方法、さらに条件、組成、材料等は、本発明の目的
を達するものならば任意であり全て適用可能である。

【００４５】（実施形態２）図７は、本発明の相補型半
導体装置の一実施形態を示す構成断面図である。図７に
おいて、１０は半絶縁性ＧａＡｓ基板、２１はｉ−Ｇａ
Ａｓバッファ層、２２はｎ−ＦＥＴのチャネル層となる
ノンドープｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層、２３は
Ｓｉ等のｎ型不純物を２×１０¹⁸ｃｍ^-3ドープしたｎ−
Ａｌ_0.3Ｇａ_{0 .7}Ａｓ電子供給層である。さらに２４は第
２のｉ−ＧａＡｓバッファ層、２５はｐ−ＦＥＴのチャ
ネル層となるノンドープｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネ
ル層、２６はＢｅやＣ等のｐ型不純物を２×１０¹⁸ｃｍ
^-3ドーピングしたｐ−Ａｌ_0.8Ｇａ_0.2Ａｓホール供給
層、２７はｐ⁺−ＧａＡｓキャップ層である。３１はｎ
−ＦＥＴのソ一ス、ドレイン領域に選択的に形成された
ｎ⁺−ＧａＡｓコンタクト層である。４０及び４１はＷ
Ｓｉからなるゲート電極、５０はｎ−ＦＥＴのオーミッ
ク電極（ＡｕＧｅＮｉ）、５１はｐ−ＦＥＴのオーミッ
ク電極（ＡｕＺｎ）である。

【００４６】本実施形態の他に、図８に示すように、ｎ
−ＦＥＴをｎ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層２８、ｉ
−Ａｌ_0.3Ｇａ_0.7Ａｓバリア層２９で形成してもよい。

【００４７】また、図９に示すように、ｐ−ＦＥＴをｐ
−Ｉｎ_0.2Ｇａ_0.8Ａｓ層チャネル層１９、ｉ−Ａｌ_0.8
Ｇａ_0.2Ａｓバリア層２０で形成してもよい。なお、チ
ャネル層はＧａＡｓでもかまわないし、バリア層はＩｎ
ＧａＰでもかまわない。またｎ ⁺−ＧａＡｓコンタクト
層３１はｎ⁺−ＩｎＧａＡｓ層でもよい。すべての材料
の組成は、本発明を達成する範囲内で任意のものであ
る。

【００４８】次に、図７に示す相補型半導体装置の製造
方法の一例について説明する。製造工程図は、図４及び
図５とほぼ同様なので省略する。

【００４９】まず、ＭＢＥ法を用いて、半絶縁性ＧａＡ
ｓ基板１０上に、厚さ５００ｎｍのｉ−ＧａＡｓバッフ
ァ層２１、ｎ‐ＦＥＴのチャネル層となる厚さ１５ｎｍ
のノンドープｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓ層２２、さらにＳ
ｉを２×１０¹⁸ｃｍ^-3ドープした厚さ３０ｎｍのｎ−Ａ
ｌ_0.3Ｇａ_0.7Ａｓ電子供給層２３、厚さ１００ｎｍの第
２のｉ−ＧａＡｓバッファ層２４、ｐ−ＦＥＴのチャネ
ル層となる厚さ１５ｎｍのノンドープｉ−Ｉｎ_0.2Ｇａ
_0.8Ａｓ層２５、Ｂｅを２×１０¹⁸ｃｍ^-3ドーピングし
た厚さ２５ｎｍのｐ−Ａｌ_0.8Ｇａ_0.2Ａｓホール供給層
２６、Ｂｅドープｐ⁺−ＧａＡｓキャップ層（厚さ６０
ｎｍ、ドーピング濃度１×１０¹⁹ｃｍ^-3）２７を順次成
長する。

【００５０】次に、ｐ−ＦＥＴ部分をマスクで覆い、リ
ン酸系のウェットエッチングと選択ドライエッチングに
より、ｎ−Ａｌ_0.3Ｇａ_0.7Ａｓ電子供給層２３に達する
までエッチングする。ＡｌＧａＡｓ層でエッチングが自
動的に停止する理由は、前記実施形態１と同様である。

【００５１】同様の方法で、ｐ−ＦＥＴのキャップ層２
７をエッチングし、ゲート部の開口を行う。

【００５２】さらに、ＷＳｉでゲート電極４０、４１を
形成し、ＳｉＯ₂膜（マスク）４２で覆い、ｎ−ＦＥＴ
のソース、ドレイン領域をチャネル層２２に達するまで
燐酸系のウェットエッチングによりエッチングして、Ｍ
ＯＶＰＥ法もしくはＭＯＭＢＥ法を用いて、Ｓｉをドー
パントとして、ソース、ドレイン領域に、ｎ⁺−ＧａＡ
ｓ層３１（厚さ１００ｎｍ、ドーパント濃度５×１０¹⁸
ｃｍ^-3）を選択成長する。この時、ソ一ス、ドレイン領
域をエッチングせず、キャップ層として選択成長するだ
けでもコンタクト形成上は問題ないが、ソース抵抗は若
干高くなる。

【００５３】最後に、ＡｕＧｅＮｉ及びＡｕＺｎを蒸着
してそれぞれオーミック電極５０、５１を形成しデバイ
スを完成させる。

【００５４】さらに、ｐ−ＦＥＴのソース、ドレイン領
域を、たとえばｐ⁺−ＧａＡｓコンタクト層で形成すれ
ば、ｐ−ＦＥＴのソース抵抗も低減できる。

【００５５】なお、本製造方法に示す成長方法やエッチ
ング方法、さらに条件、組成、材料等は、本発明の目的
を達するものならば任意であり全て適用可能である。

【００５６】（実施形態３）図１０は、本発明の相補型
半導体装置の一実施形態を示す構成断面図である。図１
０において、６０は半絶縁性ＩｎＰ基板、６１はｉ−Ｉ
ｎＡｌＡｓバッファ層、６２はｐ−ＦＥＴのチャネル層
となるノンドープｉ−Ｉｎ_0.5Ｇａ_0.5Ａｓ層、６３はＢ
ｅ等のｐ型不純物を２×１０¹⁸ｃｍ^-3ドープしたｐ−Ｉ
ｎ_0.5Ａｌ_0.5Ａｓバリア層である。このバリア層は２次
元ホールガスを発生させるホール供給層ともなる。さら
に６４はｉ−ＩｎＧａＡｓバッファ層、６５はｎ−ＦＥ
Ｔのチャネル層となるノンドープｉ−Ｉｎ_0.5Ｇａ_0.5Ａ
ｓ層、６６はＳｉを２×１０¹⁸ｃｍ^-3ドーピングしたｎ
−Ｉｎ_0.5Ａｌ_0.5Ａｓ電子供給層、６７はｎ⁺−ＩｎＧ
ａＡｓキャップ層である。６８はｐ−ＦＥＴのソース、
ドレイン領域に選択的に形成されたｐ⁺−ＩｎＧａＡｓ
コンタクト層である。４０及び４１はＷＳｉからなるゲ
ート電極、５２及び５３はＴｉＰｔＡｕからなるオーミ
ック電極である。

【００５７】本実施形態の他に、図１１に示すように、
ｎ−ＦＥＴとｐ−ＦＥＴの位置を反対にした構造でもよ
い。またバリア層はＩｎＰでもかまわない。なお、すべ
ての材料の組成は、本発明の目的を達成する範囲内で任
意のものである。

【００５８】次に、図１０に示す相補型半導体装置の製
造方法の一例について説明する。製造工程図は、図４及
び図５とほぼ同様なので省略する。

【００５９】まず、ＭＢＥ法を用いて、半絶縁性ＩｎＰ
基板６０基板上に、ｉ−ＩｎＡｌＡｓバッファ層６１、
ｐ−ＦＥＴのチャネル層となるノンドープｉ−Ｉｎ_0.5
Ｇａ_{0 .5}Ａｓ層６２、Ｂｅ等のｐ型不純物を２×１０¹⁸
ｃｍ^-3ドープしたｐ−Ｉｎ_0.5Ａｌ_0.5Ａｓホール供給層
６３、ｉ−ＩｎＧａＡｓバッファ層６４、ｎ−ＦＥＴの
チャネル層となるノンドープｉ−Ｉｎ_0.5Ｇａ_0.5Ａｓ層
６５、Ｓｉを２×１０ ¹⁸ｃｍ^-3ドーピングしたｎ−Ｉｎ
_0.5Ａｌ_0.5Ａｓ電子供給層６６、ｎ⁺−ＩｎＧａＡｓキ
ャップ層６７を順次成長する。

【００６０】次に、ｎ−ＦＥＴ部分をマスクで覆い、ウ
ェットエッチングと選択エッチングを用いて、ｐ−Ｉｎ
_0.5Ａｌ_0.5Ａｓホール供給層６３に達するまでエッチン
グする。この時、ＩｎＧａＡｓとＩｎＡｌＡｓで選択エ
ッチングが可能なクエン酸もしくは琥珀酸を用いること
ができる。

【００６１】同様の方法で、ｎ−ＦＥＴのキャップ層６
７をエッチングし、ゲート部の開口を行う。

【００６２】次に、ＷＳｉでゲート電極４０、４１を形
成し、ＳｉＯ₂膜（マスク）４２で覆い、ｐ−ＦＥＴの
ソース、ドレイン領域をチャネル層６２に達するまでウ
ェットエッチングによりエッチングする。

【００６３】次に、ＭＯＶＰＥもしくはＭＯＭＢＥを用
いて、Ｚｎをドーパントとして、ソース、ドレイン領域
に、ｐ⁺−ＩｎＧａＡｓコンタクト層６８（厚さ１００
ｎｍ、ドーパント濃度５×１０¹⁹ｃｍ^-3）を選択成長す
る。この時、ソ一ス、ドレイン領域をエッチングせず、
キャップ層として選択成長するだけでもコンタクト形成
上は問題ないが、ソース抵抗は若干高くなる。

【００６４】最後に、ＴｉＰｔＡｕで蒸着してオーミッ
ク電極５２、５３を形成してデバイスを完成させる。

【００６５】さらに、ｎ−ＦＥＴのソース、ドレイン領
域を、たとえばｎ⁺−ＩｎＧａＡｓコンタクト層で形成
すれば、ｎ−ＦＥＴのソース抵抗も低減できる。

【００６６】なお、本製造方法に示す成長方法やエッチ
ング方法、さらに条件、組成、材料等は、本発明の目的
を達するものならば任意であり全て適用可能である。

【００６７】

【発明の効果】以上説明したように本発明によれば、ｎ
−ＦＥＴ及びｐ−ＦＥＴともに高性能で、低消費電力で
高速動作が可能な半導体装置を、イオン注入を用いるこ
となく容易に製造することができる。

【図面の簡単な説明】

【図１】本発明の相補型半導体装置の構造断面図であ
る。

【図２】本発明の相補型半導体装置の構造断面図であ
る。

【図３】本発明の相補型半導体装置の構造断面図であ
る。

【図４】本発明の相補型半導体装置の製造方法を示す工
程図である。

【図５】本発明の相補型半導体装置の製造方法を示す工
程図である。

【図６】本発明の相補型半導体装置の構造断面図であ
る。

【図７】本発明の相補型半導体装置の構造断面図であ
る。

【図８】本発明の相補型半導体装置の構造断面図であ
る。

【図９】本発明の相補型半導体装置の構造断面図であ
る。

【図１０】本発明の相補型半導体装置の構造断面図であ
る。

【図１１】本発明の相補型半導体装置の構造断面図であ
る。

【図１２】従来の相補型半導体装置の構造断面図であ
る。

【図１３】従来の相補型半導体装置の構造断面図であ
る。

【符号の説明】

１０ 絶縁性ＧａＡｓ基板 １１ ｉ−ＧａＡｓバッファ層 １２ ｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層 １３ ｐ−Ａｌ_0.8Ｇａ_0.2Ａｓバリア層 １４ 第２のｉ−ＧａＡｓバッファ層 １５ ｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層 １６ ｎ−Ａｌ_0.3Ｇａ_0.7Ａｓ電子供給層 １７ ｎ⁺−ＧａＡｓキャップ層 １８ ｎ−ＧａＡｓ層 １９ ｐ−Ｉｎ_0.2Ｇａ_0.8Ａｓ層チャネル層 ２０ ｉ−Ａｌ_0.8Ｇａ_0.2Ａｓバリア層 ２１ ｉ−ＧａＡｓバッファ層 ２２ ｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層 ２３ ｎ‐Ａｌ_0.3Ｇａ_0.7Ａｓ電子供給層 ２４ 第２のｉ−ＧａＡｓバッファ層 ２５ ｉ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層 ２６ ｐ−Ａｌ_0.8Ｇａ_0.2Ａｓホール供給層 ２７ ｐ⁺−ＧａＡｓキャップ層 ２８ ｎ−Ｉｎ_0.2Ｇａ_0.8Ａｓチャネル層 ２９ ｉ−Ａｌ_0.3Ｇａ_0.7Ａｓバリア層 ３０ ｐ⁺−ＧａＡｓコンタクト層 ３１ ｎ⁺−ＧａＡｓコンタクト層 ４０、４１ ゲ一ト電極（ＷＳｉ） ４２ ＳｉＯ₂膜 ５０ オーミック電極（ＡｕＧｅＮｉ） ５１ オーミック電極（ＡｕＺｎ） ５２、５３ オーミック電極（ＴｉＰｔＡｕ） ６０ 半絶縁性ＩｎＰ基板 ６１ ｉ−ＩｎＡｌＡｓバッファ層 ６２ ｉ−Ｉｎ_0.5Ｇａ_0.5Ａｓ層 ６３ ｐ−Ｉｎ_0.5Ａｌ_0.5Ａｓバリア層 ６４ ｉ−ＩｎＧａＡｓバッファ層 ６５ ｉ−Ｉｎ_0.5Ｇａ_0.5Ａｓ層 ６６ ｎ−Ｉｎ_0.5Ａｌ_0.5Ａｓ電子供給層 ６７ ｎ⁺−ＩｎＧａＡｓキャップ層 ６８ ｐ⁺−ＩｎＧａＡｓコンタクト層 ６９ ｎ⁺−ＩｎＧａＡｓコンタクト層 ７０ ｐ⁺−ＩｎＧａＡｓキャップ層 ＰＲ マスク １２１ ＧａＡｓ基板 １２２ ｉ−ＧａＡｓ層 １２３ ｉ−ＡｌＧａＡｓ層 １２４ ゲート電極 １２５ Ｐ⁺イオン注入領域 １２６ Ｎ⁺イオン注入領域 １３１ ＧａＡｓ基板 １３２、１３４ ｉ−ＧａＡｓ １３３ ｐ−ＡｌＧａＡｓ層 １３５ ｎ−ＡｌＧａＡｓ層 １３６ ｎ⁺−ＧａＡｓ層 １３７ オーミック電極 １３８ ゲート電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/095 H01L 21/06 H01L 21/8232

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】 同一基板上にｎ型チャネル電界効果トラ
   ンジスタとｐ型チャネル電界効果トランジスタが形成さ
   れているIII−Ｖ族化合物半導体を用いた相補型半導体
   装置であって、 半絶縁性ＧａＡｓ基板上に、バッファ層として第１のｉ
   −ＧａＡｓ層、ｐ型チャネル層としてｐ−ＧａＡｓ層ま
   たはｐ−ＩｎＧａＡｓ層、バリア層としてｉ−ＡｌＧａ
   Ａｓ層またはｉ−ＩｎＧａＰ層、分離層として第２のｉ
   −ＧａＡｓ層、ｎ型チャネル層としてｎ−ＧａＡｓ層、
   ｎ−ＩｎＧａＡｓ層またはｉ−ＩｎＧａＡｓ層が少なく
   とも順次成長され、ｎ型素子の形成予定領域を残して該
   ｎ型チャネル層と第２のｉ−ＧａＡｓ層が選択エッチン
   グにより除去されて該バリア層の表面が露出され、露出
   した該バリア層が下層のチャネル層に達するまで部分的
   にエッチングされてｐ型素子のソース、ドレイン形成予
   定領域が形成され、該領域にｐ ⁺ −ＧａＡｓ層が選択成
   長され、それぞれの素子にゲート電極、オーミック電極
   が形成されてなることを 特徴とする相補型半導体装置。
2. 【請求項２】 ｐ型チャネル層がｉ−ＧａＡｓ層または
   ｉ−ＩｎＧａＡｓ層、バリア層がｐ−ＡｌＧａＡｓ層ま
   たはｐ−ＩｎＧａＰ層である請求項１記載の相補型半導
   体装置。
3. 【請求項３】 同一基板上にｎ型チャネル電界効果トラ
   ンジスタとｐ型チャネル電界効果トランジスタが形成さ
   れているIII−Ｖ族化合物半導体を用いた相補型半導体
   装置であって、 半絶縁性ＧａＡｓ基板上に、バッファ層として第１のｉ
   −ＧａＡｓ層、ｎ型チャネル層としてｎ−ＧａＡｓ層ま
   たはｎ−ＩｎＧａＡｓ層、バリア層としてｉ−ＡｌＧａ
   Ａｓ層またはｉ−ＩｎＧａＰ層、分離層として第２のｉ
   −ＧａＡｓ層、ｐ型チャネル層としてｐ−ＧａＡｓ層、
   ｐ−ＩｎＧａＡｓ層またはｉ−ＩｎＧａＡｓ層が少なく
   とも順次成長され、ｐ型素子の形成予定領域を残して該
   ｐ型チャネル層と第２のｉ−ＧａＡｓ層が選択エッチン
   グにより除去されて該バリア層の表面が露出され、露出
   した該バリア層が下層のチャネル層に達するまで部分的
   にエッチングされてｎ型素子のソース、ドレイン形成予
   定領域が形成され、該領域にｎ ⁺ −ＧａＡｓ層が選択成
   長され、それぞれの素子にゲート電極、オーミック 電極
   が形成されてなることを特徴とする相補型半導体装置。
4. 【請求項４】 ｎ型チャネル層がｉ−ＧａＡｓ層または
   ｉ−ＩｎＧａＡｓ層、バリア層がｎ−ＡｌＧａＡｓ層ま
   たはｎ−ＩｎＧａＰ層である請求項３記載の相補型半導
   体装置。
5. 【請求項５】 同一基板上にｎ型チャネル電界効果トラ
   ンジスタとｐ型チャネル電界効果トランジスタが形成さ
   れているIII−Ｖ族化合物半導体を用いた相補型半導体
   装置であって、 半絶縁性ＩｎＰ基板上に、バッファ層として第１のｉ−
   ＩｎＧａＡｓ層またはｉ−ＩｎＡｌＡｓ層、ｐ型チャネ
   ル層としてｐ−ＩｎＧａＡｓ層、バリア層としてｉ−Ｉ
   ｎＡｌＡｓ層またはｉ−ＩｎＰ層、分離層として第２の
   ｉ−ＩｎＧａＡｓ層、ｎ型チャネル層としてｎ−ＩｎＧ
   ａＡｓ層またはｉ−ＩｎＧａＡｓ層が少なくとも順次成
   長され、ｎ型素子の形成予定領域を残して該ｎ型チャネ
   ル層と第２のｉ−ＩｎＧａＡｓ層が選択エッチングによ
   り除去されて該バリア層の表面が露出され、露出した該
   バリア層が下層のチャネル層に達するまで部分的にエッ
   チングされてｐ型素子のソース、ドレイン形成予定領域
   が形成され、該領域にｐ ⁺ −ＩｎＧａＡｓ層が選択成長
   され、それぞれの素子にゲート電極、オーミック電極が
   形成されてなることを特徴とする相補型半導体装置。
6. 【請求項６】 ｐ型チャネル層がｉ−ＩｎＧａＡｓ層、
   バリア層がｐ−ＩｎＡｌＡｓ層またはｐ−ＩｎＰ層であ
   る請求項５記載の相補型半導体装置。
7. 【請求項７】 同一基板上にｎ型チャネル電界効果トラ
   ンジスタとｐ型チャネル電界効果トランジスタが形成さ
   れているIII−Ｖ族化合物半導体を用いた相補型半導体
   装置であって、 半絶縁性ＩｎＰ基板上に、バッファ層として第１のｉ−
   ＩｎＧａＡｓ層またはｉ−ＩｎＡｌＡｓ層、ｎ型チャネ
   ル層としてｎ−ＩｎＧａＡｓ層、バリア層としてｉ−Ｉ
   ｎＡｌＡｓ層またはｉ−ＩｎＰ層、分離層として第２の
   ｉ−ＩｎＧａＡｓ層、ｐ型チャネル層としてｐ−ＩｎＧ
   ａＡｓ層またはｉ−ＩｎＧａＡｓ層が少なくとも順次成
   長され、ｐ型素子の形成予定領域を残して該ｐ型チャネ
   ル層と第２のｉ−ＩｎＧａＡｓ層が選択エッチングによ
   り除去されて該バリア層の表面が露出され、露出した該
   バリア層が下層のチャネル層に達するまで部分的にエッ
   チ ングされてｎ型素子のソース、ドレイン形成予定領域
   が形成され、該領域にｎ ⁺ −ＩｎＧａＡｓ層が選択成長
   され、それぞれの素子にゲート電極、オーミック電極が
   形成されてなることを特徴とする相補型半導体装置。
8. 【請求項８】 ｎ型チャネル層がｉ−ＩｎＧａＡｓ層、
   バリア層がｎ−ＩｎＡｌＡｓ層またはｎ−ＩｎＰ層であ
   る請求項７記載の相補型半導体装置。
9. 【請求項９】 半絶縁性ＧａＡｓ基板上に、バッファ層
   として第１のｉ−ＧａＡｓ層、ｐ型チャネル層としてｐ
   −ＧａＡｓ層またはｐ−ＩｎＧａＡｓ層、バリア層とし
   てｉ−ＡｌＧａＡｓ層またはｉ−ＩｎＧａＰ層、分離層
   として第２のｉ−ＧａＡｓ層、ｎ型チャネル層としてｎ
   −ＧａＡｓ層、ｎ−ＩｎＧａＡｓ層またはｉ−ＩｎＧａ
   Ａｓ層を順次成長する工程と、ｎ型素子の形成予定領域
   を残して、該ｎ型チャネル層と第２のｉ−ＧａＡｓ層を
   選択エッチングにより除去し、該バリア層の表面を露出
   させる工程と、ｐ型素子のソース、ドレイン形成予定領
   域にｐ⁺−ＧａＡｓ層を選択成長により形成する工程
   と、それぞれの素子にゲート電極、オーミック電極を形
   成する工程を有することを特徴とする相補型半導体装置
   の製造方法。
10. 【請求項１０】 ｐ型チャネル層としてｉ−ＧａＡｓ層
    またはｉ−ＩｎＧａＡｓ層、バリア層としてｐ−ＡｌＧ
    ａＡｓ層またはｐ−ＩｎＧａＰ層を成長する工程を有す
    る請求項９記載の相補型半導体装置の製造方法。
11. 【請求項１１】 ｎ型チャネル層上に、該チャネル層よ
    りも電子親和力の小さい半導体層と、高濃度にｎ型不純
    物を添加した半導体層を成長する工程を有することを特
    徴とする請求項９記載の相補型半導体装置の製造方法。
12. 【請求項１２】 半絶縁性ＧａＡｓ基板上に、バッファ
    層として第１のｉ−ＧａＡｓ層、ｎ型チャネル層として
    ｎ−ＧａＡｓ層またはｎ−ＩｎＧａＡｓ層、バリア層と
    してｉ−ＡｌＧａＡｓ層またはｉ−ＩｎＧａＰ層、分離
    層として第２のｉ−ＧａＡｓ層、ｐ型チャネル層として
    ｐ−ＧａＡｓ層、ｐ−ＩｎＧａＡｓ層またはｉ−ＩｎＧ
    ａＡｓ層を順次成長する工程と、ｐ型素子の形成予定領
    域を残して、該ｐ型チャネル層と第２のｉ−ＧａＡｓ層
    を選択エッチングにより除去し、該バリア層の表面を露
    出させる工程と、ｎ型素子のソース、ドレイン形成予定
    領域にｎ⁺−ＧａＡｓ層を選択成長により形成する工程
    と、それぞれの素子にゲート電極、オーミック電極を形
    成する工程を有することを特徴とする相補型半導体装置
    の製造方法。
13. 【請求項１３】 ｎ型チャネル層としてｉ−ＧａＡｓ層
    またはｉ−ＩｎＧａＡｓ層、バリア層としてｎ−ＡｌＧ
    ａＡｓ層またはｎ−ＩｎＧａＰ層を成長する工程を有す
    る請求項１２記載の相補型半導体装置の製造方法。
14. 【請求項１４】 ｐ型チャネル層上に、該チャネル層よ
    りも電子親和力の小さい半導体層と、高濃度にｐ型不純
    物を添加した半導体層を成長する工程を有する請求項１
    ２記載の相補型半導体装置の製造方法。
15. 【請求項１５】 半絶縁性ＩｎＰ基板上に、バッファ層
    として第１のｉ−ＩｎＧａＡｓ層またはｉ−ＩｎＡｌＡ
    ｓ層、ｐ型チャネル層としてｐ−ＩｎＧａＡｓ層、バリ
    ア層としてｉ−ＩｎＡｌＡｓ層またはｉ−ＩｎＰ層、分
    離層として第２のｉ−ＩｎＧａＡｓ層、ｎ型チャネル層
    としてｎ−ＩｎＧａＡｓまたはｉ−ＩｎＧａＡｓ層を順
    次成長する工程と、ｎ型素子の形成予定領域を残して、
    該ｎ型チャネル層と第２のｉ−ＩｎＧａＡｓ層を選択エ
    ッチングにより除去し、該バリア層の表面を露出させる
    工程と、ｐ型素子のソース、ドレイン形成予定領域にｐ
    ⁺−ＩｎＧａＡｓ層を選択成長により形成する工程と、
    それぞれの素子にゲート電極、オーミック電極を形成す
    る工程を有することを特徴とする相補型半導体装置の製
    造方法。
16. 【請求項１６】 ｐ型チャネル層としてｉ−ＩｎＧａＡ
    ｓ層、バリア層としてｐ−ＩｎＡｌＡｓ層またはｐ−Ｉ
    ｎＰ層を成長する工程を有する請求項１５記載の相補型
    半導体装置の製造方法。
17. 【請求項１７】 ｎ型チャネル層上に、該チャネル層よ
    りも電子親和力の小さい半導体層と、高濃度にｎ型不純
    物を添加した半導体層を成長する工程を有する請求項１
    ５記載の相補型半導体装置の製造方法。
18. 【請求項１８】 半絶縁性ＩｎＰ基板上に、バッファ層
    として第１のｉ−ＩｎＧａＡｓ層またはｉ−ＩｎＡｌＡ
    ｓ層、ｎ型チャネル層としてｎ−ＩｎＧａＡｓ層、バリ
    ア層としてｉ−ＩｎＡｌＡｓ層またはｉ−ＩｎＰ層、分
    離層として第２のｉ−ＩｎＧａＡｓ層、ｐ型チャネル層
    としてｐ−ＩｎＧａＡｓ層またはｉ−ＩｎＧａＡｓ層を
    順次成長する工程と、ｐ型素子の形成予定領域を残し
    て、該ｐ 型チャネル層と第２のｉ−ＩｎＧａＡｓ層を選
    択エッチングにより除去し、該バリア層の表面を露出さ
    せる工程と、ｎ型素子のソース、ドレイン形成予定領域
    にｎ⁺−ＩｎＧａＡｓ層を選択成長により形成する工程
    と、それぞれの素子にゲート電極、オーミック電極を形
    成する工程を有することを特徴とする相補型半導体装置
    の製造方法。
19. 【請求項１９】 ｎ型チャネル層としてｉ−ＩｎＧａＡ
    ｓ層、バリア層としてｎ−ＩｎＡｌＡｓ層またはｎ−Ｉ
    ｎＰ層を成長する工程を有する請求項１８記載の相補型
    半導体装置の製造方法。
20. 【請求項２０】 ｐ型チャネル層上に、該チャネル層よ
    りも電子親和力の小さい半導体層と、高濃度にｐ型不純
    物を添加した半導体層を成長する工程を有する請求項１
    ８記載の相補型半導体装置の製造方法。