JPH06275786A - 相補形化合物半導体装置及びその作製方法 - Google Patents
相補形化合物半導体装置及びその作製方法Info
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- JPH06275786A JPH06275786A JP5086838A JP8683893A JPH06275786A JP H06275786 A JPH06275786 A JP H06275786A JP 5086838 A JP5086838 A JP 5086838A JP 8683893 A JP8683893 A JP 8683893A JP H06275786 A JPH06275786 A JP H06275786A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】１回のエピタキシャル成長工程によって作製す
ることができ、作製工程の増加を招くことのない相補形
化合物半導体装置を提供する。 【構成】相補形化合物半導体装置は、（イ）半絶縁基板
上に形成された、第１のＧａＩｎＡｓ層１２及びＩｎＰ
層１４から成り、ｐ形導電領域２４が第１のＧａＩｎＡ
ｓ層１４に形成され、ＩｎＰ層１４が絶縁層として機能
するｐ形電界効果型トランジスタと、（ロ）ＩｎＰ層１
４の上に形成された、第２のＧａＩｎＡｓ層１６及びＡ
ｌＩｎＡｓ層１８から成り、ｎ形導電領域２８が第２の
ＧａＩｎＡｓ層１６に形成され、ＡｌＩｎＡｓ層１８が
絶縁層として機能するｎ形電界効果型トランジスタから
成る。
ることができ、作製工程の増加を招くことのない相補形
化合物半導体装置を提供する。 【構成】相補形化合物半導体装置は、（イ）半絶縁基板
上に形成された、第１のＧａＩｎＡｓ層１２及びＩｎＰ
層１４から成り、ｐ形導電領域２４が第１のＧａＩｎＡ
ｓ層１４に形成され、ＩｎＰ層１４が絶縁層として機能
するｐ形電界効果型トランジスタと、（ロ）ＩｎＰ層１
４の上に形成された、第２のＧａＩｎＡｓ層１６及びＡ
ｌＩｎＡｓ層１８から成り、ｎ形導電領域２８が第２の
ＧａＩｎＡｓ層１６に形成され、ＡｌＩｎＡｓ層１８が
絶縁層として機能するｎ形電界効果型トランジスタから
成る。
Description
【０００１】
【産業上の利用分野】本発明は、相補形化合物半導体装
置、更に詳しくは相補形ＭＩＳＦＥＴ（Metal-Insulato
r-Semiconductor Field-Effect Transistor）、及びそ
の作製方法に関する。
置、更に詳しくは相補形ＭＩＳＦＥＴ（Metal-Insulato
r-Semiconductor Field-Effect Transistor）、及びそ
の作製方法に関する。
【０００２】
【従来の技術】１つの基板領域内に形成されたｐ形電界
効果型トランジスタ（以下、電界効果型トランジスタを
ＦＥＴと略す）及びｎ形ＦＥＴから成る相補形半導体装
置は、低消費電力という大きな利点を有している。かか
る相補形半導体装置を、電導性に優れたＧａＩｎＡｓか
ら作製すれば、更に、高速動作し得る半導体装置を作製
することが可能になる。
効果型トランジスタ（以下、電界効果型トランジスタを
ＦＥＴと略す）及びｎ形ＦＥＴから成る相補形半導体装
置は、低消費電力という大きな利点を有している。かか
る相補形半導体装置を、電導性に優れたＧａＩｎＡｓか
ら作製すれば、更に、高速動作し得る半導体装置を作製
することが可能になる。
【０００３】ＦＥＴの一種にＭＩＳＦＥＴがある。この
ＭＩＳＦＥＴにおいては、入力信号は、ゲート電極を通
じてゲート下の絶縁層の容量を介してチャネル電流を制
御する。ＡｌＩｎＡｓ／ＧａＩｎＡｓ層から成るヘテロ
構造を有し、ゲート電極をマスクとしたセルフアライン
メント技術にてＧａＩｎＡｓ層にｎ形導電領域が形成さ
れたｎ形ＭＩＳＦＥＴが、例えば、文献 "W/WSi GATE S
ELF-ALIGNED HIFETs (HETEROINTERFACE FETs) USING AN
AlInAs/GaInAs HETEROSTRUCTURE GROWN BY MOCVD", M.
Komada, et al, ELECTRONICS LETTERS 3rd, March 198
8, vol. 24, No. 5, pp271-272 から公知である。かか
るｎ形ＭＩＳＦＥＴは、閾値電圧がほぼ０ボルトであ
り、室温での相互コンダクタンスｇmが高いといった優
れた特性を有し、直結形ＦＥＴロジック（ＤＣＦＬ）の
形成に適している。
ＭＩＳＦＥＴにおいては、入力信号は、ゲート電極を通
じてゲート下の絶縁層の容量を介してチャネル電流を制
御する。ＡｌＩｎＡｓ／ＧａＩｎＡｓ層から成るヘテロ
構造を有し、ゲート電極をマスクとしたセルフアライン
メント技術にてＧａＩｎＡｓ層にｎ形導電領域が形成さ
れたｎ形ＭＩＳＦＥＴが、例えば、文献 "W/WSi GATE S
ELF-ALIGNED HIFETs (HETEROINTERFACE FETs) USING AN
AlInAs/GaInAs HETEROSTRUCTURE GROWN BY MOCVD", M.
Komada, et al, ELECTRONICS LETTERS 3rd, March 198
8, vol. 24, No. 5, pp271-272 から公知である。かか
るｎ形ＭＩＳＦＥＴは、閾値電圧がほぼ０ボルトであ
り、室温での相互コンダクタンスｇmが高いといった優
れた特性を有し、直結形ＦＥＴロジック（ＤＣＦＬ）の
形成に適している。
【０００４】一方、ｐ形ＭＩＳＦＥＴを作製するために
は、ＡｌＩｎＡｓ／ＧａＩｎＡｓ層から成るヘテロ構造
を形成することが、価電子帯に大きなバンドの不連続を
有し、一層多くのキャリアを取り扱える点で有利であ
る。室温におけるバンドギャップエネルギーは、 ＩｎＰ ： １．３５（ｅＶ） ＡｌＩｎＡｓ ： １．４４（ｅＶ） ＧａＩｎＡｓ ： ０．７５（ｅＶ） である。ＩｎＰとＡｌＩｎＡｓとのバンドギャップエネ
ルギーは殆ど等しいが、図３に示すように（更に詳しく
は、"Empirical fit to band discontinuities and bar
rier heights in III-V alloy system", S. Tiwari, et
al, Appl. Phys.Lett. 60 (5), 3 February 1992 pp63
0-632 参照）、ＡｌＩｎＡｓ／ＧａＩｎＡｓヘテロ構造
は、伝導帯側に大きなバンドの不連続を有し、電子を閉
じ込めるのに適しており、ｎチャネルの形成に適する。
一方、ＩｎＰ／ＧａＩｎＡｓヘテロ構造は、価電子帯側
に大きなバンドの不連続を有し、正孔を閉じ込めるのに
適しており、ｐチャネルの形成に適する。
は、ＡｌＩｎＡｓ／ＧａＩｎＡｓ層から成るヘテロ構造
を形成することが、価電子帯に大きなバンドの不連続を
有し、一層多くのキャリアを取り扱える点で有利であ
る。室温におけるバンドギャップエネルギーは、 ＩｎＰ ： １．３５（ｅＶ） ＡｌＩｎＡｓ ： １．４４（ｅＶ） ＧａＩｎＡｓ ： ０．７５（ｅＶ） である。ＩｎＰとＡｌＩｎＡｓとのバンドギャップエネ
ルギーは殆ど等しいが、図３に示すように（更に詳しく
は、"Empirical fit to band discontinuities and bar
rier heights in III-V alloy system", S. Tiwari, et
al, Appl. Phys.Lett. 60 (5), 3 February 1992 pp63
0-632 参照）、ＡｌＩｎＡｓ／ＧａＩｎＡｓヘテロ構造
は、伝導帯側に大きなバンドの不連続を有し、電子を閉
じ込めるのに適しており、ｎチャネルの形成に適する。
一方、ＩｎＰ／ＧａＩｎＡｓヘテロ構造は、価電子帯側
に大きなバンドの不連続を有し、正孔を閉じ込めるのに
適しており、ｐチャネルの形成に適する。
【０００５】従って、相補形ＭＩＳＦＥＴを、ＡｌＩｎ
Ａｓ／ＧａＩｎＡｓヘテロ構造を有するｎ形ＭＩＳＦＥ
Ｔと、ＩｎＰ／ＧａＩｎＡｓヘテロ構造を有するｐ形Ｍ
ＩＳＦＥＴから構成することが望ましい。
Ａｓ／ＧａＩｎＡｓヘテロ構造を有するｎ形ＭＩＳＦＥ
Ｔと、ＩｎＰ／ＧａＩｎＡｓヘテロ構造を有するｐ形Ｍ
ＩＳＦＥＴから構成することが望ましい。
【０００６】
【発明が解決しようとする課題】かかる相補形ＭＩＳＦ
ＥＴを作製するためには、即ち、絶縁層の異なる（Ｉｎ
Ｐ及びＡｌＩｎＡｓ）ＭＩＳＦＥＴを集積するために
は、従来、２回のエピタキシャル成長を行う必要があ
る。即ち、例えば、ｎ形ＭＩＳＦＥＴ形成のために、最
初にＡｌＩｎＡｓ／ＧａＩｎＡｓ層を形成し、次いで、
一部のＡｌＩｎＡｓ／ＧａＩｎＡｓ層を除去し、その
後、ｐ形ＭＩＳＦＥＴ形成のために、ＡｌＩｎＡｓ／Ｇ
ａＩｎＡｓ層を除去した領域にＩｎＰ／ＧａＩｎＡｓ層
を形成する必要がある。
ＥＴを作製するためには、即ち、絶縁層の異なる（Ｉｎ
Ｐ及びＡｌＩｎＡｓ）ＭＩＳＦＥＴを集積するために
は、従来、２回のエピタキシャル成長を行う必要があ
る。即ち、例えば、ｎ形ＭＩＳＦＥＴ形成のために、最
初にＡｌＩｎＡｓ／ＧａＩｎＡｓ層を形成し、次いで、
一部のＡｌＩｎＡｓ／ＧａＩｎＡｓ層を除去し、その
後、ｐ形ＭＩＳＦＥＴ形成のために、ＡｌＩｎＡｓ／Ｇ
ａＩｎＡｓ層を除去した領域にＩｎＰ／ＧａＩｎＡｓ層
を形成する必要がある。
【０００７】しかしながら、ＩｎＰ／ＧａＩｎＡｓ層の
形成は、段差を有する構造上に形成しなければならず、
技術的に困難であるという問題を有する。また、２回の
エピタキシャル成長を行う必要があり、ＭＩＳＦＥＴの
作製工程が増加するという問題もある。
形成は、段差を有する構造上に形成しなければならず、
技術的に困難であるという問題を有する。また、２回の
エピタキシャル成長を行う必要があり、ＭＩＳＦＥＴの
作製工程が増加するという問題もある。
【０００８】従って、本発明の目的は、１回のエピタキ
シャル成長工程によって作製することができ、作製工程
の増加を招くことのない相補形化合物半導体装置、及び
かかる半導体装置の作製方法を提供することにある。
シャル成長工程によって作製することができ、作製工程
の増加を招くことのない相補形化合物半導体装置、及び
かかる半導体装置の作製方法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的は、（イ）半
絶縁基板上に形成された、第１のＧａＩｎＡｓ層及びＩ
ｎＰ層から成り、ｐ形導電領域が第１のＧａＩｎＡｓ層
に形成され、ＩｎＰ層が絶縁層として機能するｐ形電界
効果型トランジスタと、（ロ）前記ＩｎＰ層の上に形成
された、第２のＧａＩｎＡｓ層及びＡｌＩｎＡｓ層から
成り、ｎ形導電領域が第２のＧａＩｎＡｓ層に形成さ
れ、ＡｌＩｎＡｓ層が絶縁層として機能するｎ形電界効
果型トランジスタ、から成ることを特徴とする本発明の
相補形化合物半導体装置によって達成することができ
る。
絶縁基板上に形成された、第１のＧａＩｎＡｓ層及びＩ
ｎＰ層から成り、ｐ形導電領域が第１のＧａＩｎＡｓ層
に形成され、ＩｎＰ層が絶縁層として機能するｐ形電界
効果型トランジスタと、（ロ）前記ＩｎＰ層の上に形成
された、第２のＧａＩｎＡｓ層及びＡｌＩｎＡｓ層から
成り、ｎ形導電領域が第２のＧａＩｎＡｓ層に形成さ
れ、ＡｌＩｎＡｓ層が絶縁層として機能するｎ形電界効
果型トランジスタ、から成ることを特徴とする本発明の
相補形化合物半導体装置によって達成することができ
る。
【００１０】更に、上記の目的は、（イ）半絶縁基板上
に、第１のＧａＩｎＡｓ層、ＩｎＰ層、第２のＧａＩｎ
Ａｓ層及びＡｌＩｎＡｓ層を順に形成する工程と、
（ロ）ＡｌＩｎＡｓ層及び第２のＧａＩｎＡｓ層の一部
分を除去して、ＩｎＰ層の一部分を露出させる工程と、
（ハ）第１のＧａＩｎＡｓ層にｐ形導電領域を形成して
ｐ形電界効果型トランジスタを形成し、第２のＧａＩｎ
Ａｓ層にｎ形導電領域を形成してｎ形電界効果型トラン
ジスタを形成する工程、から成ることを特徴とする本発
明の相補形化合物半導体装置の作製方法によって達成す
ることができる。
に、第１のＧａＩｎＡｓ層、ＩｎＰ層、第２のＧａＩｎ
Ａｓ層及びＡｌＩｎＡｓ層を順に形成する工程と、
（ロ）ＡｌＩｎＡｓ層及び第２のＧａＩｎＡｓ層の一部
分を除去して、ＩｎＰ層の一部分を露出させる工程と、
（ハ）第１のＧａＩｎＡｓ層にｐ形導電領域を形成して
ｐ形電界効果型トランジスタを形成し、第２のＧａＩｎ
Ａｓ層にｎ形導電領域を形成してｎ形電界効果型トラン
ジスタを形成する工程、から成ることを特徴とする本発
明の相補形化合物半導体装置の作製方法によって達成す
ることができる。
【００１１】上記、ＡｌＩｎＡｓ層及び第２のＧａＩｎ
Ａｓ層の一部分を除去してＩｎＰ層の一部分を露出させ
る工程は、ＩｎＰ層をエッチングストップ層として用い
た、燐酸系のエッチング液によるウエットエッチング工
程であることが望ましい。
Ａｓ層の一部分を除去してＩｎＰ層の一部分を露出させ
る工程は、ＩｎＰ層をエッチングストップ層として用い
た、燐酸系のエッチング液によるウエットエッチング工
程であることが望ましい。
【００１２】
【作用】本発明においては、半絶縁基板上に、第１のＧ
ａＩｎＡｓ層、ＩｎＰ層、第２のＧａＩｎＡｓ層及びＡ
ｌＩｎＡｓ層を１回のエピタキシャル成長工程によって
形成することができ、従来の作製方法よりもエピタキシ
ャル成長工程を少なくすることができる。
ａＩｎＡｓ層、ＩｎＰ層、第２のＧａＩｎＡｓ層及びＡ
ｌＩｎＡｓ層を１回のエピタキシャル成長工程によって
形成することができ、従来の作製方法よりもエピタキシ
ャル成長工程を少なくすることができる。
【００１３】また、ＩｎＰ層をエッチングストップ層と
して用いた、燐酸系のエッチング液によるウエットエッ
チングによって、ＡｌＩｎＡｓ層及び第２のＧａＩｎＡ
ｓ層の一部分を高度に制御された状態で除去することが
できる。
して用いた、燐酸系のエッチング液によるウエットエッ
チングによって、ＡｌＩｎＡｓ層及び第２のＧａＩｎＡ
ｓ層の一部分を高度に制御された状態で除去することが
できる。
【００１４】
【実施例】以下、化合物半導体素子の模式的な一部断面
図を示す図面を参照して、本発明を説明する。
図を示す図面を参照して、本発明を説明する。
【００１５】先ず、ＩｎＰから成る半絶縁性基板１０の
上に、厚さ１００ｎｍの第１のＧａＩｎＡｓ層１２、厚
さ３０ｎｍのＩｎＰ層１４、厚さ１００ｎｍの第２のＧ
ａＩｎＡｓ層１６、厚さ３０ｎｍのＡｌＩｎＡｓ層１８
を、例えば通常の条件下、従来のＭＯＣＶＤ法を用いた
エピタキシャル成長法によって、形成する（図１の
（Ａ）参照）。尚、全ての層はノンドープ層である。ま
た、各層の厚さは適宜変更することができる。
上に、厚さ１００ｎｍの第１のＧａＩｎＡｓ層１２、厚
さ３０ｎｍのＩｎＰ層１４、厚さ１００ｎｍの第２のＧ
ａＩｎＡｓ層１６、厚さ３０ｎｍのＡｌＩｎＡｓ層１８
を、例えば通常の条件下、従来のＭＯＣＶＤ法を用いた
エピタキシャル成長法によって、形成する（図１の
（Ａ）参照）。尚、全ての層はノンドープ層である。ま
た、各層の厚さは適宜変更することができる。
【００１６】次に、ＡｌＩｎＡｓ層１８及び第２のＧａ
ＩｎＡｓ層１６の一部分を除去し、ＩｎＰ層１４の一部
分を露出させる（図１の（Ｂ）参照）。ＡｌＩｎＡｓ層
１８及び第２のＧａＩｎＡｓ層１６の一部分の除去は、
残すべきＡｌＩｎＡｓ層１８及び第２のＧａＩｎＡｓ層
１６の部分をレジストで被覆した後、ＩｎＰ層１４をエ
ッチングストップ層として用いて燐酸系のエッチング液
によるウエットエッチングによって行うことができる。
エッチング液として、Ｈ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏ＝３：
１：５０を使用した。
ＩｎＡｓ層１６の一部分を除去し、ＩｎＰ層１４の一部
分を露出させる（図１の（Ｂ）参照）。ＡｌＩｎＡｓ層
１８及び第２のＧａＩｎＡｓ層１６の一部分の除去は、
残すべきＡｌＩｎＡｓ層１８及び第２のＧａＩｎＡｓ層
１６の部分をレジストで被覆した後、ＩｎＰ層１４をエ
ッチングストップ層として用いて燐酸系のエッチング液
によるウエットエッチングによって行うことができる。
エッチング液として、Ｈ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏ＝３：
１：５０を使用した。
【００１７】かかるエッチング液によるＧａＩｎＡｓ及
びＩｎＰのエッチング状態を試験した結果を図４に示
す。試験には、ＩｎＰから成る基板上に厚さ７００ｎｍ
のＧａＩｎＡｓ層をエピタキシャル成長させた試料を用
いた。２０゜Ｃの上記エッチング液によってかかる試料
をウエットエッチングした。図４に示すように、ＧａＩ
ｎＡｓのエッチングレートは約１００ｎｍ／分である
が、ＩｎＰは殆どエッチングされていない。
びＩｎＰのエッチング状態を試験した結果を図４に示
す。試験には、ＩｎＰから成る基板上に厚さ７００ｎｍ
のＧａＩｎＡｓ層をエピタキシャル成長させた試料を用
いた。２０゜Ｃの上記エッチング液によってかかる試料
をウエットエッチングした。図４に示すように、ＧａＩ
ｎＡｓのエッチングレートは約１００ｎｍ／分である
が、ＩｎＰは殆どエッチングされていない。
【００１８】その後、ＩｎＰ層１４の上に第１のゲート
電極２０を形成し、ＡｌＩｎＡｓ層１８の上に第２のゲ
ート電極２２を形成する。第１及び第２のゲート電極２
０，２２は、例えばＷＳｉとすることができる。ゲート
電極材料をスパッタ法等でＩｎＰ層１４及びＡｌＩｎＰ
層１８の上に５００ｎｍ程度堆積させた後、ＣＦ4等を
用いたリアクティブ・イオン・エッチング法等でゲート
電極材料を選択的に除去することによって、第１及び第
２のゲート電極２０，２２を形成することができる。
電極２０を形成し、ＡｌＩｎＡｓ層１８の上に第２のゲ
ート電極２２を形成する。第１及び第２のゲート電極２
０，２２は、例えばＷＳｉとすることができる。ゲート
電極材料をスパッタ法等でＩｎＰ層１４及びＡｌＩｎＰ
層１８の上に５００ｎｍ程度堆積させた後、ＣＦ4等を
用いたリアクティブ・イオン・エッチング法等でゲート
電極材料を選択的に除去することによって、第１及び第
２のゲート電極２０，２２を形成することができる。
【００１９】次いで、第１のゲート電極２０をマスクと
して用いた所謂セルフアラインメント技術によって、第
１のＧａＩｎＡｓ層１２にＢｅ、Ｚｎ、Ｍｇ等をイオン
注入する。また、第２のゲート電極２２をマスクとして
用いたセルフアラインメント技術によって、第２のＧａ
ＩｎＡｓ層１６にＳｉ等のイオン注入を行う。その後、
７００゜Ｃ程度でアニール処理を行いイオン注入された
不純物を活性化させる。これによって、第１のＧａＩｎ
Ａｓ層１２にｐ形導電領域２４及びチャネル部２６が形
成され、ｐ形ＭＩＳＦＥＴが形成される。また、第２の
ＧａＩｎＡｓ層１８にｎ形導電領域２８及びチャネル部
３０が形成され、ｎ形ＭＩＳＦＥＴが形成される。
して用いた所謂セルフアラインメント技術によって、第
１のＧａＩｎＡｓ層１２にＢｅ、Ｚｎ、Ｍｇ等をイオン
注入する。また、第２のゲート電極２２をマスクとして
用いたセルフアラインメント技術によって、第２のＧａ
ＩｎＡｓ層１６にＳｉ等のイオン注入を行う。その後、
７００゜Ｃ程度でアニール処理を行いイオン注入された
不純物を活性化させる。これによって、第１のＧａＩｎ
Ａｓ層１２にｐ形導電領域２４及びチャネル部２６が形
成され、ｐ形ＭＩＳＦＥＴが形成される。また、第２の
ＧａＩｎＡｓ層１８にｎ形導電領域２８及びチャネル部
３０が形成され、ｎ形ＭＩＳＦＥＴが形成される。
【００２０】その後、ｐ形導電領域２４及びｎ形導電領
域２８のそれぞれにオーミック電極３２，３４を形成す
る（図２参照）。ｐ形導電領域２４のためのオーミック
電極材料として、例えばＡｕＺｎを用いることができ
る。また、ｎ形導電領域２８のためのオーミック電極材
料として、例えばＮｉ／ＡｕＧｅを用いることができ
る。
域２８のそれぞれにオーミック電極３２，３４を形成す
る（図２参照）。ｐ形導電領域２４のためのオーミック
電極材料として、例えばＡｕＺｎを用いることができ
る。また、ｎ形導電領域２８のためのオーミック電極材
料として、例えばＮｉ／ＡｕＧｅを用いることができ
る。
【００２１】こうして、半絶縁基板１０上に形成され
た、第１のＧａＩｎＡｓ層１２及びＩｎＰ層１４から成
り、ｐ形導電領域２４が第１のＧａＩｎＡｓ層１２に形
成され、ＩｎＰ層１４が絶縁層として機能するｐ形ＦＥ
Ｔと、ＩｎＰ層１４の上に形成された、第２のＧａＩｎ
Ａｓ層１６及びＡｌＩｎＡｓ層１８から成り、ｎ形導電
領域２８が第２のＧａＩｎＡｓ層１６に形成され、Ａｌ
ＩｎＡｓ層２０が絶縁層として機能するｎ形ＦＥＴから
成る相補形化合物半導体装置が完成する。
た、第１のＧａＩｎＡｓ層１２及びＩｎＰ層１４から成
り、ｐ形導電領域２４が第１のＧａＩｎＡｓ層１２に形
成され、ＩｎＰ層１４が絶縁層として機能するｐ形ＦＥ
Ｔと、ＩｎＰ層１４の上に形成された、第２のＧａＩｎ
Ａｓ層１６及びＡｌＩｎＡｓ層１８から成り、ｎ形導電
領域２８が第２のＧａＩｎＡｓ層１６に形成され、Ａｌ
ＩｎＡｓ層２０が絶縁層として機能するｎ形ＦＥＴから
成る相補形化合物半導体装置が完成する。
【００２２】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこの実施例に限定されるものではな
い。ＧａＩｎＡｓ層、ＩｎＰ層、ＡｌＩｎＡｓ層の形成
は、如何なるエピタキシャル成長方法ともすることがで
きる。ゲート電極、オーミック電極の材料は例示であ
り、適宜変更することができる。
明したが、本発明はこの実施例に限定されるものではな
い。ＧａＩｎＡｓ層、ＩｎＰ層、ＡｌＩｎＡｓ層の形成
は、如何なるエピタキシャル成長方法ともすることがで
きる。ゲート電極、オーミック電極の材料は例示であ
り、適宜変更することができる。
【００２３】
【発明の効果】本発明により、１回のエピタキシャル成
長工程によって相補形化合物半導体装置に必要とされる
各層を形成することができる。従って、相補形化合物半
導体装置の作製工程を、従来の方法よりも少なくするこ
とができる。尚、ｎ形ＦＥＴの下には不必要なＩｎＰ／
ＧａＩｎＡｓヘテロ構造が形成されているが、全てノン
ドープ層であるため、ＦＥＴの動作には全く支障がな
い。
長工程によって相補形化合物半導体装置に必要とされる
各層を形成することができる。従って、相補形化合物半
導体装置の作製工程を、従来の方法よりも少なくするこ
とができる。尚、ｎ形ＦＥＴの下には不必要なＩｎＰ／
ＧａＩｎＡｓヘテロ構造が形成されているが、全てノン
ドープ層であるため、ＦＥＴの動作には全く支障がな
い。
【図面の簡単な説明】
【図１】本発明の相補形化合物半導体装置の作製工程を
説明するための素子の模式的な一部断面図である。
説明するための素子の模式的な一部断面図である。
【図２】本発明の相補形化合物半導体装置の模式的な一
部断面図である。
部断面図である。
【図３】ヘテロ接合におけるバンドのラインアップを示
す図である。
す図である。
【図４】燐酸系エッチング液によるＧａＩｎＡｓ及びＩ
ｎＰのエッチング状態の試験結果を示す図である。
ｎＰのエッチング状態の試験結果を示す図である。
１０ 半絶縁性基板 １２ 第１のＧａＩｎＡｓ層 １４ ＩｎＰ層 １６ 第２のＧａＩｎＡｓ層 １８ ＡｌＩｎＡｓ層 ２０，２２ ゲート電極 ２４ ｐ形導電領域 ２８ ｎ形導電領域 ２６，３０ チャネル領域 ３２，３４ オーミック電極
Claims (3)
- 【請求項１】（イ）半絶縁基板上に形成された、第１の
ＧａＩｎＡｓ層及びＩｎＰ層から成り、ｐ形導電領域が
該第１のＧａＩｎＡｓ層に形成され、ＩｎＰ層が絶縁層
として機能するｐ形電界効果型トランジスタと、 （ロ）前記ＩｎＰ層の上に形成された、第２のＧａＩｎ
Ａｓ層及びＡｌＩｎＡｓ層から成り、ｎ形導電領域が該
第２のＧａＩｎＡｓ層に形成され、ＡｌＩｎＡｓ層が絶
縁層として機能するｎ形電界効果型トランジスタ、 から成ることを特徴とする相補形化合物半導体装置。 - 【請求項２】（イ）半絶縁基板上に、第１のＧａＩｎＡ
ｓ層、ＩｎＰ層、第２のＧａＩｎＡｓ層及びＡｌＩｎＡ
ｓ層を順に形成する工程と、 （ロ）ＡｌＩｎＡｓ層及び第２のＧａＩｎＡｓ層の一部
分を除去して、ＩｎＰ層の一部分を露出させる工程と、 （ハ）第１のＧａＩｎＡｓ層にｐ形導電領域を形成して
ｐ形電界効果型トランジスタを形成し、第２のＧａＩｎ
Ａｓ層にｎ形導電領域を形成してｎ形電界効果型トラン
ジスタを形成する工程、 から成ることを特徴とする相補形化合物半導体装置の作
製方法。 - 【請求項３】ＡｌＩｎＡｓ層及び第２のＧａＩｎＡｓ層
の一部分を除去してＩｎＰ層の一部分を露出させる前記
工程は、ＩｎＰ層をエッチングストップ層として用い
た、燐酸系のエッチング液によるウエットエッチング工
程から成ることを特徴とする請求項２に記載の相補形化
合物半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086838A JPH06275786A (ja) | 1993-03-23 | 1993-03-23 | 相補形化合物半導体装置及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086838A JPH06275786A (ja) | 1993-03-23 | 1993-03-23 | 相補形化合物半導体装置及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275786A true JPH06275786A (ja) | 1994-09-30 |
Family
ID=13897959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086838A Pending JPH06275786A (ja) | 1993-03-23 | 1993-03-23 | 相補形化合物半導体装置及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275786A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001641A1 (fr) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
| JP2010093247A (ja) * | 2008-09-16 | 2010-04-22 | Imec | 非シリコンチャネルｍｏｓデバイス中のフェルミレベルピンニングの低減方法 |
| JP2013016789A (ja) * | 2011-06-10 | 2013-01-24 | Sumitomo Chemical Co Ltd | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
-
1993
- 1993-03-23 JP JP5086838A patent/JPH06275786A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001641A1 (fr) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
| US6674131B2 (en) * | 2000-06-27 | 2004-01-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor power device for high-temperature applications |
| JP2010093247A (ja) * | 2008-09-16 | 2010-04-22 | Imec | 非シリコンチャネルｍｏｓデバイス中のフェルミレベルピンニングの低減方法 |
| JP2013016789A (ja) * | 2011-06-10 | 2013-01-24 | Sumitomo Chemical Co Ltd | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
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