JPH10223655A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH10223655A JPH10223655A JP9027141A JP2714197A JPH10223655A JP H10223655 A JPH10223655 A JP H10223655A JP 9027141 A JP9027141 A JP 9027141A JP 2714197 A JP2714197 A JP 2714197A JP H10223655 A JPH10223655 A JP H10223655A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
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Abstract
(57)【要約】
【課題】 ＩｎＰ層を有する半導体結晶を用いた電界効
果トランジスタにおいて、リーク電流を低減し良好なピ
ンチオフ特性を得る。 【解決手段】 プラズマＣＶＤ装置を用い、ＮＨ3 ガス
を導入してＮＨ3 プラズマ処理をＩｎＰ基板に行う。還
元性ＮＨ3 プラズマによりＩｎＰ表面の自然酸化物102
が還元、除去された後、ＩｎＰ表面に膜厚30ｎｍ程度の
ＩｎＮ窒化膜層104 が形成される。続いて、プラズマ装
置にＳｉＨ3 ガスとＮＨ3 ガスを導入し、ＩｎＮ層104
上に膜厚350 ｎｍのＳｉＮx スペーサ層105 を形成す
る。オーミック電極としてソース電極1011、ドレイン電
極107 を形成する。ＩｎＰチャネル上にＰｔを用いたゲ
ート電極108 を蒸着リフトオフで形成する。続いて、Ｓ
ｉＮx／ＩｎＮスペーサ層105 形成と同様の工程を用い
てＳｉＮx ／ＩｎＮパッシベーション膜109 を形成し
て、パッシベーション膜109 により保護された素子が完
成する。
果トランジスタにおいて、リーク電流を低減し良好なピ
ンチオフ特性を得る。 【解決手段】 プラズマＣＶＤ装置を用い、ＮＨ3 ガス
を導入してＮＨ3 プラズマ処理をＩｎＰ基板に行う。還
元性ＮＨ3 プラズマによりＩｎＰ表面の自然酸化物102
が還元、除去された後、ＩｎＰ表面に膜厚30ｎｍ程度の
ＩｎＮ窒化膜層104 が形成される。続いて、プラズマ装
置にＳｉＨ3 ガスとＮＨ3 ガスを導入し、ＩｎＮ層104
上に膜厚350 ｎｍのＳｉＮx スペーサ層105 を形成す
る。オーミック電極としてソース電極1011、ドレイン電
極107 を形成する。ＩｎＰチャネル上にＰｔを用いたゲ
ート電極108 を蒸着リフトオフで形成する。続いて、Ｓ
ｉＮx／ＩｎＮスペーサ層105 形成と同様の工程を用い
てＳｉＮx ／ＩｎＮパッシベーション膜109 を形成し
て、パッシベーション膜109 により保護された素子が完
成する。
Description
【０００１】
【産業上の利用分野】本発明はＩｎＰ層を有する電界効
果トランジスタ及びその製造方法に関するものである。
果トランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】ＩｎＰはＧａＡｓと比較すると、高い電
子飽和速度、大きな熱伝導率等の特徴を有し、高出力Ｆ
ＥＴのチャネル材料に適している。これまで、ＩｎＰチ
ャネルを有するＦＥＴとして金属−半導体電界効果トラ
ンジスタ（ＭＥＳＦＥＴ）、金属−絶縁物−半導体電界
効果トランジスタ（ＭＩＳＦＥＴ）、絶縁物の代りにヘ
テロ半導体結晶を用いたヘテロ接合電界効果トランジス
タ（ヘテロＭＩＳＦＥＴ）が報告されていた。
子飽和速度、大きな熱伝導率等の特徴を有し、高出力Ｆ
ＥＴのチャネル材料に適している。これまで、ＩｎＰチ
ャネルを有するＦＥＴとして金属−半導体電界効果トラ
ンジスタ（ＭＥＳＦＥＴ）、金属−絶縁物−半導体電界
効果トランジスタ（ＭＩＳＦＥＴ）、絶縁物の代りにヘ
テロ半導体結晶を用いたヘテロ接合電界効果トランジス
タ（ヘテロＭＩＳＦＥＴ）が報告されていた。
【０００３】従来、ＭＥＳＦＥＴを製造する工程で用い
るスペーサ層やパッシベーション膜の成膜前処理には、
ウェットエッチングによる処理が用いられていた。また
従来、ＭＩＳＦＥＴ，ヘテロＭＩＳＦＥＴにおいては、
ゲートリーク電流低域を目的に厚いＳｉＯ2 または厚い
ヘテロ半導体結晶をゲート金属とショットキ層との間に
挿入していた。
るスペーサ層やパッシベーション膜の成膜前処理には、
ウェットエッチングによる処理が用いられていた。また
従来、ＭＩＳＦＥＴ，ヘテロＭＩＳＦＥＴにおいては、
ゲートリーク電流低域を目的に厚いＳｉＯ2 または厚い
ヘテロ半導体結晶をゲート金属とショットキ層との間に
挿入していた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
プロセスを用いたＩｎＰチャネルＭＥＳＦＥＴは良好な
ピンチオフ特性を示さなかった。これは、スペーサ層や
パッシベーション膜のウェットエッチャントを用いた成
膜前処理技術が未熟であり、図１２に示すように、Ｉｎ
Ｐ基板１２０１とスペーサ層またはパッシベーション膜
１２０４との界面に、Ｉｎ2 Ｏ3 を含むＩｎＰ酸化膜１
２０３が形成され、そこを流れる界面リーク電流が大き
くなるためである。このＩｎ2 Ｏ3 は、アプライドフィ
ジックスレターズ(Applied Physics Letters) ，１９８
０年，３７巻，１６３〜１６５頁に報告されているよう
に、導電性の金属酸化膜である。尚、図１２において、
１２０２はチャネル，１２０５はソース電極，１２０６
はドレイン電極，１２０７はゲート電極を夫々示してい
る。
プロセスを用いたＩｎＰチャネルＭＥＳＦＥＴは良好な
ピンチオフ特性を示さなかった。これは、スペーサ層や
パッシベーション膜のウェットエッチャントを用いた成
膜前処理技術が未熟であり、図１２に示すように、Ｉｎ
Ｐ基板１２０１とスペーサ層またはパッシベーション膜
１２０４との界面に、Ｉｎ2 Ｏ3 を含むＩｎＰ酸化膜１
２０３が形成され、そこを流れる界面リーク電流が大き
くなるためである。このＩｎ2 Ｏ3 は、アプライドフィ
ジックスレターズ(Applied Physics Letters) ，１９８
０年，３７巻，１６３〜１６５頁に報告されているよう
に、導電性の金属酸化膜である。尚、図１２において、
１２０２はチャネル，１２０５はソース電極，１２０６
はドレイン電極，１２０７はゲート電極を夫々示してい
る。
【０００５】また、ＭＩＳＦＥＴ及びヘテロＭＩＳＦＥ
Ｔにおいて、ゲート耐圧を向上させるためにゲート金属
とチャネルとの間に厚い絶縁膜またはヘテロ半導体結晶
を挟んでいた。このため、ゲート金属とチャネルとの距
離が大きくなり相互コンダクタンスが減少した。
Ｔにおいて、ゲート耐圧を向上させるためにゲート金属
とチャネルとの間に厚い絶縁膜またはヘテロ半導体結晶
を挟んでいた。このため、ゲート金属とチャネルとの距
離が大きくなり相互コンダクタンスが減少した。
【０００６】また、ヘテロＭＩＳＦＥＴにおいては、Ｉ
ｎＰの上に、ＩｎＰに格子整合しないヘテロ半導体結晶
をショットキ層に用いた場合、格子不整合による転位や
界面準位が発生するため、ショットキ層を流れるリーク
電流が生じてゲート耐圧が減少し、また周波数分散，相
互コンダクタンスの上詰まりが生じた。
ｎＰの上に、ＩｎＰに格子整合しないヘテロ半導体結晶
をショットキ層に用いた場合、格子不整合による転位や
界面準位が発生するため、ショットキ層を流れるリーク
電流が生じてゲート耐圧が減少し、また周波数分散，相
互コンダクタンスの上詰まりが生じた。
【０００７】またＩｎＰ上に成長するヘテロ半導体結晶
がＩｎＰに対して格子整合系，不整合系に関わらず、そ
のＩｎＰと、リンを含まないヘテロ半導体結晶をＭＢＥ
法（分子線エピタキシー法）またはＭＯＣＶＤ法（有機
金属化学気相堆積法）により連続エピタキシャル成長す
る場合、リンソースを切替える必要があった。リンは蒸
気圧が非常に高いので、その制御が困難であり、急峻な
ヘテロ界面が得られなかった。そのため伝導帯プロファ
イルが乱された。特に、ＩｎＰ層上にリンを含まないヘ
テロ半導体結晶を成長した場合、そのＩｎＰ層内の電子
輸送特性が劣化した。
がＩｎＰに対して格子整合系，不整合系に関わらず、そ
のＩｎＰと、リンを含まないヘテロ半導体結晶をＭＢＥ
法（分子線エピタキシー法）またはＭＯＣＶＤ法（有機
金属化学気相堆積法）により連続エピタキシャル成長す
る場合、リンソースを切替える必要があった。リンは蒸
気圧が非常に高いので、その制御が困難であり、急峻な
ヘテロ界面が得られなかった。そのため伝導帯プロファ
イルが乱された。特に、ＩｎＰ層上にリンを含まないヘ
テロ半導体結晶を成長した場合、そのＩｎＰ層内の電子
輸送特性が劣化した。
【０００８】本発明の目的は、ＩｎＰ層を有するＦＥＴ
において、ゲートリーク電流を低減すると共にスペーサ
層とＩｎＰとの界面またはパッシベーション膜とＩｎＰ
との界面を流れる界面リーク電流を低減することにより
良好なピンチオフ特性を有するＦＥＴ構造とその製造方
法を提供することにある。
において、ゲートリーク電流を低減すると共にスペーサ
層とＩｎＰとの界面またはパッシベーション膜とＩｎＰ
との界面を流れる界面リーク電流を低減することにより
良好なピンチオフ特性を有するＦＥＴ構造とその製造方
法を提供することにある。
【０００９】本発明の他の目的は、ＩｎＰ層を有し、そ
の上にヘテロ半導体結晶をショットキ層に用いるＦＥＴ
において、ゲートリーク電流及びショットキ層中を流れ
るリーク電流を低減すると共にＩｎＰとヘテロ半導体結
晶との界面準位密度を低減することにより、耐圧特性を
向上して良好なピンチオフ特性を実現し、周波数分散や
コンダクタンスの上詰まりが無いＦＥＴ構造とその製造
方法を提供することにある。
の上にヘテロ半導体結晶をショットキ層に用いるＦＥＴ
において、ゲートリーク電流及びショットキ層中を流れ
るリーク電流を低減すると共にＩｎＰとヘテロ半導体結
晶との界面準位密度を低減することにより、耐圧特性を
向上して良好なピンチオフ特性を実現し、周波数分散や
コンダクタンスの上詰まりが無いＦＥＴ構造とその製造
方法を提供することにある。
【００１０】本発明の更に他の目的は、ＩｎＰ層を有す
るヘテロＭＩＳＦＥＴにおいて、ゲート耐圧を損なうこ
となく大きな相互コンダクタンスを有するＦＥＴ構造と
その製造方法を提供することにある。
るヘテロＭＩＳＦＥＴにおいて、ゲート耐圧を損なうこ
となく大きな相互コンダクタンスを有するＦＥＴ構造と
その製造方法を提供することにある。
【００１１】本発明の別の目的は、ＩｎＰの上に、Ｉｎ
Ｐと良好なヘテロ界面を有するヘテロ半導体結晶を成長
することにより、良好な電子輸送特性を有するＦＥＴ構
造とその製造方法を提供することにある。
Ｐと良好なヘテロ界面を有するヘテロ半導体結晶を成長
することにより、良好な電子輸送特性を有するＦＥＴ構
造とその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、ＩｎＰ
層を有する半導体結晶において、そのＩｎＰ層上にＳｉ
Ｎx 層を形成する前に、Ｎ2 Ｈ4 プラズマ処理またはＮ
3 Ｈ6 プラズマ処理またはＮＨ3 プラズマ処理またはＮ
2 プラズマ処理のうちいずれか一つの処理によりＩｎＰ
の酸化物を除去する工程を有することを特徴とする半導
体素子の製造方法が得られる。
層を有する半導体結晶において、そのＩｎＰ層上にＳｉ
Ｎx 層を形成する前に、Ｎ2 Ｈ4 プラズマ処理またはＮ
3 Ｈ6 プラズマ処理またはＮＨ3 プラズマ処理またはＮ
2 プラズマ処理のうちいずれか一つの処理によりＩｎＰ
の酸化物を除去する工程を有することを特徴とする半導
体素子の製造方法が得られる。
【００１３】本発明によれば、ＩｎＰ層を有する半導体
結晶において、そのＩｎＰ層上にＳｉＮx 層を形成する
前に、Ｎ2 Ｈ4 プラズマ処理またはＮ3 Ｈ6 プラズマ処
理またはＮＨ3 プラズマ処理またはＮ2 プラズマ処理の
うちいずれか一つの処理を施すことにより、ＩｎＮ窒化
膜を形成する工程を有することを特徴とする半導体素子
の製造方法が得られる。
結晶において、そのＩｎＰ層上にＳｉＮx 層を形成する
前に、Ｎ2 Ｈ4 プラズマ処理またはＮ3 Ｈ6 プラズマ処
理またはＮＨ3 プラズマ処理またはＮ2 プラズマ処理の
うちいずれか一つの処理を施すことにより、ＩｎＮ窒化
膜を形成する工程を有することを特徴とする半導体素子
の製造方法が得られる。
【００１４】本発明によれば、ＩｎＰ層を有する半導体
結晶において、Ｎ2 Ｈ4 プラズマ処理またはＮ3 Ｈ6 プ
ラズマ処理またはＮＨ3 プラズマ処理またはＮ2 プラズ
マ処理のうちいずれか一つの処理を用いて、ＩｎＰ表面
のＩｎＰ酸化物の除去とＩｎＰ表面の窒化膜の形成を連
続して行う工程を有することを特徴とする半導体素子の
製造方法が得られる。
結晶において、Ｎ2 Ｈ4 プラズマ処理またはＮ3 Ｈ6 プ
ラズマ処理またはＮＨ3 プラズマ処理またはＮ2 プラズ
マ処理のうちいずれか一つの処理を用いて、ＩｎＰ表面
のＩｎＰ酸化物の除去とＩｎＰ表面の窒化膜の形成を連
続して行う工程を有することを特徴とする半導体素子の
製造方法が得られる。
【００１５】本発明によれば、ＩｎＰ層を有する半導体
結晶を用いた電界効果トランジスタであって、ＳｉＮx
層とそのＩｎＰ層との界面に、ＩｎＰの酸化物を含まず
ＩｎＮ窒化膜層を有することを特徴とする電界効果トラ
ンジスタが得られる。
結晶を用いた電界効果トランジスタであって、ＳｉＮx
層とそのＩｎＰ層との界面に、ＩｎＰの酸化物を含まず
ＩｎＮ窒化膜層を有することを特徴とする電界効果トラ
ンジスタが得られる。
【００１６】本発明によれば、ＩｎＰ層の上に、転移が
発生しない最大膜厚を臨界膜厚とした時、臨界膜厚以下
である（以下同じ）膜厚６ｎｍ以下のＡｌＧａＡｓ層ま
たは膜厚６ｎｍ以下のＧａＡｓ層または膜厚１０ｎｍ以
下のＡｌＩｎＰ層または膜厚３ｎｍ以下のＡｌＧａＰ層
または膜厚５ｎｍ以下のＡｌＧａＩｎＰ層を形成する工
程を有することを特徴とする半導体素子の製造方法が得
られる。
発生しない最大膜厚を臨界膜厚とした時、臨界膜厚以下
である（以下同じ）膜厚６ｎｍ以下のＡｌＧａＡｓ層ま
たは膜厚６ｎｍ以下のＧａＡｓ層または膜厚１０ｎｍ以
下のＡｌＩｎＰ層または膜厚３ｎｍ以下のＡｌＧａＰ層
または膜厚５ｎｍ以下のＡｌＧａＩｎＰ層を形成する工
程を有することを特徴とする半導体素子の製造方法が得
られる。
【００１７】本発明によれば、ＩｎＰ層を有する半導体
結晶を用いた電界効果トランジスタであって、そのＩｎ
Ｐチャネル層上に、膜厚６ｎｍ以下のＡｌＧａＡｓ層ま
たは膜厚６ｎｍ以下のＧａＡｓ層または膜厚１０ｎｍ以
下のＡｌＩｎＰ層または膜厚３ｎｍ以下のＡｌＧａＰ層
または膜厚５ｎｍ以下のＡｌＧａＩｎＰ層を有すること
を特徴とする電界効果トランジスタが得られる。
結晶を用いた電界効果トランジスタであって、そのＩｎ
Ｐチャネル層上に、膜厚６ｎｍ以下のＡｌＧａＡｓ層ま
たは膜厚６ｎｍ以下のＧａＡｓ層または膜厚１０ｎｍ以
下のＡｌＩｎＰ層または膜厚３ｎｍ以下のＡｌＧａＰ層
または膜厚５ｎｍ以下のＡｌＧａＩｎＰ層を有すること
を特徴とする電界効果トランジスタが得られる。
【００１８】本発明によれば、ＩｎＰ層の上に、膜厚６
ｎｍ以下のＡｌＧａＡｓ層とＩｎＰにほぼ格子整合する
ＡｌＩｎＡｓ層（格子整合するＡｌＩｎＡｓとは、ｘ＝
０．４８±０．０１のＡｌ組成比を有するＡｌx Ｉｎ
1-x Ａｓをいう、以下同じ）の２層または膜厚６ｎｍ以
下のＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌＩｎＡ
ｓ層の２層または膜厚１０ｎｍ以下のＡｌＩｎＰ層とＩ
ｎＰにほぼ格子整合するＡｌＩｎＡｓ層の２層または膜
厚３ｎｍ以下のＡｌＧａＰ層とＩｎＰにほぼ格子整合す
るＡｌＩｎＡｓ層の２層または膜厚５ｎｍ以下のＡｌＧ
ａＩｎＰ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層
の２層を形成する工程を有することを特徴とする半導体
素子の製造方法が得られる。
ｎｍ以下のＡｌＧａＡｓ層とＩｎＰにほぼ格子整合する
ＡｌＩｎＡｓ層（格子整合するＡｌＩｎＡｓとは、ｘ＝
０．４８±０．０１のＡｌ組成比を有するＡｌx Ｉｎ
1-x Ａｓをいう、以下同じ）の２層または膜厚６ｎｍ以
下のＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌＩｎＡ
ｓ層の２層または膜厚１０ｎｍ以下のＡｌＩｎＰ層とＩ
ｎＰにほぼ格子整合するＡｌＩｎＡｓ層の２層または膜
厚３ｎｍ以下のＡｌＧａＰ層とＩｎＰにほぼ格子整合す
るＡｌＩｎＡｓ層の２層または膜厚５ｎｍ以下のＡｌＧ
ａＩｎＰ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層
の２層を形成する工程を有することを特徴とする半導体
素子の製造方法が得られる。
【００１９】本発明によれば、ＩｎＰ層を有する半導体
結晶を用いた電界効果トランジスタであって、そのＩｎ
Ｐ層上に、膜厚６ｎｍ以下のＡｌＧａＡｓ層とＩｎＰに
ほぼ格子整合するＡｌＩｎＡｓ層の２層または膜厚６ｎ
ｍ以下のＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌＩ
ｎＡｓ層の２層または膜厚１０ｎｍ以下のＡｌＩｎＰ層
とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層の２層また
は膜厚３ｎｍ以下のＡｌＧａＰ層とＩｎＰにほぼ格子整
合するＡｌＩｎＡｓ層の２層または膜厚５ｎｍ以下のＡ
ｌＧａＩｎＰ層とＩｎＰにほぼ格子整合するＡｌＩｎＡ
ｓ層の２層を有することを特徴とする電界効果トランジ
スタが得られる。
結晶を用いた電界効果トランジスタであって、そのＩｎ
Ｐ層上に、膜厚６ｎｍ以下のＡｌＧａＡｓ層とＩｎＰに
ほぼ格子整合するＡｌＩｎＡｓ層の２層または膜厚６ｎ
ｍ以下のＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌＩ
ｎＡｓ層の２層または膜厚１０ｎｍ以下のＡｌＩｎＰ層
とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層の２層また
は膜厚３ｎｍ以下のＡｌＧａＰ層とＩｎＰにほぼ格子整
合するＡｌＩｎＡｓ層の２層または膜厚５ｎｍ以下のＡ
ｌＧａＩｎＰ層とＩｎＰにほぼ格子整合するＡｌＩｎＡ
ｓ層の２層を有することを特徴とする電界効果トランジ
スタが得られる。
【００２０】本発明によれば、ＩｎＰ層の上に、膜厚６
ｎｍ以下のＡｌＧａＡｓ層とＩｎＰにほぼ格子整合する
ＡｌＩｎＡｓ層と膜厚６ｎｍ以下のＡｌＧａＡｓ層の３
層または膜厚６ｎｍ以下のＧａＡｓ層とＩｎＰにほぼ格
子整合するＡｌＩｎＡｓ層と膜厚６ｎｍ以下のＧａＡｓ
層の３層または膜厚１０ｎｍ以下のＡｌＩｎＰ層とＩｎ
Ｐにほぼ格子整合するＡｌＩｎＡｓ層と膜厚１０ｎｍ以
下の２層または膜厚３ｎｍ以下のＡｌＧａＰ層の３層ま
たは膜厚５ｎｍ以下ＡｌＧａＩｎＰ層とＩｎＰにほぼ格
子整合するＡｌＩｎＡｓ層と膜厚５ｎｍ以下のＡｌＧａ
ＩｎＰ層の３層を形成する工程を有することを特徴とす
る半導体素子の製造方法が得られる。
ｎｍ以下のＡｌＧａＡｓ層とＩｎＰにほぼ格子整合する
ＡｌＩｎＡｓ層と膜厚６ｎｍ以下のＡｌＧａＡｓ層の３
層または膜厚６ｎｍ以下のＧａＡｓ層とＩｎＰにほぼ格
子整合するＡｌＩｎＡｓ層と膜厚６ｎｍ以下のＧａＡｓ
層の３層または膜厚１０ｎｍ以下のＡｌＩｎＰ層とＩｎ
Ｐにほぼ格子整合するＡｌＩｎＡｓ層と膜厚１０ｎｍ以
下の２層または膜厚３ｎｍ以下のＡｌＧａＰ層の３層ま
たは膜厚５ｎｍ以下ＡｌＧａＩｎＰ層とＩｎＰにほぼ格
子整合するＡｌＩｎＡｓ層と膜厚５ｎｍ以下のＡｌＧａ
ＩｎＰ層の３層を形成する工程を有することを特徴とす
る半導体素子の製造方法が得られる。
【００２１】本発明によれば、ＩｎＰ層を有する半導体
結晶を用いた電界効果トランジスタであって、そのＩｎ
Ｐ層上に、膜厚６ｎｍ以下のＡｌＧａＡｓ層とＩｎＰに
ほぼ格子整合するＡｌＩｎＡｓ層と膜厚６ｎｍ以下のＡ
ｌＧａＡｓ層の３層または膜厚６ｎｍ以下のＧａＡｓ層
とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層と膜厚６ｎ
ｍ以下のＧａＡｓ層の３層または膜厚１０ｎｍ以下のＡ
ｌＩｎＰ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層
と膜厚１０ｎｍ以下のＡｌＩｎＰ層の３層または膜厚３
ｎｍ以下のＡｌＧａＰ層とＩｎＰにほぼ格子整合するＡ
ｌＩｎＡｓ層と膜厚３ｎｍ以下のＡｌＧａＰ層の３層ま
たは膜厚５ｎｍ以下のＡｌＧａＩｎＰ層とＩｎＰにほぼ
格子整合するＡｌＩｎＡｓ層と膜厚５ｎｍ以下のＡｌＧ
ａＩｎＰ層の３層を有することを特徴とする電界効果ト
ランジスタが得られる。
結晶を用いた電界効果トランジスタであって、そのＩｎ
Ｐ層上に、膜厚６ｎｍ以下のＡｌＧａＡｓ層とＩｎＰに
ほぼ格子整合するＡｌＩｎＡｓ層と膜厚６ｎｍ以下のＡ
ｌＧａＡｓ層の３層または膜厚６ｎｍ以下のＧａＡｓ層
とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層と膜厚６ｎ
ｍ以下のＧａＡｓ層の３層または膜厚１０ｎｍ以下のＡ
ｌＩｎＰ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層
と膜厚１０ｎｍ以下のＡｌＩｎＰ層の３層または膜厚３
ｎｍ以下のＡｌＧａＰ層とＩｎＰにほぼ格子整合するＡ
ｌＩｎＡｓ層と膜厚３ｎｍ以下のＡｌＧａＰ層の３層ま
たは膜厚５ｎｍ以下のＡｌＧａＩｎＰ層とＩｎＰにほぼ
格子整合するＡｌＩｎＡｓ層と膜厚５ｎｍ以下のＡｌＧ
ａＩｎＰ層の３層を有することを特徴とする電界効果ト
ランジスタが得られる。
【００２２】本発明によれば、分子線エピタキシー法
（ＭＢＥ法）または有機金属化学気相堆積法（ＭＯＣＶ
Ｄ法）を用いたヘテロ接合半導体結晶成長において、Ｉ
ｎＰ層と膜厚１０ｎｍ以下のＡｌＩｎＰ層またはＩｎＰ
層と膜厚３ｎｍ以下のＡｌＧａＰ層またはＩｎＰ層と膜
厚５ｎｍ以下のＡｌＧａＩｎＰ層を連続的に成長する工
程を有することを特徴とする半導体素子の製造方法が得
られる。
（ＭＢＥ法）または有機金属化学気相堆積法（ＭＯＣＶ
Ｄ法）を用いたヘテロ接合半導体結晶成長において、Ｉ
ｎＰ層と膜厚１０ｎｍ以下のＡｌＩｎＰ層またはＩｎＰ
層と膜厚３ｎｍ以下のＡｌＧａＰ層またはＩｎＰ層と膜
厚５ｎｍ以下のＡｌＧａＩｎＰ層を連続的に成長する工
程を有することを特徴とする半導体素子の製造方法が得
られる。
【００２３】本発明の作用を述べる。リフトオフ法に用
いるスペーサ層のＳｉＮx 層をＩｎＰ上に成膜する前
に、ＩｎＰ表面に対して、還元性のガスであるＮ2 Ｈ4
プラズマ処理またはＮ3 Ｈ6 プラズマ処理またはＮＨ3
またはプラズマ処理Ｎ2 プラズマ処理のうちいずれか一
つの処理を行うことにより、ＩｎＰ酸化物を還元、除去
する。更に、Ｎは３族のＩｎと強い結合力を持つため、
Ｎ2 Ｈ4 またはＮ3 Ｈ6またはＮＨ3 またはＮ2 のプラ
ズマ処理によりＩｎＰ表面にはＩｎＮ窒化膜が形成され
る。ＩｎＮは禁制帯幅が２．１ｅＶと大きく、安定な半
導体であり、ＩｎＰ表面の再酸化を防ぐ。ＩｎＰの酸化
物に含まれるＩｎ2 Ｏ3 は導電性物質であり、このＩｎ
Ｐ酸化物をＩｎＰとスペーサ層またはＩｎＰとパッシベ
ーション膜との界面から除去することにより、界面リー
ク電流が低減される。
いるスペーサ層のＳｉＮx 層をＩｎＰ上に成膜する前
に、ＩｎＰ表面に対して、還元性のガスであるＮ2 Ｈ4
プラズマ処理またはＮ3 Ｈ6 プラズマ処理またはＮＨ3
またはプラズマ処理Ｎ2 プラズマ処理のうちいずれか一
つの処理を行うことにより、ＩｎＰ酸化物を還元、除去
する。更に、Ｎは３族のＩｎと強い結合力を持つため、
Ｎ2 Ｈ4 またはＮ3 Ｈ6またはＮＨ3 またはＮ2 のプラ
ズマ処理によりＩｎＰ表面にはＩｎＮ窒化膜が形成され
る。ＩｎＮは禁制帯幅が２．１ｅＶと大きく、安定な半
導体であり、ＩｎＰ表面の再酸化を防ぐ。ＩｎＰの酸化
物に含まれるＩｎ2 Ｏ3 は導電性物質であり、このＩｎ
Ｐ酸化物をＩｎＰとスペーサ層またはＩｎＰとパッシベ
ーション膜との界面から除去することにより、界面リー
ク電流が低減される。
【００２４】ＭＢＥ法またはＭＯＣＶＤ法により、Ｉｎ
Ｐ基板上にエピタキシャル成長した場合の各ヘテロ半導
体結晶の臨界膜厚は、ＡｌＧａＡｓでは６ｎｍ，ＧａＡ
ｓでは６ｎｍ，ＡｌＩｎＰでは１０ｎｍ，ＡｌＧａＰで
は３ｎｍ，ＡｌＧａＩｎＰでは５ｎｍである。ＩｎＰ層
を有するヘテロＭＩＳＦＥＴにおいて、ＩｎＰ上に成長
するヘテロ半導体結晶として膜厚６ｎｍ以下のＡｌＧａ
Ａｓ層または膜厚６ｎｍ以下のＧａＡｓ層または膜厚１
０ｎｍ以下のＡｌＩｎＰ層または膜厚３ｎｍ以下のＡｌ
ＧａＰ層または膜厚５ｎｍ以下のＡｌＧａＩｎＰ層を用
いることにより、層内の転位の発生が抑えられるため、
界面準位密度は極めて小さい。そのため、転位や界面準
位を介して流れるリーク電流を低減することができる。
Ｐ基板上にエピタキシャル成長した場合の各ヘテロ半導
体結晶の臨界膜厚は、ＡｌＧａＡｓでは６ｎｍ，ＧａＡ
ｓでは６ｎｍ，ＡｌＩｎＰでは１０ｎｍ，ＡｌＧａＰで
は３ｎｍ，ＡｌＧａＩｎＰでは５ｎｍである。ＩｎＰ層
を有するヘテロＭＩＳＦＥＴにおいて、ＩｎＰ上に成長
するヘテロ半導体結晶として膜厚６ｎｍ以下のＡｌＧａ
Ａｓ層または膜厚６ｎｍ以下のＧａＡｓ層または膜厚１
０ｎｍ以下のＡｌＩｎＰ層または膜厚３ｎｍ以下のＡｌ
ＧａＰ層または膜厚５ｎｍ以下のＡｌＧａＩｎＰ層を用
いることにより、層内の転位の発生が抑えられるため、
界面準位密度は極めて小さい。そのため、転位や界面準
位を介して流れるリーク電流を低減することができる。
【００２５】また、これ等ヘテロ半導体結晶をショット
キ層に用いた場合、ＩｎＰＭＥＳＦＥＴと比較してショ
ットキ障壁高が大きくリーク電流が小さいため、良好な
ピンチオフ特性を有し、界面準位に起因した周波数分散
や相互コンダクタンスの上詰まりを抑制することができ
る。また、臨界膜厚程度の厚さを有するため、ゲートと
チャネルとの距離は小さく相互コンダクタンスは大き
い。
キ層に用いた場合、ＩｎＰＭＥＳＦＥＴと比較してショ
ットキ障壁高が大きくリーク電流が小さいため、良好な
ピンチオフ特性を有し、界面準位に起因した周波数分散
や相互コンダクタンスの上詰まりを抑制することができ
る。また、臨界膜厚程度の厚さを有するため、ゲートと
チャネルとの距離は小さく相互コンダクタンスは大き
い。
【００２６】また、ＩｎＰ層を有するＦＥＴにおいて、
ＩｎＰ上に形成するヘテロ接合半導体として膜厚６ｎｍ
以下のＡｌＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌ
ＩｎＡｓ層の２層または膜厚６ｎｍ以下のＧａＡｓ層と
ＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層の２層または
膜厚１０ｎｍ以下のＡｌＩｎＰ層とＩｎＰにほぼ格子整
合するＡｌＩｎＡｓ層の２層または膜厚３ｎｍ以下のＡ
ｌＧａＰ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層
の２層または膜厚５ｎｍ以下のＡｌＧａＩｎＰ層とＩｎ
Ｐにほぼ格子整合するＡｌＩｎＡｓ層の２層を用いるこ
とにより、層内の転位の発生が抑えられるため、界面準
位密度は極めて小さい。そのため、転位や界面準位を介
して流れるリーク電流を低減することができる。
ＩｎＰ上に形成するヘテロ接合半導体として膜厚６ｎｍ
以下のＡｌＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌ
ＩｎＡｓ層の２層または膜厚６ｎｍ以下のＧａＡｓ層と
ＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層の２層または
膜厚１０ｎｍ以下のＡｌＩｎＰ層とＩｎＰにほぼ格子整
合するＡｌＩｎＡｓ層の２層または膜厚３ｎｍ以下のＡ
ｌＧａＰ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層
の２層または膜厚５ｎｍ以下のＡｌＧａＩｎＰ層とＩｎ
Ｐにほぼ格子整合するＡｌＩｎＡｓ層の２層を用いるこ
とにより、層内の転位の発生が抑えられるため、界面準
位密度は極めて小さい。そのため、転位や界面準位を介
して流れるリーク電流を低減することができる。
【００２７】また、ＩｎＰにほぼ格子整合したＩｎＡｌ
Ａｓを用いることにより、転位や界面準位の発生を抑え
ながら、所望の耐圧を得るために、ＩｎＡｌＡｓを厚く
することができる。また、これ等２層のヘテロ半導体結
晶をショットキ層に用いた場合、ＩｎＰＭＥＳＦＥＴと
比較してショットキ障壁高が大きくリーク電流が小さい
ため、良好なピンチオフ特性を有し、界面準位に起因し
た周波数分散や相互コンダクタンスの上詰まりを抑制す
ることができる。
Ａｓを用いることにより、転位や界面準位の発生を抑え
ながら、所望の耐圧を得るために、ＩｎＡｌＡｓを厚く
することができる。また、これ等２層のヘテロ半導体結
晶をショットキ層に用いた場合、ＩｎＰＭＥＳＦＥＴと
比較してショットキ障壁高が大きくリーク電流が小さい
ため、良好なピンチオフ特性を有し、界面準位に起因し
た周波数分散や相互コンダクタンスの上詰まりを抑制す
ることができる。
【００２８】また、所望の耐圧を得るためにＩｎＡｌＡ
ｓ層を厚くした場合でも、そのＩｎＡｌＡｓ上の膜厚６
ｎｍ以下のＡｌＧａＡｓ層または膜厚６ｎｍ以下のＧａ
Ａｓ層または膜厚１０ｎｍ以下のＡｌＩｎＰ層または膜
厚３ｎｍ以下のＡｌＧａＰ層または膜厚５ｎｍ以下のＡ
ｌＧａＩｎＰ層は臨界膜厚程度の薄い膜厚であると共に
大きなショットキ障壁を有するため、界面特性が良好で
ゲート耐圧が高い。
ｓ層を厚くした場合でも、そのＩｎＡｌＡｓ上の膜厚６
ｎｍ以下のＡｌＧａＡｓ層または膜厚６ｎｍ以下のＧａ
Ａｓ層または膜厚１０ｎｍ以下のＡｌＩｎＰ層または膜
厚３ｎｍ以下のＡｌＧａＰ層または膜厚５ｎｍ以下のＡ
ｌＧａＩｎＰ層は臨界膜厚程度の薄い膜厚であると共に
大きなショットキ障壁を有するため、界面特性が良好で
ゲート耐圧が高い。
【００２９】また、ＩｎＰ層を有するＦＥＴにおいて、
ＩｎＰ上に形成するヘテロ接合半導体として膜厚６ｎｍ
以下のＡｌＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌ
ＩｎＡｓ層と膜厚６ｎｍ以下のＡｌＧａＡｓ層の３層ま
たは膜厚６ｎｍ以下のＧａＡｓ層とＩｎＰにほぼ格子整
合するＡｌＩｎＡｓ層と膜厚６ｎｍ以下のＧａＡｓ層の
３層または膜厚１０ｎｍ以下のＡｌＩｎＰ層とＩｎＰに
ほぼ格子整合するＡｌＩｎＡｓ層と膜厚１０ｎｍ以下の
ＡｌＩｎＰ層の３層または膜厚３ｎｍ以下のＡｌＧａＰ
層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層と膜厚３
ｎｍ以下のＡｌＧａＰ層の３層または膜厚５ｎｍ以下の
ＡｌＧａＩｎＰ層とＩｎＰにほぼ格子整合するＡｌＩｎ
Ａｓ層と膜厚５ｎｍ以下のＡｌＧａＩｎＰ層の３層を用
いることにより、層内の転位の発生が抑えられるため、
界面準位密度は極めて小さい。そのため、転位や界面準
位を介して流れるリーク電流を低減することができる。
ＩｎＰ上に形成するヘテロ接合半導体として膜厚６ｎｍ
以下のＡｌＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌ
ＩｎＡｓ層と膜厚６ｎｍ以下のＡｌＧａＡｓ層の３層ま
たは膜厚６ｎｍ以下のＧａＡｓ層とＩｎＰにほぼ格子整
合するＡｌＩｎＡｓ層と膜厚６ｎｍ以下のＧａＡｓ層の
３層または膜厚１０ｎｍ以下のＡｌＩｎＰ層とＩｎＰに
ほぼ格子整合するＡｌＩｎＡｓ層と膜厚１０ｎｍ以下の
ＡｌＩｎＰ層の３層または膜厚３ｎｍ以下のＡｌＧａＰ
層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層と膜厚３
ｎｍ以下のＡｌＧａＰ層の３層または膜厚５ｎｍ以下の
ＡｌＧａＩｎＰ層とＩｎＰにほぼ格子整合するＡｌＩｎ
Ａｓ層と膜厚５ｎｍ以下のＡｌＧａＩｎＰ層の３層を用
いることにより、層内の転位の発生が抑えられるため、
界面準位密度は極めて小さい。そのため、転位や界面準
位を介して流れるリーク電流を低減することができる。
【００３０】また、ＩｎＰにほぼ格子整合したＩｎＡｌ
Ａｓを用いることにより、転位や界面準位の発生を抑え
ながら、所望の耐圧を得るために、ＩｎＡｌＡｓを厚く
することができる。また、これ等３層のヘテロ半導体結
晶をショットキ層に用いた場合、ＩｎＰＭＥＳＦＥＴと
比較してショットキ障壁高が大きくリーク電流が小さい
ため、良好なピンチオフ特性を有し、界面準位に起因し
た周波数分散や相互コンダクタンスの上詰まりを抑制す
ることができる。
Ａｓを用いることにより、転位や界面準位の発生を抑え
ながら、所望の耐圧を得るために、ＩｎＡｌＡｓを厚く
することができる。また、これ等３層のヘテロ半導体結
晶をショットキ層に用いた場合、ＩｎＰＭＥＳＦＥＴと
比較してショットキ障壁高が大きくリーク電流が小さい
ため、良好なピンチオフ特性を有し、界面準位に起因し
た周波数分散や相互コンダクタンスの上詰まりを抑制す
ることができる。
【００３１】また、所望の耐圧を得るためにＩｎＡｌＡ
ｓ層を厚くした場合でも、そのＩｎＡｌＡｓを挟んだ膜
厚６ｎｍ以下のＡｌＧａＡｓ層または膜厚６ｎｍ以下の
ＧａＡｓ層または膜厚１０ｎｍ以下のＡｌＩｎＰ層また
は膜厚３ｎｍ以下のＡｌＧａＡｓ層または膜厚５ｎｍ以
下のＡｌＧａＩｎＰ層は臨界膜厚程度の薄い膜厚である
と共に大きなショットキ障壁を有するため、界面特性が
良好でゲート耐圧が高い。
ｓ層を厚くした場合でも、そのＩｎＡｌＡｓを挟んだ膜
厚６ｎｍ以下のＡｌＧａＡｓ層または膜厚６ｎｍ以下の
ＧａＡｓ層または膜厚１０ｎｍ以下のＡｌＩｎＰ層また
は膜厚３ｎｍ以下のＡｌＧａＡｓ層または膜厚５ｎｍ以
下のＡｌＧａＩｎＰ層は臨界膜厚程度の薄い膜厚である
と共に大きなショットキ障壁を有するため、界面特性が
良好でゲート耐圧が高い。
【００３２】また、ＭＢＥ法またはＭＯＣＶＤ法を用い
て、ＩｎＰ層とＡｌＩｎＰ層またはＩｎＰ層とＡｌＧａ
Ｐ層とを連続エピタキシャル成長することにより、良好
な電子輸送特性を得ることができる。これは、蒸気圧が
高く制御困難なリンソースを切替える必要がないため、
急峻なヘテロ界面が得られ、それに応じて急峻な伝導帯
プロファイルが形成されるためである。
て、ＩｎＰ層とＡｌＩｎＰ層またはＩｎＰ層とＡｌＧａ
Ｐ層とを連続エピタキシャル成長することにより、良好
な電子輸送特性を得ることができる。これは、蒸気圧が
高く制御困難なリンソースを切替える必要がないため、
急峻なヘテロ界面が得られ、それに応じて急峻な伝導帯
プロファイルが形成されるためである。
【００３３】
【発明の実施の形態】本発明の実施例を図面を用いて説
明する。尚、実施例１は請求項１，２，３，４記載の発
明の実施例である。実施例２は請求項５，６記載の発明
の実施例である。実施例３，６は請求項７，８記載の発
明の実施例である。実施例４，５は請求項９，１０記載
の発明の実施例である。実施例７は請求項５，６，１１
記載の発明の実施例である。実施例８，１１は請求項
７，８，１１記載の発明の実施例である。実施例９，１
０は請求項９，１０，１１記載の発明の実施例である。
明する。尚、実施例１は請求項１，２，３，４記載の発
明の実施例である。実施例２は請求項５，６記載の発明
の実施例である。実施例３，６は請求項７，８記載の発
明の実施例である。実施例４，５は請求項９，１０記載
の発明の実施例である。実施例７は請求項５，６，１１
記載の発明の実施例である。実施例８，１１は請求項
７，８，１１記載の発明の実施例である。実施例９，１
０は請求項９，１０，１１記載の発明の実施例である。
【００３４】図１は本発明の製造方法の実施例１を説明
するためのＦＥＴの各工程における断面図である。
するためのＦＥＴの各工程における断面図である。
【００３５】まず、チャネル領域を開口したマスクを用
いて、注入エネルギー５０ｋｅＶ、注入量４×１０12ｃ
ｍ-2の条件でＳｉ+ を半絶縁性ＩｎＰ基板１０１にイオ
ン注入する。マスクを除去後、アニール保護膜（例え
ば、リン化ガラス）を基板表面に成膜する。６６０℃で
１５分間活性化アニールし、チャネル１０３を形成す
る。その後、アニール保護膜を弗酸で除去する。
いて、注入エネルギー５０ｋｅＶ、注入量４×１０12ｃ
ｍ-2の条件でＳｉ+ を半絶縁性ＩｎＰ基板１０１にイオ
ン注入する。マスクを除去後、アニール保護膜（例え
ば、リン化ガラス）を基板表面に成膜する。６６０℃で
１５分間活性化アニールし、チャネル１０３を形成す
る。その後、アニール保護膜を弗酸で除去する。
【００３６】次に、ＩｎＰ酸化物１０２を表面に有する
ＩｎＰ基板に対して、プラズマＣＶＤ装置を用い、ＮＨ
3 ガスを導入して、ＮＨ3 プラズマ処理をこの基板に行
う（図１ａ）。還元性ＮＨ3 プラズマによりＩｎＰ表面
のＩｎＰ酸化物１０２が還元、除去された後（図１
ｂ）、ＩｎＰ表面に膜厚３０ｎｍ程度のＩｎＮ窒化膜層
１０４が形成される（図１ｃ）。
ＩｎＰ基板に対して、プラズマＣＶＤ装置を用い、ＮＨ
3 ガスを導入して、ＮＨ3 プラズマ処理をこの基板に行
う（図１ａ）。還元性ＮＨ3 プラズマによりＩｎＰ表面
のＩｎＰ酸化物１０２が還元、除去された後（図１
ｂ）、ＩｎＰ表面に膜厚３０ｎｍ程度のＩｎＮ窒化膜層
１０４が形成される（図１ｃ）。
【００３７】続いて、プラズマ装置にＳｉＨ3 ガスとＮ
Ｈ3 ガスを導入し、ＩｎＮ層１０４上に膜厚３５０ｎｍ
のＳｉＮx スペーサ層１０５を形成する（図１ｄ）。オ
ーミック電極領域が開口したマスクを用いて、ＳｉＮx
とＩｎＮを弗酸で除去し、ＩｎＰチャネル上にＡｕＧｅ
を蒸着リフトオフ及びアロイ（例えば４００℃／１分）
を行い、オーミック電極としてソース電極１０６，ドレ
イン電極１０７を形成する。
Ｈ3 ガスを導入し、ＩｎＮ層１０４上に膜厚３５０ｎｍ
のＳｉＮx スペーサ層１０５を形成する（図１ｄ）。オ
ーミック電極領域が開口したマスクを用いて、ＳｉＮx
とＩｎＮを弗酸で除去し、ＩｎＰチャネル上にＡｕＧｅ
を蒸着リフトオフ及びアロイ（例えば４００℃／１分）
を行い、オーミック電極としてソース電極１０６，ドレ
イン電極１０７を形成する。
【００３８】ゲート電極領域が開口したマスクを用い
て、ＳｉＮx とＩｎＮを弗酸で除去し、ＩｎＰチャネル
上にＰｔを用いたゲート電極１０８を蒸着リフトオフま
たはイオンビーム法で形成する（図１ｅ）。
て、ＳｉＮx とＩｎＮを弗酸で除去し、ＩｎＰチャネル
上にＰｔを用いたゲート電極１０８を蒸着リフトオフま
たはイオンビーム法で形成する（図１ｅ）。
【００３９】続いて、ＳｉＮx ／ＩｎＮスペーサ層１０
５形成と同様の工程を用いて、ＳｉＮx ／ＩｎＮパッシ
ベーション膜１０９を形成して、パッシベーション膜１
０９により保護された素子が完成する（図１ｆ）。
５形成と同様の工程を用いて、ＳｉＮx ／ＩｎＮパッシ
ベーション膜１０９を形成して、パッシベーション膜１
０９により保護された素子が完成する（図１ｆ）。
【００４０】本実施例において、膜形成前のＮＨ3 プラ
ズマ処理により、ＩｎＰ表面上のＩｎＰ酸化物を除去
し、かつＩｎＮ窒化膜を形成することができた。また、
ＩｎＰ表面のＩｎＰ酸化物除去後、窒化膜形成とＳｉＮ
x 堆積の２工程を同一の装置内で行い、かつ真空中で行
うことにより、ＩｎＰの酸化を十分抑えることができ
た。
ズマ処理により、ＩｎＰ表面上のＩｎＰ酸化物を除去
し、かつＩｎＮ窒化膜を形成することができた。また、
ＩｎＰ表面のＩｎＰ酸化物除去後、窒化膜形成とＳｉＮ
x 堆積の２工程を同一の装置内で行い、かつ真空中で行
うことにより、ＩｎＰの酸化を十分抑えることができ
た。
【００４１】この結果、界面リーク電流を十分低減する
ことができた。この様に作製したＩｎＰＭＥＳＦＥＴは
最大ドレイン電流２５０ｍＡ／ｍｍで、ドレイン電圧１
０Ｖまでの良好なピンチオフを示した。
ことができた。この様に作製したＩｎＰＭＥＳＦＥＴは
最大ドレイン電流２５０ｍＡ／ｍｍで、ドレイン電圧１
０Ｖまでの良好なピンチオフを示した。
【００４２】本実施例では、自然酸化膜除去及びＩｎＮ
窒化膜形成にＮＨ3 ガスを用いたが、他にＮ2 Ｈ4 ガス
またはＮ3 Ｈ6 ガスまたはＮ2 ガスを用いてもよい。
窒化膜形成にＮＨ3 ガスを用いたが、他にＮ2 Ｈ4 ガス
またはＮ3 Ｈ6 ガスまたはＮ2 ガスを用いてもよい。
【００４３】また、本実施例ではイオン注入チャネル形
成法の例を示したが、これをＭＢＥ法またはＭＯＣＶＤ
法に置き換えても同様の結果が得られる。この場合、半
絶縁性ＩｎＰ基板上に、アンドープＡｌ0.48Ｉｎ0.52Ａ
ｓバッファ層、４×１０17ｃｍ-3のＳｉがドープされた
膜厚１００ｎｍのＩｎＰチャネル層を順次エピタキシャ
ル成長する。
成法の例を示したが、これをＭＢＥ法またはＭＯＣＶＤ
法に置き換えても同様の結果が得られる。この場合、半
絶縁性ＩｎＰ基板上に、アンドープＡｌ0.48Ｉｎ0.52Ａ
ｓバッファ層、４×１０17ｃｍ-3のＳｉがドープされた
膜厚１００ｎｍのＩｎＰチャネル層を順次エピタキシャ
ル成長する。
【００４４】図２は本発明の製造方法の実施例２を説明
するためのＦＥＴの各工程における断面図である。
するためのＦＥＴの各工程における断面図である。
【００４５】半絶縁性ＩｎＰ基板２０１上に、膜厚３０
０ｎｍ以下のアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ
層２０２、４×１０17ｃｍ-3のＳｉがドープされた膜厚
１００ｎｍのＩｎＰチャネル層２０３、膜厚６ｎｍを有
するアンドープＡｌ0.3 Ｇａ0.7 Ａｓショットキ層２０
４、５×１０18ｃｍ-3のＳｉがドープされた膜厚５０ｎ
ｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層２０５をＭＢＥ法
により順次エピタキシャル成長する（図２ａ）。尚、Ａ
ｌＩｎＡｓ層２０２は、ＩｎＰ層２０１とほぼ格子整合
するものであり、このほぼ格子整合する条件は、ｘ＝
０．４８±０．０１のＡｌ組成比を持つＡｌx Ｉｎ1-x
Ａｓ層とするものであり、以下の各実施例においても同
じとする。
０ｎｍ以下のアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ
層２０２、４×１０17ｃｍ-3のＳｉがドープされた膜厚
１００ｎｍのＩｎＰチャネル層２０３、膜厚６ｎｍを有
するアンドープＡｌ0.3 Ｇａ0.7 Ａｓショットキ層２０
４、５×１０18ｃｍ-3のＳｉがドープされた膜厚５０ｎ
ｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層２０５をＭＢＥ法
により順次エピタキシャル成長する（図２ａ）。尚、Ａ
ｌＩｎＡｓ層２０２は、ＩｎＰ層２０１とほぼ格子整合
するものであり、このほぼ格子整合する条件は、ｘ＝
０．４８±０．０１のＡｌ組成比を持つＡｌx Ｉｎ1-x
Ａｓ層とするものであり、以下の各実施例においても同
じとする。
【００４６】次に、膜厚３５０ｎｍのＳｉＮx スペーサ
層２０６を形成する。オーミック電極領域が開口したマ
スク２０７を用いてＳｉＮx スペーサ層２０６を弗酸で
除去した後（図２ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ
層２０５上にＡｕＧｅを蒸着リフトオフ及びアロイ（例
えば４００℃／１分）を行い、オーミック電極としてソ
ース電極２０８，ドレイン電極２０９を形成する（図２
ｃ）。
層２０６を形成する。オーミック電極領域が開口したマ
スク２０７を用いてＳｉＮx スペーサ層２０６を弗酸で
除去した後（図２ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ
層２０５上にＡｕＧｅを蒸着リフトオフ及びアロイ（例
えば４００℃／１分）を行い、オーミック電極としてソ
ース電極２０８，ドレイン電極２０９を形成する（図２
ｃ）。
【００４７】ゲート電極領域が開口したマスク２１０を
用いて、ＳｉＮx スペーサ層２０６を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層２０５を酒石酸系エ
ッチャントで除去した後に（図２ｄ）、Ａｌ0.3 Ｇａ
0.7 Ａｓショットキ層２０４上にＷＳｉを用いたゲート
電極２１１を形成する（図２ｅ）。その後マスク２１０
を除去して素子が完成する（図２ｆ）。
用いて、ＳｉＮx スペーサ層２０６を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層２０５を酒石酸系エ
ッチャントで除去した後に（図２ｄ）、Ａｌ0.3 Ｇａ
0.7 Ａｓショットキ層２０４上にＷＳｉを用いたゲート
電極２１１を形成する（図２ｅ）。その後マスク２１０
を除去して素子が完成する（図２ｆ）。
【００４８】本実施例において、Ａｌ0.3 Ｇａ0.7 Ａｓ
ショットキ層を用いることにより、ショットキ障壁高を
１．０ｅＶと大きく、ゲートリーク電流を小さくするこ
とができた。Ａｌ0.3 Ｇａ0.7 Ａｓ層は臨界膜厚以下の
厚さ（転移が発生しない最大の膜厚を臨界膜厚とする、
以下同じ）を持つので、Ａｌ0.3 Ｇａ0.7 Ａｓ層中の欠
陥や転位発生を抑え、１０10ｃｍ-2Ｖ-1台の低い界面準
位密度を実現できた。また、所望の耐圧を保ちながらゲ
ートとチャネル間の距離は小さい。
ショットキ層を用いることにより、ショットキ障壁高を
１．０ｅＶと大きく、ゲートリーク電流を小さくするこ
とができた。Ａｌ0.3 Ｇａ0.7 Ａｓ層は臨界膜厚以下の
厚さ（転移が発生しない最大の膜厚を臨界膜厚とする、
以下同じ）を持つので、Ａｌ0.3 Ｇａ0.7 Ａｓ層中の欠
陥や転位発生を抑え、１０10ｃｍ-2Ｖ-1台の低い界面準
位密度を実現できた。また、所望の耐圧を保ちながらゲ
ートとチャネル間の距離は小さい。
【００４９】これ等の結果、ドレイン電圧１５Ｖ程度の
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは３００ｍＳ／ｍｍと大きい。
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは３００ｍＳ／ｍｍと大きい。
【００５０】本実施例ではエピタキシャル成長して形成
したチャネルの例で示したが、これをイオン注入法チャ
ネルに置き換えても同様の結果が得られる。その場合、
イオン注入でチャネルを形成した後、膜厚５ｎｍを有す
るアンドープＡｌ0.3 Ｇａ0.7 Ａｓショットキ層、５×
１０18ｃｍ-3のＳｉがドープされた膜厚５０ｎｍのＧａ
0.47Ｉｎ0.53Ａｓキャップ層を順次エピタキシャル成長
する。
したチャネルの例で示したが、これをイオン注入法チャ
ネルに置き換えても同様の結果が得られる。その場合、
イオン注入でチャネルを形成した後、膜厚５ｎｍを有す
るアンドープＡｌ0.3 Ｇａ0.7 Ａｓショットキ層、５×
１０18ｃｍ-3のＳｉがドープされた膜厚５０ｎｍのＧａ
0.47Ｉｎ0.53Ａｓキャップ層を順次エピタキシャル成長
する。
【００５１】また、Ａｌ組成比０．３のＡｌx Ｇａ1-x
Ａｓショットキ層を用いたが、この組成比を０≦ｘ≦１
の範囲で変化させても同様の結果が得られる。
Ａｓショットキ層を用いたが、この組成比を０≦ｘ≦１
の範囲で変化させても同様の結果が得られる。
【００５２】図３は本発明の製造方法の実施例３を説明
するためのＦＥＴの各工程における断面図である。
するためのＦＥＴの各工程における断面図である。
【００５３】半絶縁性ＩｎＰ基板３０１上に、膜厚３０
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファー層３
０２、４×１０17ｃｍ-3のＳｉがドープされた膜厚１０
０ｎｍのＩｎＰチャネル層３０３、膜厚２０ｎｍアンド
ープＡｌ0.48Ｉｎ0.52Ａｓ層３０４、膜厚６ｎｍのアン
ドープＡｌ0.3 Ｇａ0.7 Ａｓ層３０５の２層からなるシ
ョットキ層、５×１０18ｃｍ-3のＳｉがドープされた膜
厚５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層３０６を
ＭＢＥ法により順次エピタキシャル成長する（図３
ａ）。
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファー層３
０２、４×１０17ｃｍ-3のＳｉがドープされた膜厚１０
０ｎｍのＩｎＰチャネル層３０３、膜厚２０ｎｍアンド
ープＡｌ0.48Ｉｎ0.52Ａｓ層３０４、膜厚６ｎｍのアン
ドープＡｌ0.3 Ｇａ0.7 Ａｓ層３０５の２層からなるシ
ョットキ層、５×１０18ｃｍ-3のＳｉがドープされた膜
厚５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層３０６を
ＭＢＥ法により順次エピタキシャル成長する（図３
ａ）。
【００５４】次に、膜厚３５０ｎｍのＳｉＮx スペーサ
層３０７を形成する。オーミック電極領域が開口したマ
スク３０８を用いてＳｉＮx スペーサ層３０７を弗酸で
除去した後（図３ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ
層３０６上にＡｕＧｅを蒸着リフトオフ及びアロイ（例
えば４００℃／１分）を行い、オーミック電極としてソ
ース電極３０９，ドレイン電極３１０を形成する（図３
ｃ）。
層３０７を形成する。オーミック電極領域が開口したマ
スク３０８を用いてＳｉＮx スペーサ層３０７を弗酸で
除去した後（図３ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ
層３０６上にＡｕＧｅを蒸着リフトオフ及びアロイ（例
えば４００℃／１分）を行い、オーミック電極としてソ
ース電極３０９，ドレイン電極３１０を形成する（図３
ｃ）。
【００５５】ゲート電極領域が開口したマスク３１１を
用いて、ＳｉＮx スペーサ層３０７を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層３０６を酒石酸系エ
ッチャントで除去した後に（図３ｄ）、Ａｌ0.3 Ｇａ
0.7 Ａｓ層３０５上にＷＳｉを用いたゲート電極３１２
を形成する（図３ｅ）。その後マスク３１１を除去して
素子が完成する（図３ｆ）。
用いて、ＳｉＮx スペーサ層３０７を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層３０６を酒石酸系エ
ッチャントで除去した後に（図３ｄ）、Ａｌ0.3 Ｇａ
0.7 Ａｓ層３０５上にＷＳｉを用いたゲート電極３１２
を形成する（図３ｅ）。その後マスク３１１を除去して
素子が完成する（図３ｆ）。
【００５６】本実施例において、Ａｌ0.3 Ｇａ0.7 Ａｓ
／Ａｌ0.48Ｉｎ0.52Ａｓ層をショットキ層に用いること
により、ショットキ障壁高を１．０ｅＶと大きく、ゲー
トリーク電流を小さくすることができた。各Ａｌ0.3 Ｇ
ａ0.7 Ａｓ層中の欠陥や転位発生を抑え、１０10ｃｍ-2
Ｖ-1台の低い界面準位密度を実現できた。また、所望の
耐圧を保ちながらゲートとチャネル間の距離は小さい。
／Ａｌ0.48Ｉｎ0.52Ａｓ層をショットキ層に用いること
により、ショットキ障壁高を１．０ｅＶと大きく、ゲー
トリーク電流を小さくすることができた。各Ａｌ0.3 Ｇ
ａ0.7 Ａｓ層中の欠陥や転位発生を抑え、１０10ｃｍ-2
Ｖ-1台の低い界面準位密度を実現できた。また、所望の
耐圧を保ちながらゲートとチャネル間の距離は小さい。
【００５７】これ等の結果、ドレイン電圧１８Ｖまでの
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは２９０ｍＳ／ｍｍと大きい。
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは２９０ｍＳ／ｍｍと大きい。
【００５８】本実施例ではエピタキシャル成長して形成
したチャネルの例で示したが、これをイオン注入法チャ
ネルに置き換えても同様の結果が得られる。その場合、
イオン注入でチャネルを形成した後、膜厚２０ｎｍのア
ンドープＡｌ0.48Ｉｎ0.52Ａｓ層、膜厚６ｎｍのアンド
ープＡｌ0.3 Ｇａ0.7 Ａｓ層の２層からなるショットキ
層、５×１０18ｃｍ-3のＳｉがドープされた膜厚５０ｎ
ｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層を順次エピタキシ
ャル成長する。
したチャネルの例で示したが、これをイオン注入法チャ
ネルに置き換えても同様の結果が得られる。その場合、
イオン注入でチャネルを形成した後、膜厚２０ｎｍのア
ンドープＡｌ0.48Ｉｎ0.52Ａｓ層、膜厚６ｎｍのアンド
ープＡｌ0.3 Ｇａ0.7 Ａｓ層の２層からなるショットキ
層、５×１０18ｃｍ-3のＳｉがドープされた膜厚５０ｎ
ｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層を順次エピタキシ
ャル成長する。
【００５９】また、ＭＢＥ法を用いてヘテロ接合半導体
結晶を成長したが、ＭＯＣＶＤ法を用いても同様のヘテ
ロ接合半導体結晶を得ることができる。
結晶を成長したが、ＭＯＣＶＤ法を用いても同様のヘテ
ロ接合半導体結晶を得ることができる。
【００６０】また、Ａｌ組成比０．３のＡｌx Ｇａ1-x
Ａｓショットキ層を用いたが、この組成比を０≦ｘ≦１
の範囲で変化させても同様の結果が得られる。
Ａｓショットキ層を用いたが、この組成比を０≦ｘ≦１
の範囲で変化させても同様の結果が得られる。
【００６１】図４は本発明の製造方法の実施例４を説明
するためのＦＥＴの各工程における断面図である。
するためのＦＥＴの各工程における断面図である。
【００６２】半絶縁性ＩｎＰ基板４０１上に、膜厚３０
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層４０
２、４×１０17ｃｍ-3のＳｉがドープされた膜厚１００
ｎｍのＩｎＰチャネル層４０３、膜厚６ｎｍアンドープ
Ａｌ0.3 Ｇａ0.7 Ａｓ層４０４、膜厚１３ｎｍアンドー
プＡｌ0.48Ｉｎ0.52Ａｓ層４０５、膜厚６ｎｍのアンド
ープＡｌ0.3 Ｇａ0.7 Ａｓ層４０６の３層からなるショ
ットキ層、５×１０18ｃｍ-3のＳｉがドープされた膜厚
５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層４０７をＭ
ＢＥ法により順次エピタキシャル成長する（図４ａ）。
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層４０
２、４×１０17ｃｍ-3のＳｉがドープされた膜厚１００
ｎｍのＩｎＰチャネル層４０３、膜厚６ｎｍアンドープ
Ａｌ0.3 Ｇａ0.7 Ａｓ層４０４、膜厚１３ｎｍアンドー
プＡｌ0.48Ｉｎ0.52Ａｓ層４０５、膜厚６ｎｍのアンド
ープＡｌ0.3 Ｇａ0.7 Ａｓ層４０６の３層からなるショ
ットキ層、５×１０18ｃｍ-3のＳｉがドープされた膜厚
５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層４０７をＭ
ＢＥ法により順次エピタキシャル成長する（図４ａ）。
【００６３】次に、膜厚３５０ｎｍのＳｉＮx スペーサ
層４０８を形成する。オーミック電極領域が開口したマ
スク４０９を用いてＳｉＮx スペーサ層４０８を弗酸で
除去した後（図４ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ
層４０７上にＡｕＧｅを蒸着リフトオフ及びアロイ（例
えば４００℃／１分）を行い、オーミック電極としてソ
ース電極４１０，ドレイン電極４１１を形成する（図４
ｃ）。
層４０８を形成する。オーミック電極領域が開口したマ
スク４０９を用いてＳｉＮx スペーサ層４０８を弗酸で
除去した後（図４ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ
層４０７上にＡｕＧｅを蒸着リフトオフ及びアロイ（例
えば４００℃／１分）を行い、オーミック電極としてソ
ース電極４１０，ドレイン電極４１１を形成する（図４
ｃ）。
【００６４】ゲート電極領域が開口したマスク４１２を
用いて、ＳｉＮx スペーサ層４０８を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層４０７を酒石酸系エ
ッチャントで除去した後に（図４ｄ）、Ａｌ0.3 Ｇａ
0.7 Ａｓ層４０６上にＷＳｉを用いたゲート電極４１３
を形成する（図４ｅ）。その後マスク４１２を除去して
素子が完成する（図４ｆ）。
用いて、ＳｉＮx スペーサ層４０８を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層４０７を酒石酸系エ
ッチャントで除去した後に（図４ｄ）、Ａｌ0.3 Ｇａ
0.7 Ａｓ層４０６上にＷＳｉを用いたゲート電極４１３
を形成する（図４ｅ）。その後マスク４１２を除去して
素子が完成する（図４ｆ）。
【００６５】本実施例において、Ａｌ0.3 Ｇａ0.7 Ａｓ
／Ａｌ0.48Ｉｎ0.52Ａｓ層をショットキ層に用いること
により、ショットキ障壁高を１．０ｅＶと大きく、ゲー
トリーク電流を小さくすることができた。更に各Ａｌ
0.3 Ｇａ0.7 Ａｓ層中の欠陥や転位発生を抑え、１０10
ｃｍ-2Ｖ-1台の低い界面準位密度を実現できた。また、
所望の耐圧を保ちながらゲートとチャネル間の距離は小
さい。
／Ａｌ0.48Ｉｎ0.52Ａｓ層をショットキ層に用いること
により、ショットキ障壁高を１．０ｅＶと大きく、ゲー
トリーク電流を小さくすることができた。更に各Ａｌ
0.3 Ｇａ0.7 Ａｓ層中の欠陥や転位発生を抑え、１０10
ｃｍ-2Ｖ-1台の低い界面準位密度を実現できた。また、
所望の耐圧を保ちながらゲートとチャネル間の距離は小
さい。
【００６６】これ等の結果、ドレイン電圧２０Ｖまでの
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは２８０ｍＳ／ｍｍと大きい。
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは２８０ｍＳ／ｍｍと大きい。
【００６７】本実施例ではエピタキシャル成長して形成
したチャネルの例で示したが、これをイオン注入法チャ
ネルに置き換えても同様の結果が得られる。その場合、
イオン注入でチャネルを形成した後、膜厚６ｎｍのアン
ドープＡｌ0.3 Ｇａ0.7 Ａｓ層、膜厚１３ｎｍのアンド
ープＡｌ0.48Ｉｎ0.52Ａｓ層、膜厚６ｎｍのアンドープ
Ａｌ0.3 Ｇａ0.7 Ａｓ層の３層からなるショットキ層、
５×１０18ｃｍ-3のＳｉがドープされた膜厚５０ｎｍの
Ｇａ0.47Ｉｎ0.53Ａｓキャップ層を順次エピタキシャル
成長する。
したチャネルの例で示したが、これをイオン注入法チャ
ネルに置き換えても同様の結果が得られる。その場合、
イオン注入でチャネルを形成した後、膜厚６ｎｍのアン
ドープＡｌ0.3 Ｇａ0.7 Ａｓ層、膜厚１３ｎｍのアンド
ープＡｌ0.48Ｉｎ0.52Ａｓ層、膜厚６ｎｍのアンドープ
Ａｌ0.3 Ｇａ0.7 Ａｓ層の３層からなるショットキ層、
５×１０18ｃｍ-3のＳｉがドープされた膜厚５０ｎｍの
Ｇａ0.47Ｉｎ0.53Ａｓキャップ層を順次エピタキシャル
成長する。
【００６８】また、ＭＢＥ法を用いてヘテロ接合半導体
結晶を成長したが、ＭＯＣＶＤ法を用いても同様のヘテ
ロ接合半導体結晶を得ることができる。
結晶を成長したが、ＭＯＣＶＤ法を用いても同様のヘテ
ロ接合半導体結晶を得ることができる。
【００６９】また、Ａｌ組成比０．３のＡｌx Ｇａ1-x
Ａｓ層を用いたが、この組成比を０≦ｘ≦１の範囲で変
化させても同様の結果が得られる。
Ａｓ層を用いたが、この組成比を０≦ｘ≦１の範囲で変
化させても同様の結果が得られる。
【００７０】図５は本発明の製造方法の実施例５を説明
するためのＦＥＴの各工程における断面図である。
するためのＦＥＴの各工程における断面図である。
【００７１】半絶縁性ＩｎＰ基板５０１上に、膜厚３０
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファー層５
０２、膜厚１００ｎｍのアンドープＩｎＰチャネル層５
０３、膜厚２ｎｍアンドープＡｌ0.3 Ｇａ0.7 Ａｓ層５
０４、Ｓｉを４×１０12ｃｍ-2デルタドープした膜厚２
０ｎｍのＡｌ0.48Ｉｎ0.52Ａｓ電子供給層５０５、膜厚
６ｎｍのアンドープＡｌ0.3 Ｇａ0.7 Ａｓスペーサ層５
０６、５×１０18ｃｍ-3のＳｉがドープされた膜厚５０
ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層５０７をＭＢＥ
法により順次エピタキシャル成長する（図５ａ）。
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファー層５
０２、膜厚１００ｎｍのアンドープＩｎＰチャネル層５
０３、膜厚２ｎｍアンドープＡｌ0.3 Ｇａ0.7 Ａｓ層５
０４、Ｓｉを４×１０12ｃｍ-2デルタドープした膜厚２
０ｎｍのＡｌ0.48Ｉｎ0.52Ａｓ電子供給層５０５、膜厚
６ｎｍのアンドープＡｌ0.3 Ｇａ0.7 Ａｓスペーサ層５
０６、５×１０18ｃｍ-3のＳｉがドープされた膜厚５０
ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層５０７をＭＢＥ
法により順次エピタキシャル成長する（図５ａ）。
【００７２】次に、膜厚３５０ｎｍのＳｉＮx スペーサ
層５０８を形成する。オーミック電極領域が開口したマ
スク５０９を用いてＳｉＮx スペーサ層５０８を弗酸で
除去した後（図５ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ
層５０７上にＡｕＧｅを蒸着リフトオフ及びアロイ（例
えば４００℃／１分）を行い、オーミック電極としてソ
ース電極５１０，ドレイン電極５１１を形成する（図５
ｃ）。
層５０８を形成する。オーミック電極領域が開口したマ
スク５０９を用いてＳｉＮx スペーサ層５０８を弗酸で
除去した後（図５ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ
層５０７上にＡｕＧｅを蒸着リフトオフ及びアロイ（例
えば４００℃／１分）を行い、オーミック電極としてソ
ース電極５１０，ドレイン電極５１１を形成する（図５
ｃ）。
【００７３】ゲート電極領域が開口したマスク５１２を
用いて、ＳｉＮx スペーサ層５０８を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層５０７を酒石酸系エ
ッチャントで除去した後に（図５ｄ）、Ａｌ0.3 Ｇａ
0.7 Ａｓ層５０６上にＷＳｉを用いたゲート電極５１３
を形成する（図５ｅ）。その後マスク５１２を除去して
素子が完成する（図５ｆ）。
用いて、ＳｉＮx スペーサ層５０８を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層５０７を酒石酸系エ
ッチャントで除去した後に（図５ｄ）、Ａｌ0.3 Ｇａ
0.7 Ａｓ層５０６上にＷＳｉを用いたゲート電極５１３
を形成する（図５ｅ）。その後マスク５１２を除去して
素子が完成する（図５ｆ）。
【００７４】本実施例において、アンドープＩｎＰ層上
にＡｌ0.3 Ｇａ0.7 Ａｓ／Ａｌ0.48Ｉｎ0.52Ａｓ／Ａｌ
0.3 Ｇａ0.7 Ａｓ層を形成することにより、ショットキ
障壁高を１．０ｅＶと大きく、ゲートリーク電流を小さ
くすることができた。更に、各Ａｌ0.3 Ｇａ0.7 Ａｓ層
中の欠陥や転位発生を抑え、１０10ｃｍ-2Ｖ-1台の低い
界面準位密度を実現できた。また、所望の耐圧を保ちな
がらゲートとチャネル間の距離は小さい。
にＡｌ0.3 Ｇａ0.7 Ａｓ／Ａｌ0.48Ｉｎ0.52Ａｓ／Ａｌ
0.3 Ｇａ0.7 Ａｓ層を形成することにより、ショットキ
障壁高を１．０ｅＶと大きく、ゲートリーク電流を小さ
くすることができた。更に、各Ａｌ0.3 Ｇａ0.7 Ａｓ層
中の欠陥や転位発生を抑え、１０10ｃｍ-2Ｖ-1台の低い
界面準位密度を実現できた。また、所望の耐圧を保ちな
がらゲートとチャネル間の距離は小さい。
【００７５】これ等の結果、ＩｎＰチャネルＨＥＭＴに
おいて、ドレイン電圧２０Ｖまでの良好なピンチオフ特
性を実現し、かつ周波数分散や相互コンダクタンスの上
詰まりを低減することができた。
おいて、ドレイン電圧２０Ｖまでの良好なピンチオフ特
性を実現し、かつ周波数分散や相互コンダクタンスの上
詰まりを低減することができた。
【００７６】本実施例ではＭＢＥ法を用いてヘテロ接合
半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同様
のヘテロ接合半導体結晶を得ることができる。
半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同様
のヘテロ接合半導体結晶を得ることができる。
【００７７】また、Ａｌ組成比０．３のＡｌx Ｇａ1-x
Ａｓ層を用いたが、この組成比を０≦ｘ≦１の範囲で変
化させても同様の結果が得られる。また、相互コンダク
タンスは２８０ｍＳ／ｍｍと大きい。
Ａｓ層を用いたが、この組成比を０≦ｘ≦１の範囲で変
化させても同様の結果が得られる。また、相互コンダク
タンスは２８０ｍＳ／ｍｍと大きい。
【００７８】図６は本発明の製造方法の実施例６を説明
するためのＦＥＴの各工程における断面図である。
するためのＦＥＴの各工程における断面図である。
【００７９】半絶縁性ＩｎＰ基板６０１上に、膜厚３０
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層６０
２、膜厚１００ｎｍのアンドープＩｎＰチャネル層６０
３、Ｓｉを４×１０12ｍ-2デルタドープした膜厚２０ｎ
ｍのＡｌ0.48Ｉｎ0.52Ａｓ電子供給層６０４、膜厚６ｎ
ｍのアンドープＡｌ0.3 Ｇａ0.7 Ａｓ層６０５、５×１
０18ｃｍ-3のＳｉがドープされた膜厚５０ｎｍのＧａ
0.47Ｉｎ0.53Ａｓキャップ層６０６をＭＢＥ法にて順次
エピタキシャル成長する（図６ａ）。
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層６０
２、膜厚１００ｎｍのアンドープＩｎＰチャネル層６０
３、Ｓｉを４×１０12ｍ-2デルタドープした膜厚２０ｎ
ｍのＡｌ0.48Ｉｎ0.52Ａｓ電子供給層６０４、膜厚６ｎ
ｍのアンドープＡｌ0.3 Ｇａ0.7 Ａｓ層６０５、５×１
０18ｃｍ-3のＳｉがドープされた膜厚５０ｎｍのＧａ
0.47Ｉｎ0.53Ａｓキャップ層６０６をＭＢＥ法にて順次
エピタキシャル成長する（図６ａ）。
【００８０】次に、膜厚３５０ｎｍのＳｉＮx スペーサ
層６０７を形成する。オーミック電極領域が開口したマ
スク６０８を用いてＳｉＮx スペーサ層６０７を弗酸で
除去した後（図６ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ
層６０６上にＡｕＧｅを蒸着リフトオフ及びアロイ（例
えば４００℃／１分）を行い、オーミック電極としてソ
ース電極６０９，ドレイン電極６１０を形成する（図６
ｃ）。
層６０７を形成する。オーミック電極領域が開口したマ
スク６０８を用いてＳｉＮx スペーサ層６０７を弗酸で
除去した後（図６ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ
層６０６上にＡｕＧｅを蒸着リフトオフ及びアロイ（例
えば４００℃／１分）を行い、オーミック電極としてソ
ース電極６０９，ドレイン電極６１０を形成する（図６
ｃ）。
【００８１】ゲート電極領域が開口したマスク６１１を
用いて、ＳｉＮx スペーサ層６０７を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層６０６を酒石酸系エ
ッチャントで除去した後に（図６ｄ）、Ａｌ0.3 Ｇａ
0.7 Ａｓ層６０５上にＷＳｉを用いたゲート電極６１２
を形成する（図６ｅ）。その後マスク６１１を除去して
素子が完成する（図６ｆ）。
用いて、ＳｉＮx スペーサ層６０７を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層６０６を酒石酸系エ
ッチャントで除去した後に（図６ｄ）、Ａｌ0.3 Ｇａ
0.7 Ａｓ層６０５上にＷＳｉを用いたゲート電極６１２
を形成する（図６ｅ）。その後マスク６１１を除去して
素子が完成する（図６ｆ）。
【００８２】本実施例において、アンドープＩｎＰ層上
にＡｌ0.3 Ｇａ0.7 Ａｓ／Ａｌ0.48Ｉｎ0.52Ａｓ層を形
成することにより、ショットキ障壁高を１．０ｅＶと大
きく、ゲートリーク電流を小さくすることができた。Ａ
ｌ0.3 Ｇａ0.7 Ａｓ層中の欠陥や転位発生を抑え、１０
10ｃｍ-2Ｖ-1台の低い界面準位密度を実現できた。ま
た、所望の耐圧を保ちながらゲートとチャネル間の距離
は小さい。
にＡｌ0.3 Ｇａ0.7 Ａｓ／Ａｌ0.48Ｉｎ0.52Ａｓ層を形
成することにより、ショットキ障壁高を１．０ｅＶと大
きく、ゲートリーク電流を小さくすることができた。Ａ
ｌ0.3 Ｇａ0.7 Ａｓ層中の欠陥や転位発生を抑え、１０
10ｃｍ-2Ｖ-1台の低い界面準位密度を実現できた。ま
た、所望の耐圧を保ちながらゲートとチャネル間の距離
は小さい。
【００８３】これ等の結果、ＩｎＰチャネルＨＥＭＴに
おいて、ドレイン電圧２０Ｖまでの良好なピンチオフ特
性を実現し、かつ周波数分散や相互コンダクタンスの上
詰まりを低減することができた。また、相互コンダクタ
ンスは３００ｍＳ／ｍｍと大きい。
おいて、ドレイン電圧２０Ｖまでの良好なピンチオフ特
性を実現し、かつ周波数分散や相互コンダクタンスの上
詰まりを低減することができた。また、相互コンダクタ
ンスは３００ｍＳ／ｍｍと大きい。
【００８４】本実施例では、ＭＢＥ法を用いてヘテロ接
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
【００８５】また、Ａｌ組成比０．３のＡｌx Ｇａ1-x
Ａｓ層を用いたが、この組成比を０≦ｘ≦１の範囲で変
化させても同様の結果が得られる。
Ａｓ層を用いたが、この組成比を０≦ｘ≦１の範囲で変
化させても同様の結果が得られる。
【００８６】図７は本発明の製造方法の実施例７を説明
するためのＦＥＴの各工程における断面図である。
するためのＦＥＴの各工程における断面図である。
【００８７】半絶縁性ＩｎＰ基板７０１上に、膜厚３０
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層７０
２、４×１０17ｃｍ-3のＳｉがドープされた膜厚１００
ｎｍのＩｎＰチャネル層７０３、臨界膜厚以下（以下同
じ）の膜厚１０ｎｍのアンドープＡｌ0.3 Ｉｎ0.7 Ｐシ
ョットキ層７０４、５×１０18ｃｍ-3のＳｉがドープさ
れた膜厚５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層７
０５をＭＢＥ法にて順次エピタキシャル成長する（図７
ａ）。
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層７０
２、４×１０17ｃｍ-3のＳｉがドープされた膜厚１００
ｎｍのＩｎＰチャネル層７０３、臨界膜厚以下（以下同
じ）の膜厚１０ｎｍのアンドープＡｌ0.3 Ｉｎ0.7 Ｐシ
ョットキ層７０４、５×１０18ｃｍ-3のＳｉがドープさ
れた膜厚５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層７
０５をＭＢＥ法にて順次エピタキシャル成長する（図７
ａ）。
【００８８】次に、ＳｉＮx スペーサ層７０６を形成す
る。オーミック電極部が開口したマスク７０７を用い
て、ＳｉＮx スペーサ層７０６を弗酸で除去し（図７
ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ層７０５上にＡｕ
Ｇｅを蒸着リフトオフ及びアロイ（例えば４００℃／１
分）を行い、オーミック電極としてソース電極７０８，
ドレイン電極７０９を形成する（図７ｃ）。
る。オーミック電極部が開口したマスク７０７を用い
て、ＳｉＮx スペーサ層７０６を弗酸で除去し（図７
ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ層７０５上にＡｕ
Ｇｅを蒸着リフトオフ及びアロイ（例えば４００℃／１
分）を行い、オーミック電極としてソース電極７０８，
ドレイン電極７０９を形成する（図７ｃ）。
【００８９】ゲート電極領域が開口したマスク７１０を
用いて、ＳｉＮx スペーサ層７０６を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層７０５を酒石酸系エ
ッチャントで除去した後に（図７ｄ）、Ａｌ0.3 Ｉｎ
0.7 Ｐショットキ層７０４上にＷＳｉを用いたゲート電
極７１１を形成する（図７ｅ）。その後マスク７１０を
除去して素子が完成する（図７ｆ）。
用いて、ＳｉＮx スペーサ層７０６を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層７０５を酒石酸系エ
ッチャントで除去した後に（図７ｄ）、Ａｌ0.3 Ｉｎ
0.7 Ｐショットキ層７０４上にＷＳｉを用いたゲート電
極７１１を形成する（図７ｅ）。その後マスク７１０を
除去して素子が完成する（図７ｆ）。
【００９０】本実施例において、ＩｎＰチャネル層、Ａ
ｌ0.3 Ｉｎ0.7 Ｐショットキ層とエピタキシャル連続成
長することにより、急峻なＡｌ0.3 Ｉｎ0.7 Ｐ／ＩｎＰ
ヘテロ界面を形成することができた。このため、チャネ
ル電子移動度は３０００ｃｍ-2Ｖ-1ｓ-1程度と高い値を
示した。このＡｌ0.3 Ｉｎ0.7 Ｐ層をショットキ層に用
いることにより、ショットキ障壁高を０．８ｅＶと大き
く、ゲートリーク電流を小さくすることができた。Ａｌ
0.3 Ｉｎ0.7 Ｐ層は臨界膜厚以下の厚さを持つので、Ａ
ｌ0.3 Ｉｎ0.7 Ｐ層中の欠陥や転位発生を抑え、１０10
ｃｍ-2Ｖ-1台の低い界面準位密度を実現できた。また、
所望の耐圧を保ちながらゲートとチャネル間の距離は小
さい。
ｌ0.3 Ｉｎ0.7 Ｐショットキ層とエピタキシャル連続成
長することにより、急峻なＡｌ0.3 Ｉｎ0.7 Ｐ／ＩｎＰ
ヘテロ界面を形成することができた。このため、チャネ
ル電子移動度は３０００ｃｍ-2Ｖ-1ｓ-1程度と高い値を
示した。このＡｌ0.3 Ｉｎ0.7 Ｐ層をショットキ層に用
いることにより、ショットキ障壁高を０．８ｅＶと大き
く、ゲートリーク電流を小さくすることができた。Ａｌ
0.3 Ｉｎ0.7 Ｐ層は臨界膜厚以下の厚さを持つので、Ａ
ｌ0.3 Ｉｎ0.7 Ｐ層中の欠陥や転位発生を抑え、１０10
ｃｍ-2Ｖ-1台の低い界面準位密度を実現できた。また、
所望の耐圧を保ちながらゲートとチャネル間の距離は小
さい。
【００９１】これ等の結果、ドレイン電圧１５Ｖまでの
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは３００ｍＳ／ｍｍと大きい。
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは３００ｍＳ／ｍｍと大きい。
【００９２】本実施例では、ＭＢＥ法を用いてヘテロ接
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
【００９３】また、Ａｌ組成比０．３のＡｌx Ｉｎ1-x
Ｐ層を用いたが、この組成比を０＜ｘ≦１の範囲で変化
させても同様の結果が得られる。
Ｐ層を用いたが、この組成比を０＜ｘ≦１の範囲で変化
させても同様の結果が得られる。
【００９４】また、Ａｌ0.3 Ｉｎ0.7 Ｐ層を用いたが、
他に臨界膜厚以下のＡｌx Ｇａ1-xＰ層（但し０≦ｘ≦
１）またはＡｌx Ｇａy Ｉｎ1-x-y Ｐ層（但し０≦ｘ≦
１，０≦ｙ≦１，０＜ｘ＋ｙ≦１）を用いても同様の結
果が得られる。
他に臨界膜厚以下のＡｌx Ｇａ1-xＰ層（但し０≦ｘ≦
１）またはＡｌx Ｇａy Ｉｎ1-x-y Ｐ層（但し０≦ｘ≦
１，０≦ｙ≦１，０＜ｘ＋ｙ≦１）を用いても同様の結
果が得られる。
【００９５】図８は本発明の製造方法の実施例８を説明
するためのＦＥＴの各工程における断面図である。
するためのＦＥＴの各工程における断面図である。
【００９６】半絶縁性ＩｎＰ基板８０１上に、膜厚３０
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファー層８
０２、４×１０17ｃｍ-3のＳｉがドープされた膜厚１０
０ｎｍのＩｎＰチャネル層８０３、膜厚１５ｎｍのアン
ドープＡｌ0.48Ｉｎ0.52Ａｓ層８０４、膜厚１０ｎｍの
アンドープＡｌ0.3 Ｉｎ0.7 Ｐ層８０５の２層からなる
ショットキ層、５×１０18ｃｍ-3のＳｉがドープされた
膜厚５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層８０６
をＭＢＥ法にて順次エピタキシャル成長する（図８
ａ）。
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファー層８
０２、４×１０17ｃｍ-3のＳｉがドープされた膜厚１０
０ｎｍのＩｎＰチャネル層８０３、膜厚１５ｎｍのアン
ドープＡｌ0.48Ｉｎ0.52Ａｓ層８０４、膜厚１０ｎｍの
アンドープＡｌ0.3 Ｉｎ0.7 Ｐ層８０５の２層からなる
ショットキ層、５×１０18ｃｍ-3のＳｉがドープされた
膜厚５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層８０６
をＭＢＥ法にて順次エピタキシャル成長する（図８
ａ）。
【００９７】次に、膜厚３５０ｎｍのＳｉＮx スペーサ
層８０７を形成する。オーミック電極領域が開口したマ
スク８０８を用いて、ＳｉＮx スペーサ層８０７を弗酸
で除去し（図８ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ層
８０６上にＡｕＧｅを蒸着リフトオフ及びアロイ（例え
ば４００℃／１分）を行い、オーミック電極としてソー
ス電極８０９，ドレイン電極８１０を形成する（図８
ｃ）。
層８０７を形成する。オーミック電極領域が開口したマ
スク８０８を用いて、ＳｉＮx スペーサ層８０７を弗酸
で除去し（図８ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ層
８０６上にＡｕＧｅを蒸着リフトオフ及びアロイ（例え
ば４００℃／１分）を行い、オーミック電極としてソー
ス電極８０９，ドレイン電極８１０を形成する（図８
ｃ）。
【００９８】ゲート電極領域が開口したマスク８１１を
用いて、ＳｉＮx スペーサ層８０７を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層８０６を酒石酸系エ
ッチャントで除去した後に（図８ｄ）、Ａｌ0.3 Ｉｎ
0.7 Ｐ層８０５上にＷＳｉを用いたゲート電極８１２を
形成する（図８ｅ）。その後マスク８１１を除去して素
子が完成する（図８ｆ）。
用いて、ＳｉＮx スペーサ層８０７を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層８０６を酒石酸系エ
ッチャントで除去した後に（図８ｄ）、Ａｌ0.3 Ｉｎ
0.7 Ｐ層８０５上にＷＳｉを用いたゲート電極８１２を
形成する（図８ｅ）。その後マスク８１１を除去して素
子が完成する（図８ｆ）。
【００９９】本実施例において、Ａｌ0.3 Ｉｎ0.7 Ｐ／
Ａｌ0.48Ｉｎ0.52Ａｓ層ショットキ層に用いることによ
り、ショットキ障壁高を０．８ｅＶと大きく、ゲートリ
ーク電流を小さくすることができた。Ａｌ0.3 Ｉｎ0.7
Ｐ層中の欠陥や転位発生を抑え、１０10ｃｍ-2Ｖ-1台の
低い界面準位密度を実現できた。また、所望の耐圧を保
ちながらゲートとチャネル間の距離は小さい。
Ａｌ0.48Ｉｎ0.52Ａｓ層ショットキ層に用いることによ
り、ショットキ障壁高を０．８ｅＶと大きく、ゲートリ
ーク電流を小さくすることができた。Ａｌ0.3 Ｉｎ0.7
Ｐ層中の欠陥や転位発生を抑え、１０10ｃｍ-2Ｖ-1台の
低い界面準位密度を実現できた。また、所望の耐圧を保
ちながらゲートとチャネル間の距離は小さい。
【０１００】これ等の結果、ドレイン電圧１８Ｖまでの
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは２９０ｍＳ／ｍｍと大きい。
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは２９０ｍＳ／ｍｍと大きい。
【０１０１】本実施例では、ＭＢＥ法を用いてヘテロ接
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
【０１０２】また、Ａｌ組成比０．３のＡｌx Ｉｎ1-x
Ｐ層を用いたが、この組成比を０＜ｘ≦１の範囲で変化
させても同様の結果が得られる。
Ｐ層を用いたが、この組成比を０＜ｘ≦１の範囲で変化
させても同様の結果が得られる。
【０１０３】また、Ａｌ0.3 Ｉｎ0.7 Ｐ層を用いたが、
他にＡｌx Ｇａ1-x Ｐ層（但し０≦ｘ≦１）またはＡｌ
x Ｇａy Ｉｎ1-x-y Ｐ層（但し０≦ｘ≦１，０≦ｙ≦
１，０＜ｘ＋ｙ≦１）を用いても同様の結果が得られ
る。
他にＡｌx Ｇａ1-x Ｐ層（但し０≦ｘ≦１）またはＡｌ
x Ｇａy Ｉｎ1-x-y Ｐ層（但し０≦ｘ≦１，０≦ｙ≦
１，０＜ｘ＋ｙ≦１）を用いても同様の結果が得られ
る。
【０１０４】図９は本発明の製造方法の実施例９を説明
するためのＦＥＴの各工程における断面図である。
するためのＦＥＴの各工程における断面図である。
【０１０５】半絶縁性ＩｎＰ基板９０１上に、膜厚３０
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層９０
２、４×１０17ｃｍ-3のＳｉがドープされた膜厚１００
ｎｍのＩｎＰチャネル層９０３、その上に膜厚１０ｎｍ
のアンドープＡｌ0.3 Ｉｎ0.7 Ｐ層９０４、膜厚１０ｎ
ｍのアンドープＡｌ0.48Ｉｎ0.52Ａｓ層９０５、膜厚１
０ｎｍのアンドープＡｌ0.3 Ｉｎ0.7 Ｐ層９０６の３層
のショットキ層、５×１０18ｃｍ-3のＳｉがドープされ
た膜厚５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層９０
７をＭＢＥ法にて順次エピタキシャル成長する（図９
ａ）。
０ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層９０
２、４×１０17ｃｍ-3のＳｉがドープされた膜厚１００
ｎｍのＩｎＰチャネル層９０３、その上に膜厚１０ｎｍ
のアンドープＡｌ0.3 Ｉｎ0.7 Ｐ層９０４、膜厚１０ｎ
ｍのアンドープＡｌ0.48Ｉｎ0.52Ａｓ層９０５、膜厚１
０ｎｍのアンドープＡｌ0.3 Ｉｎ0.7 Ｐ層９０６の３層
のショットキ層、５×１０18ｃｍ-3のＳｉがドープされ
た膜厚５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層９０
７をＭＢＥ法にて順次エピタキシャル成長する（図９
ａ）。
【０１０６】次に、膜厚３５０ｎｍのＳｉＮx スペーサ
層９０８を形成する。オーミック電極領域が開口したマ
スク９０９を用いて、ＳｉＮx スペーサ層９０８を弗酸
で除去し（図９ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ層
９０７上にＡｕＧｅを蒸着リフトオフ及びアロイ（例え
ば４００℃／１分）を行い、オーミック電極としてソー
ス電極９１０，ドレイン電極９１１を形成する（図９
ｃ）。
層９０８を形成する。オーミック電極領域が開口したマ
スク９０９を用いて、ＳｉＮx スペーサ層９０８を弗酸
で除去し（図９ｂ）、Ｇａ0.47Ｉｎ0.53Ａｓキャップ層
９０７上にＡｕＧｅを蒸着リフトオフ及びアロイ（例え
ば４００℃／１分）を行い、オーミック電極としてソー
ス電極９１０，ドレイン電極９１１を形成する（図９
ｃ）。
【０１０７】ゲート電極領域が開口したマスク９１２を
用いて、ＳｉＮx スペーサ層９０８を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層９０７を酒石酸系エ
ッチャントで除去した後に（図９ｄ）、Ａｌ0.3 Ｉｎ
0.7 Ｐショットキ層９０６上にＷＳｉを用いたゲート電
極９１３を形成する（図９ｅ）。その後マスク９１２を
除去して素子が完成する（図９ｆ）。
用いて、ＳｉＮx スペーサ層９０８を弗酸で除去し、次
にＧａ0.47Ｉｎ0.53Ａｓキャップ層９０７を酒石酸系エ
ッチャントで除去した後に（図９ｄ）、Ａｌ0.3 Ｉｎ
0.7 Ｐショットキ層９０６上にＷＳｉを用いたゲート電
極９１３を形成する（図９ｅ）。その後マスク９１２を
除去して素子が完成する（図９ｆ）。
【０１０８】本実施例において、ＩｎＰチャネル層、Ａ
ｌ0.3 Ｉｎ0.7 Ｐ層とエピタキシャル連続成長すること
により、急峻なＡｌ0.3 Ｉｎ0.7 Ｐ／ＩｎＰヘテロ界面
を形成することができた。このため、チャネルの電子移
動度は３０００ｃｍ2 Ｖ-1ｓ-1程度と高い値を示した。
また、Ａｌ0.3 Ｉｎ0.7 Ｐ／Ａｌ0.48Ｉｎ0.52Ａｓ／Ａ
ｌ0.3 Ｉｎ0.7 Ｐ層をショットキ層に用いることによ
り、ショットキ障壁高を０．８ｅＶと大きく、ゲートリ
ーク電流を小さくすることができた。更に、Ａｌ0.3 Ｉ
ｎ0.7 Ｐ層中の欠陥や転位発生を抑え、１０10ｃｍ-2Ｖ
-1台の低い界面準位密度を実現できた。また、所望の耐
圧を保ちながらゲートとチャネル間の距離は小さい。
ｌ0.3 Ｉｎ0.7 Ｐ層とエピタキシャル連続成長すること
により、急峻なＡｌ0.3 Ｉｎ0.7 Ｐ／ＩｎＰヘテロ界面
を形成することができた。このため、チャネルの電子移
動度は３０００ｃｍ2 Ｖ-1ｓ-1程度と高い値を示した。
また、Ａｌ0.3 Ｉｎ0.7 Ｐ／Ａｌ0.48Ｉｎ0.52Ａｓ／Ａ
ｌ0.3 Ｉｎ0.7 Ｐ層をショットキ層に用いることによ
り、ショットキ障壁高を０．８ｅＶと大きく、ゲートリ
ーク電流を小さくすることができた。更に、Ａｌ0.3 Ｉ
ｎ0.7 Ｐ層中の欠陥や転位発生を抑え、１０10ｃｍ-2Ｖ
-1台の低い界面準位密度を実現できた。また、所望の耐
圧を保ちながらゲートとチャネル間の距離は小さい。
【０１０９】これ等の結果、ドレイン電圧２０Ｖまでの
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは２８０ｍＳ／ｍｍと大きい。
良好なピンチオフ特性を実現し、かつ周波数分散や相互
コンダクタンスの上詰まりを低減することができた。ま
た、相互コンダクタンスは２８０ｍＳ／ｍｍと大きい。
【０１１０】本実施例では、ＭＢＥ法を用いてヘテロ接
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
【０１１１】また、Ａｌ組成比０．３のＡｌx Ｉｎ1-x
Ｐ層を用いたが、この組成比を０＜ｘ≦１の範囲で変化
させても同様の結果が得られる。
Ｐ層を用いたが、この組成比を０＜ｘ≦１の範囲で変化
させても同様の結果が得られる。
【０１１２】また、Ａｌ0.3 Ｉｎ0.7 Ｐ層を用いたが、
他にＡｌx Ｇａ1-x Ｐ層（但し０≦ｘ≦１）またはＡｌ
x Ｇａy Ｉｎ1-x-y Ｐ層（但し０≦ｘ≦１，０≦ｙ≦
１，０＜ｘ＋ｙ≦１）を用いても同様の結果が得られ
る。
他にＡｌx Ｇａ1-x Ｐ層（但し０≦ｘ≦１）またはＡｌ
x Ｇａy Ｉｎ1-x-y Ｐ層（但し０≦ｘ≦１，０≦ｙ≦
１，０＜ｘ＋ｙ≦１）を用いても同様の結果が得られ
る。
【０１１３】図１０は本発明の製造方法の実施例１０を
説明するためのＦＥＴの各工程における断面図である。
説明するためのＦＥＴの各工程における断面図である。
【０１１４】半絶縁性ＩｎＰ基板１００１上に、膜厚３
００ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファー層
１００２、膜厚１００ｎｍアンドープＩｎＰチャネル層
１００３、膜厚３ｎｍアンドープＡｌ0.3 Ｉｎ0.7 Ｐス
ペーサ層１００４、Ｓｉを４×１０12ｃｍ-2デルタドー
プした膜厚２０ｎｍのＡｌ0.48Ｉｎ0.52Ａｓ電子供給層
１００５、膜厚１０ｎｍアンドープＡｌ0.3 Ｉｎ0.7 Ｐ
層１００６、５×１０18ｃｍ-3のＳｉがドープされた膜
厚５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層１００７
をＭＢＥ法にて順次エピタキシャル成長する（図１０
ａ）。
００ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファー層
１００２、膜厚１００ｎｍアンドープＩｎＰチャネル層
１００３、膜厚３ｎｍアンドープＡｌ0.3 Ｉｎ0.7 Ｐス
ペーサ層１００４、Ｓｉを４×１０12ｃｍ-2デルタドー
プした膜厚２０ｎｍのＡｌ0.48Ｉｎ0.52Ａｓ電子供給層
１００５、膜厚１０ｎｍアンドープＡｌ0.3 Ｉｎ0.7 Ｐ
層１００６、５×１０18ｃｍ-3のＳｉがドープされた膜
厚５０ｎｍのＧａ0.47Ｉｎ0.53Ａｓキャップ層１００７
をＭＢＥ法にて順次エピタキシャル成長する（図１０
ａ）。
【０１１５】次に、膜厚３５０ｎｍのＳｉＮx スペーサ
層１００８を形成する。オーミック電極領域が開口した
マスク１００９を用いて、ＳｉＮx スペーサ層１００８
を弗酸で除去した後（図１０ｂ）、Ｇａ0.47Ｉｎ0.53Ａ
ｓキャップ層１００７上にＡｕＧｅを蒸着リフトオフ及
びアロイ（例えば４００℃／１分）を行い、オーミック
電極としてソース電極１０１０，ドレイン電極１０１１
を形成する（図１０ｃ）。
層１００８を形成する。オーミック電極領域が開口した
マスク１００９を用いて、ＳｉＮx スペーサ層１００８
を弗酸で除去した後（図１０ｂ）、Ｇａ0.47Ｉｎ0.53Ａ
ｓキャップ層１００７上にＡｕＧｅを蒸着リフトオフ及
びアロイ（例えば４００℃／１分）を行い、オーミック
電極としてソース電極１０１０，ドレイン電極１０１１
を形成する（図１０ｃ）。
【０１１６】ゲート電極領域が開口したマスク１０１２
を用いて、ＳｉＮx スペーサ層１００８を弗酸で除去
し、次にＧａ0.47Ｉｎ0.53Ａｓキャップ層１００７を酒
石酸系エッチャントで除去した後に（図１０ｄ）、Ａｌ
0.3 Ｉｎ0.7 Ｐ層１００６上にＷＳｉを用いたゲート電
極１０１３を形成する（図１０ｅ）。その後マスク１０
１２を除去して素子が完成する（図１０ｆ）。
を用いて、ＳｉＮx スペーサ層１００８を弗酸で除去
し、次にＧａ0.47Ｉｎ0.53Ａｓキャップ層１００７を酒
石酸系エッチャントで除去した後に（図１０ｄ）、Ａｌ
0.3 Ｉｎ0.7 Ｐ層１００６上にＷＳｉを用いたゲート電
極１０１３を形成する（図１０ｅ）。その後マスク１０
１２を除去して素子が完成する（図１０ｆ）。
【０１１７】本実施例において、アンドープＩｎＰ層、
Ａｌ0.3 Ｉｎ0.7 Ｐ層とエピタキシャル連続成長するこ
とにより、急峻なＡｌ0.3 Ｉｎ0.7 Ｐ／ＩｎＰヘテロ界
面を形成することができた。このため、ＩｎＰチャネル
内の２次元電子ガス移動度は５０００ｃｍ2 Ｖ-1ｓ-1程
度と高い値を示した。また、アンドープＩｎＰ層上にＡ
ｌ0.3 Ｉｎ0.7 Ｐ／Ａｌ0.48Ｉｎ0.52Ａｓ／Ａｌ0.3 Ｉ
ｎ0.7 Ｐ層を形成することにより、ショットキ障壁高を
０．８ｅＶと大きく、ゲートリーク電流を小さくするこ
とができた。更に、各Ａｌ0.3 Ｉｎ0.7 Ｐ層中の欠陥や
転位発生を抑え、１０10ｃｍ-2Ｖ-1台の低い界面準位密
度を実現できた。また、所望の耐圧を保ちながらゲート
とチャネル間の距離は小さい。
Ａｌ0.3 Ｉｎ0.7 Ｐ層とエピタキシャル連続成長するこ
とにより、急峻なＡｌ0.3 Ｉｎ0.7 Ｐ／ＩｎＰヘテロ界
面を形成することができた。このため、ＩｎＰチャネル
内の２次元電子ガス移動度は５０００ｃｍ2 Ｖ-1ｓ-1程
度と高い値を示した。また、アンドープＩｎＰ層上にＡ
ｌ0.3 Ｉｎ0.7 Ｐ／Ａｌ0.48Ｉｎ0.52Ａｓ／Ａｌ0.3 Ｉ
ｎ0.7 Ｐ層を形成することにより、ショットキ障壁高を
０．８ｅＶと大きく、ゲートリーク電流を小さくするこ
とができた。更に、各Ａｌ0.3 Ｉｎ0.7 Ｐ層中の欠陥や
転位発生を抑え、１０10ｃｍ-2Ｖ-1台の低い界面準位密
度を実現できた。また、所望の耐圧を保ちながらゲート
とチャネル間の距離は小さい。
【０１１８】これ等の結果、ＩｎＰチャネルＨＥＭＴに
おいて、ドレイン電圧２０Ｖまでの良好なピンチオフ特
性を実現し、かつ周波数分散や相互コンダクタンスの上
詰まりを低減することができた。また、相互コンダクタ
ンスは２８０ｍＳ／ｍｍと大きい。
おいて、ドレイン電圧２０Ｖまでの良好なピンチオフ特
性を実現し、かつ周波数分散や相互コンダクタンスの上
詰まりを低減することができた。また、相互コンダクタ
ンスは２８０ｍＳ／ｍｍと大きい。
【０１１９】本実施例では、ＭＢＥ法を用いてヘテロ接
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
【０１２０】また、Ａｌ組成比０．３のＡｌ0.3 Ｉｎ
0.7 Ｐ層を用いたが、この組成比を０≦ｘ≦１の範囲で
変化させても同様の結果が得られる。
0.7 Ｐ層を用いたが、この組成比を０≦ｘ≦１の範囲で
変化させても同様の結果が得られる。
【０１２１】また、Ａｌ0.3 Ｉｎ0.7 Ｐ層を用いたが、
他にＡｌx Ｇａ1-x Ｐ層（但し０≦ｘ≦１）またはＡｌ
x Ｇａy Ｉｎ1-x-y Ｐ層（但し０≦ｘ≦１，０≦ｙ≦
１，０＜ｘ＋ｙ≦１）を用いても同様の結果が得られ
る。
他にＡｌx Ｇａ1-x Ｐ層（但し０≦ｘ≦１）またはＡｌ
x Ｇａy Ｉｎ1-x-y Ｐ層（但し０≦ｘ≦１，０≦ｙ≦
１，０＜ｘ＋ｙ≦１）を用いても同様の結果が得られ
る。
【０１２２】図１１は本発明の製造方法の実施例１１を
説明するためのＦＥＴの各工程における断面図である。
説明するためのＦＥＴの各工程における断面図である。
【０１２３】半絶縁性ＩｎＰ基板１１０１上に、膜厚３
００ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層１
１０２、膜厚１００ｎｍアンドープＩｎＰチャネル層１
１０３、Ｓｉを４×１０12ｃｍ-2デルタドープした膜厚
２０ｎｍのＡｌ0.48Ｉｎ0.52 Ａｓ電子供給層１１０４、
膜厚６ｎｍアンドープＡｌ0.3 Ｉｎ0.7 Ｐ層１１０５、
５×１０18ｃｍ-3のＳｉがドープされた膜厚５０ｎｍの
Ｇａ0.47Ｉｎ0.53Ａｓキャップ層１１０６をＭＢＥ法に
て順次エピタキシャル成長する（図１１ａ）。
００ｎｍアンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層１
１０２、膜厚１００ｎｍアンドープＩｎＰチャネル層１
１０３、Ｓｉを４×１０12ｃｍ-2デルタドープした膜厚
２０ｎｍのＡｌ0.48Ｉｎ0.52 Ａｓ電子供給層１１０４、
膜厚６ｎｍアンドープＡｌ0.3 Ｉｎ0.7 Ｐ層１１０５、
５×１０18ｃｍ-3のＳｉがドープされた膜厚５０ｎｍの
Ｇａ0.47Ｉｎ0.53Ａｓキャップ層１１０６をＭＢＥ法に
て順次エピタキシャル成長する（図１１ａ）。
【０１２４】次に、膜厚３５０ｎｍのＳｉＮx スペーサ
層１１０７を形成する。オーミック電極領域が開口した
マスク１１０８を用いて、ＳｉＮx スペーサ層１１０７
を弗酸で除去した後（図１１ｂ）、Ｇａ0.47Ｉｎ0.53Ａ
ｓキャップ層１１０６上にＡｕＧｅを蒸着リフトオフ及
びアロイ（例えば４００℃／１分）を行い、オーミック
電極としてソース電極１１０９，ドレイン電極１１１０
を形成する（図１１ｃ）。
層１１０７を形成する。オーミック電極領域が開口した
マスク１１０８を用いて、ＳｉＮx スペーサ層１１０７
を弗酸で除去した後（図１１ｂ）、Ｇａ0.47Ｉｎ0.53Ａ
ｓキャップ層１１０６上にＡｕＧｅを蒸着リフトオフ及
びアロイ（例えば４００℃／１分）を行い、オーミック
電極としてソース電極１１０９，ドレイン電極１１１０
を形成する（図１１ｃ）。
【０１２５】ゲート電極領域が開口したマスク１１１１
を用いて、ＳｉＮx スペーサ層１１０７を弗酸で除去
し、次にＧａ0.47Ｉｎ0.53Ａｓキャップ層１１０６を酒
石酸系エッチャントで除去した後に（図１１ｄ）、Ａｌ
0.3 Ｉｎ0.7 Ｐ層１１０５上にＷＳｉを用いたゲート電
極１１１２を形成する（図１１ｅ）。その後マスク１１
１１を除去して素子が完成する（図１１ｆ）。
を用いて、ＳｉＮx スペーサ層１１０７を弗酸で除去
し、次にＧａ0.47Ｉｎ0.53Ａｓキャップ層１１０６を酒
石酸系エッチャントで除去した後に（図１１ｄ）、Ａｌ
0.3 Ｉｎ0.7 Ｐ層１１０５上にＷＳｉを用いたゲート電
極１１１２を形成する（図１１ｅ）。その後マスク１１
１１を除去して素子が完成する（図１１ｆ）。
【０１２６】本実施例において、アンドープＩｎＰ層上
に、Ａｌ0.3 Ｉｎ0.7 Ｐ／Ａｌ0.48Ｉｎ0.52Ａｓ層を形
成することにより、ショットキ障壁高を０．８ｅＶと大
きく、ゲートリーク電流を小さくすることができた。Ａ
ｌ0.3 Ｉｎ0.7 Ｐ層中の欠陥や転位発生を抑え、１０10
ｃｍ-2Ｖ-1台の低い界面準位密度を実現できた。また、
所望の耐圧を保ちながらゲートとチャネル間の距離は小
さい。
に、Ａｌ0.3 Ｉｎ0.7 Ｐ／Ａｌ0.48Ｉｎ0.52Ａｓ層を形
成することにより、ショットキ障壁高を０．８ｅＶと大
きく、ゲートリーク電流を小さくすることができた。Ａ
ｌ0.3 Ｉｎ0.7 Ｐ層中の欠陥や転位発生を抑え、１０10
ｃｍ-2Ｖ-1台の低い界面準位密度を実現できた。また、
所望の耐圧を保ちながらゲートとチャネル間の距離は小
さい。
【０１２７】これ等の結果、ＩｎＰチャネルＨＥＭＴに
おいて、ドレイン電圧２０Ｖまでの良好なピンチオフ特
性を実現し、かつ周波数分散や相互コンダクタンスの上
詰まりを低減することができた。また、相互コンダクタ
ンスは３００ｍＳ／ｍｍと大きい。
おいて、ドレイン電圧２０Ｖまでの良好なピンチオフ特
性を実現し、かつ周波数分散や相互コンダクタンスの上
詰まりを低減することができた。また、相互コンダクタ
ンスは３００ｍＳ／ｍｍと大きい。
【０１２８】本実施例では、ＭＢＥ法を用いてヘテロ接
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
合半導体結晶を成長したが、ＭＯＣＶＤ法を用いても同
様のヘテロ接合半導体結晶を得ることができる。
【０１２９】また、Ａｌ組成比０．３のＡｌ0.3 Ｉｎ
0.7 Ｐ層を用いたが、この組成比を０≦ｘ≦１の範囲で
変化させても同様の結果が得られる。
0.7 Ｐ層を用いたが、この組成比を０≦ｘ≦１の範囲で
変化させても同様の結果が得られる。
【０１３０】また、Ａｌ0.3 Ｉｎ0.7 Ｐ層を用いたが、
他にＡｌx Ｇａ1-x Ｐ層（但し０≦ｘ≦１）またはＡｌ
x Ｇａy Ｉｎ1-x-y Ｐ層（但し０≦ｘ≦１，０≦ｙ≦
１，０＜ｘ＋ｙ≦１）を用いても同様の結果が得られ
る。
他にＡｌx Ｇａ1-x Ｐ層（但し０≦ｘ≦１）またはＡｌ
x Ｇａy Ｉｎ1-x-y Ｐ層（但し０≦ｘ≦１，０≦ｙ≦
１，０＜ｘ＋ｙ≦１）を用いても同様の結果が得られ
る。
【０１３１】
【発明の効果】本発明によれば、スペーサ層またはパッ
シベーション膜とＩｎＰ層との界面に形成されたＩｎ2
Ｏ3 を除去することにより界面リーク電流を低減し、Ｉ
ｎＰチャネルを有したＭＥＳＦＥＴにおいて良好なピン
チオフ特性を得ることができた。
シベーション膜とＩｎＰ層との界面に形成されたＩｎ2
Ｏ3 を除去することにより界面リーク電流を低減し、Ｉ
ｎＰチャネルを有したＭＥＳＦＥＴにおいて良好なピン
チオフ特性を得ることができた。
【０１３２】また、スペーサ層またはパッシベーション
膜を成膜する前にＩｎＰ表面を窒化してＩｎＮ窒化層を
形成することにより、ＩｎＰ表面の酸化を防ぎ、ＩｎＰ
表面を安定化することができた。
膜を成膜する前にＩｎＰ表面を窒化してＩｎＮ窒化層を
形成することにより、ＩｎＰ表面の酸化を防ぎ、ＩｎＰ
表面を安定化することができた。
【０１３３】また膜厚６ｎｍ以下のＡｌＧａＡｓ層、膜
厚６ｎｍ以下のＧａＡｓ層または膜厚１０ｎｍ以下のＡ
ｌＩｎＰ層または膜厚３ｎｍ以下のＡｌＧａＰ層または
膜厚５ｎｍ以下のＡｌＧａＩｎＰ層をショットキ層に用
いることにより、転位の発生を抑え、界面準位密度を低
くすることができ、これ等に起因したリーク電流を抑
え、周波数分散や相互コンダクタンスの上詰まりを改善
できた。更に、膜厚は薄いため、ゲートとチャネル層と
の距離は小さく保たれ、相互コンダクタンスの減少を避
けることができた。
厚６ｎｍ以下のＧａＡｓ層または膜厚１０ｎｍ以下のＡ
ｌＩｎＰ層または膜厚３ｎｍ以下のＡｌＧａＰ層または
膜厚５ｎｍ以下のＡｌＧａＩｎＰ層をショットキ層に用
いることにより、転位の発生を抑え、界面準位密度を低
くすることができ、これ等に起因したリーク電流を抑
え、周波数分散や相互コンダクタンスの上詰まりを改善
できた。更に、膜厚は薄いため、ゲートとチャネル層と
の距離は小さく保たれ、相互コンダクタンスの減少を避
けることができた。
【０１３４】またＡｌＧａＡｓ層またはＧａＡｓ層また
はＡｌＩｎＰ層またはＡｌＧａＰ層またはＡｌＧａＩｎ
Ｐ層をショットキ層に用いることにより、ＩｎＰＭＥＳ
ＦＥＴと比較してショットキ障壁高を大きく、ゲートリ
ーク電流を低減することができた。
はＡｌＩｎＰ層またはＡｌＧａＰ層またはＡｌＧａＩｎ
Ｐ層をショットキ層に用いることにより、ＩｎＰＭＥＳ
ＦＥＴと比較してショットキ障壁高を大きく、ゲートリ
ーク電流を低減することができた。
【０１３５】また、ＩｎＰ上に、膜厚６ｎｍ以下のＡｌ
ＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層
の２層または膜厚６ｎｍ以下のＧａＡｓ層とＩｎＰにほ
ぼ格子整合するＡｌＩｎＡｓ層の２層または膜厚１０ｎ
ｍ以下のＡｌＩｎＰ層とＩｎＰにほぼ格子整合するＡｌ
ＩｎＡｓ層の２層または膜厚３ｎｍ以下のＡｌＧａＰ層
とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層の２層また
は膜厚５ｎｍ以下のＡｌＧａＩｎＰ層とＩｎＰにほぼ格
子整合するＡｌＩｎＡｓ層の２層を形成することによ
り、リーク電流を低減し周波数分散や相互コンダクタン
スの上詰まりを抑制すると共に所望の耐圧を得ることが
できた。
ＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層
の２層または膜厚６ｎｍ以下のＧａＡｓ層とＩｎＰにほ
ぼ格子整合するＡｌＩｎＡｓ層の２層または膜厚１０ｎ
ｍ以下のＡｌＩｎＰ層とＩｎＰにほぼ格子整合するＡｌ
ＩｎＡｓ層の２層または膜厚３ｎｍ以下のＡｌＧａＰ層
とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層の２層また
は膜厚５ｎｍ以下のＡｌＧａＩｎＰ層とＩｎＰにほぼ格
子整合するＡｌＩｎＡｓ層の２層を形成することによ
り、リーク電流を低減し周波数分散や相互コンダクタン
スの上詰まりを抑制すると共に所望の耐圧を得ることが
できた。
【０１３６】また、ＩｎＰ上に、膜厚６ｎｍ以下のＡｌ
ＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層
と膜厚６ｎｍ以下のＡｌＧａＡｓ層の３層または膜厚６
ｎｍ以下のＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌ
ＩｎＡｓ層と膜厚６ｎｍ以下のＧａＡｓ層の３層または
膜厚１０ｎｍ以下のＡｌＩｎＰ層とＩｎＰにほぼ格子整
合するＡｌＩｎＡｓ層と膜厚１０ｎｍ以下のＡｌＩｎＰ
層の３層または膜厚３ｎｍ以下のＡｌＧａＰ層とＩｎＰ
にほぼ格子整合するＡｌＩｎＡｓ層と膜厚３ｎｍ以下の
ＡｌＧａＰ層の３層または膜厚５ｎｍ以下のＡｌＧａＩ
ｎＰ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層と膜
厚５ｎｍ以下のＡｌＧａＩｎＰ層の３層を形成すること
により、リーク電流を低減し周波数分散や相互コンダク
タンスの上詰まりを抑制すると共に所望の耐圧を得るこ
とができた。
ＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層
と膜厚６ｎｍ以下のＡｌＧａＡｓ層の３層または膜厚６
ｎｍ以下のＧａＡｓ層とＩｎＰにほぼ格子整合するＡｌ
ＩｎＡｓ層と膜厚６ｎｍ以下のＧａＡｓ層の３層または
膜厚１０ｎｍ以下のＡｌＩｎＰ層とＩｎＰにほぼ格子整
合するＡｌＩｎＡｓ層と膜厚１０ｎｍ以下のＡｌＩｎＰ
層の３層または膜厚３ｎｍ以下のＡｌＧａＰ層とＩｎＰ
にほぼ格子整合するＡｌＩｎＡｓ層と膜厚３ｎｍ以下の
ＡｌＧａＰ層の３層または膜厚５ｎｍ以下のＡｌＧａＩ
ｎＰ層とＩｎＰにほぼ格子整合するＡｌＩｎＡｓ層と膜
厚５ｎｍ以下のＡｌＧａＩｎＰ層の３層を形成すること
により、リーク電流を低減し周波数分散や相互コンダク
タンスの上詰まりを抑制すると共に所望の耐圧を得るこ
とができた。
【０１３７】また、ＩｎＰ層に続いて、ＡｌＩｎＰ層ま
たはＡｌＧａＩｎＰ層をＭＢＥ法またはＭＯＣＶＤ法に
て連続エピタキシャル成長することにより、良好なヘテ
ロ界面が得られ、その結果良好な電子輸送特性が得られ
た。
たはＡｌＧａＩｎＰ層をＭＢＥ法またはＭＯＣＶＤ法に
て連続エピタキシャル成長することにより、良好なヘテ
ロ界面が得られ、その結果良好な電子輸送特性が得られ
た。
【０１３８】また、アンドープのＩｎＰチャネル層を有
するＨＥＭＴにおいて、そのＩｎＰ上にＡｌＩｎＰスペ
ーサ層またはＡｌＧａＰスペーサ層またはＡｌＧａＩｎ
Ｐスペーサ層を連続エピタキシャル成長することによ
り、電子移動度が５０００ｃｍ-2Ｖ-1ｓ-1と大きい２次
元電子ガスが形成された。
するＨＥＭＴにおいて、そのＩｎＰ上にＡｌＩｎＰスペ
ーサ層またはＡｌＧａＰスペーサ層またはＡｌＧａＩｎ
Ｐスペーサ層を連続エピタキシャル成長することによ
り、電子移動度が５０００ｃｍ-2Ｖ-1ｓ-1と大きい２次
元電子ガスが形成された。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】本発明の第３の実施例を示す断面図である。
【図４】本発明の第４の実施例を示す断面図である。
【図５】本発明の第５の実施例を示す断面図である。
【図６】本発明の第６の実施例を示す断面図である。
【図７】本発明の第７の実施例を示す断面図である。
【図８】本発明の第８の実施例を示す断面図である。
【図９】本発明の第９の実施例を示す断面図である。
【図１０】本発明の第１０の実施例を示す断面図であ
る。
る。
【図１１】本発明の第１１の実施例を示す断面図であ
る。
る。
【図１２】従来の電界効果トランジスタの断面図であ
る。
る。
１０１，２０１，３０１，４０１，５０１，６０１，７
０１，８０１，９０１，１００１，１１０１ 半絶縁性
ＩｎＰ基板 １０２ Ｉｎ2 Ｏ3 を含んだＩｎＰ酸化物 １０３ イオン注入により形成されたｎチャネル層 １０４ ＩｎＮ窒化膜 １０５，２０６，３０７，４０８，５０８，６０７，７
０６，８０７，９０８，１００８，１１０７ ＳｉＮx
スペーサ層 １０６，２０８，３０９，４１０，５１０，６０９，７
０８，８０９，９１０，１０１０，１１０９ ソース電
極 １０７，２０９，３１０，４１１，５１１，６１０，７
０９，８１０，９１１，１０１１，１１１０ ドレイン
電極 １０８，２１１，３１２，４１３，５１３，６１２，７
１１，８１２，９１３，１０１３，１１１２ ゲート電
極 １０９ ＳｉＮx パッシベーション膜 ２０２，３０２，４０２，５０２，６０２，７０２，８
０２，９０２，１００２，１１０２ アンドープＡｌ
0.48Ｉｎ0.52Ａｓバッファ層 ２０３，３０３，４０３，７０３，８０３，９０３，１
００３ ＳｉドープＩｎＰチャネル層 ２０４，３０４，４０５，８０４，９０５ アンドープ
Ａｌ0.48Ｉｎ0.52Ａｓショットキ層 ２０５，３０６，４０７，５０７，６０６，７０５，８
０６，９０７１００７，１１０６ ＳｉドープＧａ0.47
Ｉｎ0.53Ａｓキャップ層 ３０５，４０４，５０６，６０５ アンドープＡｌ0.3
Ｇａ0.7 Ａｓショットキ層 ５０３，６０３，１００３，１１０３ アンドープＩｎ
Ｐチャネル層 ５０４ アンドープＡｌ0.3 Ｇａ0.7 Ａｓスペーサ層 ５０５，６０４，１００５， ＳｉデルタドープＡｌ
0.48Ｉｎ0.52Ａｓ １１０４ 電子供給層 ７０４，９０４，９０６，１００６，１１０５ アンド
ープＡｌ0.3 Ｉｎ0.7 Ｐショットキ層 １００４ アンドープＡｌ0.3 Ｉｎ0.7 Ｐスペーサ層
０１，８０１，９０１，１００１，１１０１ 半絶縁性
ＩｎＰ基板 １０２ Ｉｎ2 Ｏ3 を含んだＩｎＰ酸化物 １０３ イオン注入により形成されたｎチャネル層 １０４ ＩｎＮ窒化膜 １０５，２０６，３０７，４０８，５０８，６０７，７
０６，８０７，９０８，１００８，１１０７ ＳｉＮx
スペーサ層 １０６，２０８，３０９，４１０，５１０，６０９，７
０８，８０９，９１０，１０１０，１１０９ ソース電
極 １０７，２０９，３１０，４１１，５１１，６１０，７
０９，８１０，９１１，１０１１，１１１０ ドレイン
電極 １０８，２１１，３１２，４１３，５１３，６１２，７
１１，８１２，９１３，１０１３，１１１２ ゲート電
極 １０９ ＳｉＮx パッシベーション膜 ２０２，３０２，４０２，５０２，６０２，７０２，８
０２，９０２，１００２，１１０２ アンドープＡｌ
0.48Ｉｎ0.52Ａｓバッファ層 ２０３，３０３，４０３，７０３，８０３，９０３，１
００３ ＳｉドープＩｎＰチャネル層 ２０４，３０４，４０５，８０４，９０５ アンドープ
Ａｌ0.48Ｉｎ0.52Ａｓショットキ層 ２０５，３０６，４０７，５０７，６０６，７０５，８
０６，９０７１００７，１１０６ ＳｉドープＧａ0.47
Ｉｎ0.53Ａｓキャップ層 ３０５，４０４，５０６，６０５ アンドープＡｌ0.3
Ｇａ0.7 Ａｓショットキ層 ５０３，６０３，１００３，１１０３ アンドープＩｎ
Ｐチャネル層 ５０４ アンドープＡｌ0.3 Ｇａ0.7 Ａｓスペーサ層 ５０５，６０４，１００５， ＳｉデルタドープＡｌ
0.48Ｉｎ0.52Ａｓ １１０４ 電子供給層 ７０４，９０４，９０６，１００６，１１０５ アンド
ープＡｌ0.3 Ｉｎ0.7 Ｐショットキ層 １００４ アンドープＡｌ0.3 Ｉｎ0.7 Ｐスペーサ層
Claims (11)
- 【請求項１】 ＩｎＰ層を有する半導体結晶を用い、そ
のＩｎＰ層上にＳｉＮx 層を形成する前に、Ｎ2 Ｈ4 プ
ラズマ処理，Ｎ3 Ｈ6 プラズマ処理，ＮＨ3プラズマ処
理，Ｎ2 プラズマ処理のうちいずれか一つの処理により
ＩｎＰの酸化物を除去する工程を有することを特徴とす
る半導体素子の製造方法。 - 【請求項２】 ＩｎＰ層を有する半導体結晶を用い、そ
のＩｎＰ層上にＳｉＮx 層を形成する前に、Ｎ2 Ｈ4 プ
ラズマ処理，Ｎ3 Ｈ6 プラズマ処理，ＮＨ3プラズマ処
理，Ｎ2 プラズマ処理のうちいずれか一つの処理をＩｎ
Ｐ表面に施すことによりＩｎＮ窒化膜を形成する工程を
有することを特徴とする半導体素子の製造方法。 - 【請求項３】 ＩｎＰ層を有する半導体結晶を用いて、
Ｎ2 Ｈ4 プラズマ処理，Ｎ3 Ｈ6 プラズマ処理，ＮＨ3
プラズマ処理，Ｎ2 プラズマ処理のうちいずれか一つの
処理を用いて、ＩｎＰ表面のＩｎＰ酸化物の除去とＩｎ
Ｐ表面の窒化によるＩｎＮ窒化膜の形成を連続して行う
工程を有することを特徴とする半導体素子の製造方法。 - 【請求項４】 ＩｎＰ層を有する半導体結晶を用いた電
界効果トランジスタであって、ＳｉＮx 層とＩｎＰ層と
の界面にＩｎＮ窒化膜層を有することを特徴とする電界
効果トランジスタ。 - 【請求項５】 ＩｎＰ層上に、ＡｌＧａＡｓ層またはＧ
ａＡｓ層またはＡｌＩｎＰ層またはＡｌＧａＰ層または
ＡｌＧａＩｎＰ層を形成する工程を有することを特徴と
する半導体素子の製造方法。 - 【請求項６】 ＩｎＰ層を有する半導体結晶を用いた電
界効果トランジスタであって、前記ＩｎＰ層上に、Ａｌ
ＧａＡｓ層またはＧａＡｓ層またはＡｌＩｎＰ層または
ＡｌＧａＰ層またはＡｌＧａＰＩｎＰ層を有することを
特徴とする電界効果トランジスタ。 - 【請求項７】 ＩｎＰ層の上に、ＡｌＧａＡｓ層とＡｌ
ＩｎＡｓ層の２層、またはＧａＡｓ層とＡｌＩｎＡｓ層
の２層、またはＡｌＩｎＰ層とＡｌＩｎＡｓ層の２層、
またはＡｌＧａＰ層とＡｌＩｎＡｓ層の２層、またはＡ
ｌＧａＩｎＰ層とＡｌＩｎＡｓ層の２層を形成する工程
を有することを特徴とする半導体素子の製造方法。 - 【請求項８】 ＩｎＰ層を有する半導体結晶を用いた電
界効果トランジスタであって、前記ＩｎＰ層上に、Ａｌ
ＧａＡｓ層とＡｌＩｎＡｓ層の２層、またはＧａＡｓ層
とＡｌＩｎＡｓ層の２層、またはＡｌＩｎＰ層とＡｌＩ
ｎＡｓ層の２層、またはＡｌＧａＰ層とＡｌＩｎＡｓ層
の２層、またはＡｌＧａＩｎＰ層とＡｌＩｎＡｓ層の２
層を有することを特徴とする電界効果トランジスタ。 - 【請求項９】 ＩｎＰ層の上に、ＡｌＧａＡｓ層とＡｌ
ＩｎＡｓ層とＡｌＧａＡｓ層の３層、またはＧａＡｓ層
とＡｌＩｎＡｓ層とＧａＡｓ層の３層、またはＡｌＩｎ
Ｐ層とＡｌＩｎＡｓ層とＡｌＩｎＰ層の３層、またはＡ
ｌＧａＰ層とＡｌＩｎＡｓ層とＡｌＧａＰ層の３層、ま
たはＡｌＧａＩｎＰ層とＡｌＩｎＡｓ層とＡｌＧａＩｎ
Ｐ層の３層を形成する工程を有することを特徴とする半
導体素子の製造方法。 - 【請求項１０】 ＩｎＰ層を有する半導体結晶を用いた
電界効果トランジスタであって、ＩｎＰチャネル層上
に、ＡｌＧａＡｓ層とＡｌＩｎＡｓ層とＡｌＧａＡｓ層
の３層、またはＧａＡｓ層とＡｌＩｎＡｓ層とＧａＡｓ
層の３層、またはＡｌＩｎＰ層とＡｌＩｎＡｓ層とＡｌ
ＩｎＰ層の３層、またはＡｌＧａＰ層とＡｌＩｎＡｓ層
とＡｌＧａＰ層の３層、またはＡｌＧａＩｎＰ層とＡｌ
ＩｎＡｓ層とＡｌＧａＩｎＰ層の３層を有することを特
徴とする電界効果トランジスタ。 - 【請求項１１】 分子線エピタキシー法（ＭＢＥ法）ま
たは有機金属化学気相堆積法（ＭＯＣＶＤ法）を用いた
ヘテロ接合半導体結晶成長において、ＩｎＰ層とＡｌＩ
ｎＰ層、またはＩｎＰ層とＡｌＧａＰ層、またはＩｎＰ
層とＡｌＧａＩｎＰ層を連続的に成長する工程を少なく
とも有することを特徴とする半導体素子の製造方法。
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1998
- 1998-02-12 US US09/022,384 patent/US6025613A/en not_active Expired - Fee Related
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