JPH07263644A - 化合物半導体集積回路 - Google Patents
化合物半導体集積回路Info
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- JPH07263644A JPH07263644A JP6046719A JP4671994A JPH07263644A JP H07263644 A JPH07263644 A JP H07263644A JP 6046719 A JP6046719 A JP 6046719A JP 4671994 A JP4671994 A JP 4671994A JP H07263644 A JPH07263644 A JP H07263644A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【目的】 低周波振動を抑圧できる素子構造を提案し、
超高速動作に適した化合物半導体集積回路を提供する。 【構成】 半絶縁性基板１と電界効果トランジスタとの
間に、半絶縁性基板側から順に、深いドナー準位を形成
する物質を不純物として添加した高抵抗層２１、第２の
アンドープ半導体層２２を形成を設ける。
超高速動作に適した化合物半導体集積回路を提供する。 【構成】 半絶縁性基板１と電界効果トランジスタとの
間に、半絶縁性基板側から順に、深いドナー準位を形成
する物質を不純物として添加した高抵抗層２１、第２の
アンドープ半導体層２２を形成を設ける。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（ＦＥＴ）を用いた化合物半導体集積回路にかかり、特
にその低周波振動現象を抑圧するのに好適な素子構造を
もつ化合物半導体集積回路に関する。
（ＦＥＴ）を用いた化合物半導体集積回路にかかり、特
にその低周波振動現象を抑圧するのに好適な素子構造を
もつ化合物半導体集積回路に関する。
【０００２】
【従来の技術】従来の電界効果トランジスタ(FET)を用
いた化合物半導体集積回路（従来技術１）は、たとえば
アイ・イー・イー・イー・トランズアクション・オン・
エレクトロン・デバイスイズ イー・ディー３４巻第６
号１２３９頁から１２４４頁（１９８７年）(IEEE TRAN
SACTIONS ON ELECTRON DEVICES, VOL. ED-34, NO. 6, 1
987, PP. 1239-1244)において論じられている。その化
合物半導体集積回路は図１０に示すように、GaAs MESFE
T(MEtal Semiconductor Field Effect Transistor)をそ
れらの間に素子分離溝２０７を設けることによって電気
的に分離していた。図１０において２０１は半絶縁性Ga
As基板、２０２はn型GaAs能動層、２０３は高濃度n型Ga
Asコンタクト層、２０４はオーミック電極、２０５はゲ
ート電極、２０６はゲート電極のパッド、２０８は基板
裏面電極である。
いた化合物半導体集積回路（従来技術１）は、たとえば
アイ・イー・イー・イー・トランズアクション・オン・
エレクトロン・デバイスイズ イー・ディー３４巻第６
号１２３９頁から１２４４頁（１９８７年）(IEEE TRAN
SACTIONS ON ELECTRON DEVICES, VOL. ED-34, NO. 6, 1
987, PP. 1239-1244)において論じられている。その化
合物半導体集積回路は図１０に示すように、GaAs MESFE
T(MEtal Semiconductor Field Effect Transistor)をそ
れらの間に素子分離溝２０７を設けることによって電気
的に分離していた。図１０において２０１は半絶縁性Ga
As基板、２０２はn型GaAs能動層、２０３は高濃度n型Ga
Asコンタクト層、２０４はオーミック電極、２０５はゲ
ート電極、２０６はゲート電極のパッド、２０８は基板
裏面電極である。
【０００３】また他の素子分離法を用いた化合物半導体
集積回路（従来技術２）としては、たとえば特開平２−
４９４６５号公報において論じられている。その化合物
半導体集積回路は図２に示すように、ＧａＡｓＦＥＴ
（ＨＥＭＴ）Ｔ１，Ｔ２，Ｔ３の下部に厚さ５００ｎｍ
のアンドープＧａＡｓ層３２を設けていた。この化合物
半導体集積回路はＦＥＴＴ１，Ｔ２，Ｔ３の間に酸素を
イオン注入して形成した不活性帯３９を設けることによ
り、ＦＥＴ間の電気的分離、特にサイドゲート効果を改
善していた。図２において３１は半絶縁性ＧａＡｓ基
板、３３はｎ型ＡｌＧａＡｓ層からなる電子供給層、３
４はｎ型ＧａＡｓ層からなるコンタクト層、３５はオー
ミック電極、３７はゲート電極、３８は溝からなる素子
分離帯である。
集積回路（従来技術２）としては、たとえば特開平２−
４９４６５号公報において論じられている。その化合物
半導体集積回路は図２に示すように、ＧａＡｓＦＥＴ
（ＨＥＭＴ）Ｔ１，Ｔ２，Ｔ３の下部に厚さ５００ｎｍ
のアンドープＧａＡｓ層３２を設けていた。この化合物
半導体集積回路はＦＥＴＴ１，Ｔ２，Ｔ３の間に酸素を
イオン注入して形成した不活性帯３９を設けることによ
り、ＦＥＴ間の電気的分離、特にサイドゲート効果を改
善していた。図２において３１は半絶縁性ＧａＡｓ基
板、３３はｎ型ＡｌＧａＡｓ層からなる電子供給層、３
４はｎ型ＧａＡｓ層からなるコンタクト層、３５はオー
ミック電極、３７はゲート電極、３８は溝からなる素子
分離帯である。
【０００４】また他の素子分離法を用いた化合物半導体
集積回路（従来技術３）としては、たとえば特開平３−
８７０４４号公報において論じられている。その化合物
半導体集積回路は図３に示すように、ＧａＡｓＦＥＴの
下部に厚さ１００ｎｍのアンドープＡｌＧａＡｓ層から
なるヘテロ接合バッファ層４２と、隣接したＦＥＴの間
にヘテロ接合界面４４まで達する素子分離溝４６を設け
る事によりＦＥＴの電気的分離、特にサイドゲート効果
をさらに改善していた。図３において４１は半絶縁性基
板、４３はアンドープＧａＡｓ層、４５はオーミック電
極、４７、４８はオーミック電極、４９はゲート電極で
ある。
集積回路（従来技術３）としては、たとえば特開平３−
８７０４４号公報において論じられている。その化合物
半導体集積回路は図３に示すように、ＧａＡｓＦＥＴの
下部に厚さ１００ｎｍのアンドープＡｌＧａＡｓ層から
なるヘテロ接合バッファ層４２と、隣接したＦＥＴの間
にヘテロ接合界面４４まで達する素子分離溝４６を設け
る事によりＦＥＴの電気的分離、特にサイドゲート効果
をさらに改善していた。図３において４１は半絶縁性基
板、４３はアンドープＧａＡｓ層、４５はオーミック電
極、４７、４８はオーミック電極、４９はゲート電極で
ある。
【０００５】
【発明が解決しようとする課題】化合物半導体ＦＥＴに
よって利得の高い増幅回路を作り上げる場合、サイドゲ
ート効果の抑制と共に、低周波振動という現象を抑圧す
る必要がある。この低周波振動という現象は入力信号が
ない場合でも集積回路内のＦＥＴに流れる電流が定常的
に自己発振してしまう現象であり、その周波数が室温に
おいて数Ｈｚ程度と非常に低い事から”低周波振動”と
呼ばれている。上記従来技術１〜３では低周波振動に対
する抑圧効果が不完全であり、従来技術による集積回路
では異常な動作をするという問題があった。
よって利得の高い増幅回路を作り上げる場合、サイドゲ
ート効果の抑制と共に、低周波振動という現象を抑圧す
る必要がある。この低周波振動という現象は入力信号が
ない場合でも集積回路内のＦＥＴに流れる電流が定常的
に自己発振してしまう現象であり、その周波数が室温に
おいて数Ｈｚ程度と非常に低い事から”低周波振動”と
呼ばれている。上記従来技術１〜３では低周波振動に対
する抑圧効果が不完全であり、従来技術による集積回路
では異常な動作をするという問題があった。
【０００６】特に上記従来技術１では低周波振動のメカ
ニズム解析を行なっており、次のような結果が得られて
いる。まず基板裏面電極に対して基板表面の素子に負の
（直流）電圧を印加してゆくと、基板中の電界がある値
に達したとき基板裏面と表面の素子の間を流れる電流が
０．４〜５Ｈｚという低周波で振動し始める。その電流
の大きさは６００μｍの半絶縁性ＧａＡｓ基板を用いた
場合、数ｎＡ程度であり、振動振幅も１ｎＡ以下と非常
に小さい。そしてこの電流振動が生じ始める電界強度は
200V/cmであることが記載されている。またこの現象が
起こるのは半絶縁性ＧａＡｓ基板が深い不純物準位（例
えばＥＬ２）により負性抵抗を持ち、素子から基板電極
に向けて高電界ドメインが走行するためと説明してい
る。
ニズム解析を行なっており、次のような結果が得られて
いる。まず基板裏面電極に対して基板表面の素子に負の
（直流）電圧を印加してゆくと、基板中の電界がある値
に達したとき基板裏面と表面の素子の間を流れる電流が
０．４〜５Ｈｚという低周波で振動し始める。その電流
の大きさは６００μｍの半絶縁性ＧａＡｓ基板を用いた
場合、数ｎＡ程度であり、振動振幅も１ｎＡ以下と非常
に小さい。そしてこの電流振動が生じ始める電界強度は
200V/cmであることが記載されている。またこの現象が
起こるのは半絶縁性ＧａＡｓ基板が深い不純物準位（例
えばＥＬ２）により負性抵抗を持ち、素子から基板電極
に向けて高電界ドメインが走行するためと説明してい
る。
【０００７】我々の解析によると上記従来技術１〜３で
は、素子（FET、ダイオード、抵抗の電極）と基板電極
の間に走行する高電界ドメインが隣接するＦＥＴのチャ
ネル下部の電位を変動し、隣接するＦＥＴのドレイン電
流に大きな影響を及ぼしていた。例えばゲート幅５０μ
ｍのＦＥＴのドレイン電流に現われる振動振幅は１００
μＡ以上におよび、この大きな電流振動が原因となって
回路動作に重大な支障を与えた。その結果例えば利得５
０ｄＢのリミット増幅器を作った場合、集積回路内で生
じた低周波振動が増幅され、出力振幅を飽和する大きさ
の低周波振動ノイズが生じる不良が多発した。
は、素子（FET、ダイオード、抵抗の電極）と基板電極
の間に走行する高電界ドメインが隣接するＦＥＴのチャ
ネル下部の電位を変動し、隣接するＦＥＴのドレイン電
流に大きな影響を及ぼしていた。例えばゲート幅５０μ
ｍのＦＥＴのドレイン電流に現われる振動振幅は１００
μＡ以上におよび、この大きな電流振動が原因となって
回路動作に重大な支障を与えた。その結果例えば利得５
０ｄＢのリミット増幅器を作った場合、集積回路内で生
じた低周波振動が増幅され、出力振幅を飽和する大きさ
の低周波振動ノイズが生じる不良が多発した。
【０００８】本発明の目的は、低周波振動を抑圧できる
素子構造を提案し、超高速動作に適した化合物半導体集
積回路を提供する事にある。
素子構造を提案し、超高速動作に適した化合物半導体集
積回路を提供する事にある。
【０００９】
【課題を解決するための手段】上記目的は、半絶縁性基
板と電界効果トランジスタとの間に、半絶縁性基板側か
ら順に、深いドナー準位を形成する物質を不純物として
添加した高抵抗層、第２のアンドープ半導体層が形成さ
れた化合物半導体集積回路により達成できる。
板と電界効果トランジスタとの間に、半絶縁性基板側か
ら順に、深いドナー準位を形成する物質を不純物として
添加した高抵抗層、第２のアンドープ半導体層が形成さ
れた化合物半導体集積回路により達成できる。
【００１０】
【作用】本発明者は、素子の下部の半導体層に深い不純
物準位を形成することにより高電界ドメインの発生を抑
えることを検討し、（１）ドナーとなる深い電子捕獲準
位あるいは（２）ドナーとなる深い正孔捕獲準位を形成
することにより従来より素子下部の電界強度が緩和でき
ることを見いだし、高電界ドメインの発生を防止した。
ここで、深い不純物準位とはバルク結晶中で室温定常状
態にてキャリアを発生しない程度の価電子帯または伝導
帯からのエネルギー差を持つ不純物準位を意味する。ま
た、ドナーとはイオン化した時に正の空間電荷となる不
純物、アクセプタとはイオン化した時に負の空間電荷と
なる不純物である。図４にその効果を示す。図４は電界
効果トランジスタの下部のポテンシャル分布を２次元デ
バイスシミュレータによって計算した結果である。Ａｌ
ＧａＡｓ層をアンドープとした従来の場合、２次元効果
により表面に向かって電界集中が生じており、FETの下
部の電界が増大していた。これに比べＡｌＧａＡｓ層に
深いドナー準位を形成した本発明ではＦＥＴ下部の電界
強度が緩和できている。基板表面のFETと基板裏面電極
間の電位差をIC動作に必要な7Vとした場合、電界強度の
最大値は180V/cmとなり、高電界ドメインが生じる臨界
電界の値より低くできる。
物準位を形成することにより高電界ドメインの発生を抑
えることを検討し、（１）ドナーとなる深い電子捕獲準
位あるいは（２）ドナーとなる深い正孔捕獲準位を形成
することにより従来より素子下部の電界強度が緩和でき
ることを見いだし、高電界ドメインの発生を防止した。
ここで、深い不純物準位とはバルク結晶中で室温定常状
態にてキャリアを発生しない程度の価電子帯または伝導
帯からのエネルギー差を持つ不純物準位を意味する。ま
た、ドナーとはイオン化した時に正の空間電荷となる不
純物、アクセプタとはイオン化した時に負の空間電荷と
なる不純物である。図４にその効果を示す。図４は電界
効果トランジスタの下部のポテンシャル分布を２次元デ
バイスシミュレータによって計算した結果である。Ａｌ
ＧａＡｓ層をアンドープとした従来の場合、２次元効果
により表面に向かって電界集中が生じており、FETの下
部の電界が増大していた。これに比べＡｌＧａＡｓ層に
深いドナー準位を形成した本発明ではＦＥＴ下部の電界
強度が緩和できている。基板表面のFETと基板裏面電極
間の電位差をIC動作に必要な7Vとした場合、電界強度の
最大値は180V/cmとなり、高電界ドメインが生じる臨界
電界の値より低くできる。
【００１１】逆に（３）アクセプターとなる深い電子捕
獲準位および（４）アクセプターとなる深い正孔捕獲準
位を形成した場合には電界強度が1300V/cmまで上昇して
高電界ドメインが発生しやすくなり、悪影響を及ぼす。
獲準位および（４）アクセプターとなる深い正孔捕獲準
位を形成した場合には電界強度が1300V/cmまで上昇して
高電界ドメインが発生しやすくなり、悪影響を及ぼす。
【００１２】ところが素子の下部の半導体層に深い不純
物準位を添加した高抵抗層を形成する場合、ＦＥＴ特性
の特に出力抵抗の周波数変動が異常に大きくなるという
副作用が生じ、ＩＣ動作に悪影響を及ぼす。この現象
は、ＦＥＴ下部で、擬フェルミ準位が高抵抗層中の深い
不純物準位と交差するために生じる。本発明者は、ＦＥ
Ｔ下部と高抵抗層の間に第２のアンドープ層を挿入する
構造を検討し、ＦＥＴ特性を良好にするにはこのアンド
ープ層が不可欠であることを見いだした。このアンドー
プ層の厚さは、図５に示すように、２００ｎｍ程度以上
の厚さにおいて特に周波数変動を充分に抑えることがで
きる。
物準位を添加した高抵抗層を形成する場合、ＦＥＴ特性
の特に出力抵抗の周波数変動が異常に大きくなるという
副作用が生じ、ＩＣ動作に悪影響を及ぼす。この現象
は、ＦＥＴ下部で、擬フェルミ準位が高抵抗層中の深い
不純物準位と交差するために生じる。本発明者は、ＦＥ
Ｔ下部と高抵抗層の間に第２のアンドープ層を挿入する
構造を検討し、ＦＥＴ特性を良好にするにはこのアンド
ープ層が不可欠であることを見いだした。このアンドー
プ層の厚さは、図５に示すように、２００ｎｍ程度以上
の厚さにおいて特に周波数変動を充分に抑えることがで
きる。
【００１３】また、ＦＥＴの下部にｐ型不純物層を形成
することによりＦＥＴ特性、特に短チャネル効果を良好
にすることができるが、この場合にはｐ型不純物層が高
抵抗層のポテンシャルを持ち上げ、上記の周波数変動の
副作用がより強く現われる。したがって、第２のアンド
ープ層の存在はこの場合に特に重要となる。
することによりＦＥＴ特性、特に短チャネル効果を良好
にすることができるが、この場合にはｐ型不純物層が高
抵抗層のポテンシャルを持ち上げ、上記の周波数変動の
副作用がより強く現われる。したがって、第２のアンド
ープ層の存在はこの場合に特に重要となる。
【００１４】また、高抵抗層が半絶縁性基板と接して形
成されている場合は、高電界ドメインの発生しやすい。
この原因は、高抵抗層と半絶縁性基板の界面の半絶縁性
基板側に、比較的電界強度が大きくかつ深い不純物準位
が存在するためと考えられる。この解決手段の一つとし
て、高抵抗層と半絶縁性基板の間に、第１のアンドープ
層を形成し、高抵抗層の下の深い不純物準位をなくす手
段がある。
成されている場合は、高電界ドメインの発生しやすい。
この原因は、高抵抗層と半絶縁性基板の界面の半絶縁性
基板側に、比較的電界強度が大きくかつ深い不純物準位
が存在するためと考えられる。この解決手段の一つとし
て、高抵抗層と半絶縁性基板の間に、第１のアンドープ
層を形成し、高抵抗層の下の深い不純物準位をなくす手
段がある。
【００１５】
実施例１ 以下本発明の実施例１を図１、図６、図７によって説明
する。図１はＨＩＧＦＥＴ(Heterostructure Insulated
-Gate FET)と呼ばれるタイプのＦＥＴおよび素子分離構
造の断面構造図、図６（ａ）〜（ｅ）はその製造工程を
示した断面構造図、図７は実施例１の効果を示す図であ
る。
する。図１はＨＩＧＦＥＴ(Heterostructure Insulated
-Gate FET)と呼ばれるタイプのＦＥＴおよび素子分離構
造の断面構造図、図６（ａ）〜（ｅ）はその製造工程を
示した断面構造図、図７は実施例１の効果を示す図であ
る。
【００１６】まずその製造工程を説明する。図６（ａ）
において半絶縁性ＧａＡｓ基板１上にＭＢＥ（分子線エ
ピタキシャル）法によってアンドープＧａＡｓバッファ
層２０、高抵抗ＡｌＧａＡｓ層２１、アンドープＧａＡ
ｓ層２２、ｐ型ＧａＡｓ層３、ｎ型ＧａＡｓ能動層４、
アンドープＡｌＧａＡｓ層５を連続的に順次成長する。
成長時の基板温度は層２０、２１が６００℃、層３ない
し５が５００℃にするのが好適であった。ここで各層の
厚さおよび不純物濃度は、表１に示すとおりである。半
絶縁性ＧａＡｓ基板１は通常ＥＬ２を１〜３×１０16/c
m3程度の濃度で形成したアンドープＬＥＣ(Liquid-Enca
psulated Czochralski)基板を用いるが、ＣｒドープＬ
ＥＣ基板としてもよい。またアンドープＡｌxＧａ1-xＡ
ｓ層５の組成比ｘは通常０．３を選ぶ。高抵抗ＡｌxＧ
ａ1-xＡｓ層の組成比ｘは０．１〜０．３とし、不純物
としては深いドナー準位となる酸素を用いる。
において半絶縁性ＧａＡｓ基板１上にＭＢＥ（分子線エ
ピタキシャル）法によってアンドープＧａＡｓバッファ
層２０、高抵抗ＡｌＧａＡｓ層２１、アンドープＧａＡ
ｓ層２２、ｐ型ＧａＡｓ層３、ｎ型ＧａＡｓ能動層４、
アンドープＡｌＧａＡｓ層５を連続的に順次成長する。
成長時の基板温度は層２０、２１が６００℃、層３ない
し５が５００℃にするのが好適であった。ここで各層の
厚さおよび不純物濃度は、表１に示すとおりである。半
絶縁性ＧａＡｓ基板１は通常ＥＬ２を１〜３×１０16/c
m3程度の濃度で形成したアンドープＬＥＣ(Liquid-Enca
psulated Czochralski)基板を用いるが、ＣｒドープＬ
ＥＣ基板としてもよい。またアンドープＡｌxＧａ1-xＡ
ｓ層５の組成比ｘは通常０．３を選ぶ。高抵抗ＡｌxＧ
ａ1-xＡｓ層の組成比ｘは０．１〜０．３とし、不純物
としては深いドナー準位となる酸素を用いる。
【００１７】
【表１】
【００１８】表１に示した各層はＭＯＣＶＤ（有機金属
化学気相成長）法によって形成しても良い。この場合ｐ
型ＧａＡｓ層３の不純物としては炭素を用いるのが好適
である。また高抵抗ＡｌＧａＡｓ層２１は酸素をドープ
した高抵抗ＧａＡｓ層としてもよい。
化学気相成長）法によって形成しても良い。この場合ｐ
型ＧａＡｓ層３の不純物としては炭素を用いるのが好適
である。また高抵抗ＡｌＧａＡｓ層２１は酸素をドープ
した高抵抗ＧａＡｓ層としてもよい。
【００１９】次に図６（ｂ）においてＦＥＴとなる部分
の領域をＳｉＯ2膜で覆い、それ以外の領域の半導体表
面をエッチングする。そのエッチ深さは２００ｎｍとす
る。次にＳｉＯ2膜を除去した後、厚さ６００ｎｍのＷ
Ｓｉx（タングステンシリサイド）膜をスパッタ法によ
り被着し、フォトリソグラフィーとドライエッチ加工を
行なって耐熱性ゲート電極７を形成する。ここでＳｉの
組成比xは０．４５とするのが適当であった。またソー
ス・ゲート間の抵抗を小さくするために、耐熱性ゲート
電極７を形成したあとにＳｉイオンを注入しても良い。
その場合のイオン注入条件は、加速エネルギー５０ｋｅ
Ｖ，ドーズ量１×１０14/cm2であり、７５０℃５分の熱
処理により活性化させる。
の領域をＳｉＯ2膜で覆い、それ以外の領域の半導体表
面をエッチングする。そのエッチ深さは２００ｎｍとす
る。次にＳｉＯ2膜を除去した後、厚さ６００ｎｍのＷ
Ｓｉx（タングステンシリサイド）膜をスパッタ法によ
り被着し、フォトリソグラフィーとドライエッチ加工を
行なって耐熱性ゲート電極７を形成する。ここでＳｉの
組成比xは０．４５とするのが適当であった。またソー
ス・ゲート間の抵抗を小さくするために、耐熱性ゲート
電極７を形成したあとにＳｉイオンを注入しても良い。
その場合のイオン注入条件は、加速エネルギー５０ｋｅ
Ｖ，ドーズ量１×１０14/cm2であり、７５０℃５分の熱
処理により活性化させる。
【００２０】次に図６（ｃ）においてプラズマＣＶＤ
(化学気相成長)法により厚さ１００ｎｍのＳｉＯＮ膜６
２を全面に堆積し、フォトリソグラフィーと反応性イオ
ンエッチング法によりＦＥＴのソース，ドレイン電極部
分のＳｉＯＮ膜をエッチングし、窓をあける。エッチン
グガスとしては通常ＣＦ4とＯ2ガスを用いる。その後さ
らに反応性イオンエッチング法により半導体表面を７０
ｎｍの深さまで削り、ＦＥＴのソース，ドレイン電極に
あたる部分のアンドープＡｌＧａＡｓ層５を除去する。
このときのエッチングガスにはＳｉＣｌ4を用いる。
(化学気相成長)法により厚さ１００ｎｍのＳｉＯＮ膜６
２を全面に堆積し、フォトリソグラフィーと反応性イオ
ンエッチング法によりＦＥＴのソース，ドレイン電極部
分のＳｉＯＮ膜をエッチングし、窓をあける。エッチン
グガスとしては通常ＣＦ4とＯ2ガスを用いる。その後さ
らに反応性イオンエッチング法により半導体表面を７０
ｎｍの深さまで削り、ＦＥＴのソース，ドレイン電極に
あたる部分のアンドープＡｌＧａＡｓ層５を除去する。
このときのエッチングガスにはＳｉＣｌ4を用いる。
【００２１】次に図６（ｄ）において窓のあいたＳｉＯ
Ｎ膜６２をマスクとして、ＭＯＣＶＤ（有機金属化学気
相成長）法により高濃度ｎ型選択成長層６０を成長す
る。この層６０はＳｉまたはＳｅを４×１０18/cm3の濃
度でドープした厚さ３２０ｎｍのＧａＡｓから成る。成
長時の温度は通常７００℃であり、原料ガスとしてはト
リメチルガリウムおよびアルシンを用いる。
Ｎ膜６２をマスクとして、ＭＯＣＶＤ（有機金属化学気
相成長）法により高濃度ｎ型選択成長層６０を成長す
る。この層６０はＳｉまたはＳｅを４×１０18/cm3の濃
度でドープした厚さ３２０ｎｍのＧａＡｓから成る。成
長時の温度は通常７００℃であり、原料ガスとしてはト
リメチルガリウムおよびアルシンを用いる。
【００２２】次に図６（ｅ）においてフォトリソグラフ
ィーと反応性イオンエッチング法によりＳｉＯＮ膜６
２，ｐ型ＧａＡｓ層３，アンドープＧａＡｓ層２２およ
び高抵抗ＡｌＧａＡｓ層２１をエッチし、素子分離溝９
を形成する。この素子分離溝９の幅は１μｍ、深さは
０．５μｍとし、ＦＥＴの周囲を囲むように形成する。
特に素子分離溝９の加工において反応性イオンエッチン
グ法を用い、エッチングガスとしてＳｉＣｌ4、マイク
ロ波放電パワー密度１．５４ｋＷ／ｍ2、圧力４４ｍＰ
ａの条件で加工を行なうと、深さ０．５μｍの溝を形成
してもそのサイドエッチ量を０．２μｍ以下に抑えるこ
とができ、素子分離溝９の形状を極めて良好にできる。
ィーと反応性イオンエッチング法によりＳｉＯＮ膜６
２，ｐ型ＧａＡｓ層３，アンドープＧａＡｓ層２２およ
び高抵抗ＡｌＧａＡｓ層２１をエッチし、素子分離溝９
を形成する。この素子分離溝９の幅は１μｍ、深さは
０．５μｍとし、ＦＥＴの周囲を囲むように形成する。
特に素子分離溝９の加工において反応性イオンエッチン
グ法を用い、エッチングガスとしてＳｉＣｌ4、マイク
ロ波放電パワー密度１．５４ｋＷ／ｍ2、圧力４４ｍＰ
ａの条件で加工を行なうと、深さ０．５μｍの溝を形成
してもそのサイドエッチ量を０．２μｍ以下に抑えるこ
とができ、素子分離溝９の形状を極めて良好にできる。
【００２３】このあと高濃度ｎ型選択成長層６０の上に
リフトオフ法によりオーミック電極８を形成し、さらに
半絶縁性ＧａＡｓ基板１の裏側にオーミック接続する裏
面電極２８を被着することにより図１に示すような電界
効果トランジスタおよび素子分離構造ができあがる。そ
の後オーミック電極８および耐熱性ゲート電極７の上に
配線を行なって、集積回路が完成する。
リフトオフ法によりオーミック電極８を形成し、さらに
半絶縁性ＧａＡｓ基板１の裏側にオーミック接続する裏
面電極２８を被着することにより図１に示すような電界
効果トランジスタおよび素子分離構造ができあがる。そ
の後オーミック電極８および耐熱性ゲート電極７の上に
配線を行なって、集積回路が完成する。
【００２４】図７により本実施例の効果を説明する。図
７は隣接したＦＥＴのドレイン電流を測定したグラフで
ある。基板裏面電極は０Ｖ，一方のＦＥＴのソース電位
は−８Ｖ，注目したＦＥＴのソース電位は−１Ｖ，ＦＥ
Ｔ間の間隔は１０μｍである。従来のＦＥＴ構造では１
００μＡ以上の振幅でドレイン電流が振動していたのに
対して、本実施例１のＦＥＴ構造ではドレイン電流は一
定値を示し、低周波振動を完全に抑圧することができた
ことが示されている。
７は隣接したＦＥＴのドレイン電流を測定したグラフで
ある。基板裏面電極は０Ｖ，一方のＦＥＴのソース電位
は−８Ｖ，注目したＦＥＴのソース電位は−１Ｖ，ＦＥ
Ｔ間の間隔は１０μｍである。従来のＦＥＴ構造では１
００μＡ以上の振幅でドレイン電流が振動していたのに
対して、本実施例１のＦＥＴ構造ではドレイン電流は一
定値を示し、低周波振動を完全に抑圧することができた
ことが示されている。
【００２５】このように本実施例１によれば、ＦＥＴと
基板間の微小電流の振動を防止することにより隣接する
ＦＥＴのドレイン電流の低周波振動を抑圧することがで
きる。また本実施例１によればＦＥＴ間の電気的な分離
効果も良好であり、素子間隔を１０μｍ以下と非常に小
さくすることができ、配線のＬ，Ｃによる帯域劣化が少
なく高速性に優れた集積回路を実現できる。また本実施
例１では高抵抗層に酸素と結合しやすいＡｌＧａＡｓ層
を用いたため、酸素を高抵抗層となる層へ選択的に混入
することが容易に実現できる。
基板間の微小電流の振動を防止することにより隣接する
ＦＥＴのドレイン電流の低周波振動を抑圧することがで
きる。また本実施例１によればＦＥＴ間の電気的な分離
効果も良好であり、素子間隔を１０μｍ以下と非常に小
さくすることができ、配線のＬ，Ｃによる帯域劣化が少
なく高速性に優れた集積回路を実現できる。また本実施
例１では高抵抗層に酸素と結合しやすいＡｌＧａＡｓ層
を用いたため、酸素を高抵抗層となる層へ選択的に混入
することが容易に実現できる。
【００２６】本実施例１においてＦＥＴの種類をＨＩＧ
ＦＥＴとしたが、これらはもちろんＭＥＳＦＥＴ(MEtal
-Semiconductor Field Effect Transistor)あるいはＨ
ＥＭＴ(High-Electron Mobility Transistor)であって
も良い。
ＦＥＴとしたが、これらはもちろんＭＥＳＦＥＴ(MEtal
-Semiconductor Field Effect Transistor)あるいはＨ
ＥＭＴ(High-Electron Mobility Transistor)であって
も良い。
【００２７】また本実施例１において、高抵抗AlxGa1-x
As層５１の組成比xを0.3〜0.45とし、不純物として酸素
に換えシリコンを用い、これを１×１０15／cm3ドープ
しても良い。この場合にはシリコンが深いドナー準位で
あるDXセンターを形成し、高電界を緩和できる。
As層５１の組成比xを0.3〜0.45とし、不純物として酸素
に換えシリコンを用い、これを１×１０15／cm3ドープ
しても良い。この場合にはシリコンが深いドナー準位で
あるDXセンターを形成し、高電界を緩和できる。
【００２８】実施例２ 次に本発明の実施例２を図８によって説明する。図８は
電界効果トランジスタおよび素子分離構造の断面構造図
である。実施例１との違いは、ＧａＡｓ基板に代えてＩ
ｎＰ基板上にＨＩＧＦＥＴを形成した点にある。半絶縁
性ＩｎＰ基板１０１はＦｅをドープしたＬＥＣ基板を用
いた。半絶縁性ＩｎＰ基板１０１上にＭＢＥ法により形
成した層の厚さおよび不純物濃度は表２に示すとおりで
ある。この表の中でＩｎxＧａ1-xＡｓの組成比xは０．
５３、ＩｎyＡ1-yｌＡｓの組成比yは０．５２とし、そ
れぞれＩｎＰ基板に格子整合させた。また高濃度ｎ型選
択成長層１６０は、ＧａＡｓに代えＩｎＧａＡｓで形成
した。
電界効果トランジスタおよび素子分離構造の断面構造図
である。実施例１との違いは、ＧａＡｓ基板に代えてＩ
ｎＰ基板上にＨＩＧＦＥＴを形成した点にある。半絶縁
性ＩｎＰ基板１０１はＦｅをドープしたＬＥＣ基板を用
いた。半絶縁性ＩｎＰ基板１０１上にＭＢＥ法により形
成した層の厚さおよび不純物濃度は表２に示すとおりで
ある。この表の中でＩｎxＧａ1-xＡｓの組成比xは０．
５３、ＩｎyＡ1-yｌＡｓの組成比yは０．５２とし、そ
れぞれＩｎＰ基板に格子整合させた。また高濃度ｎ型選
択成長層１６０は、ＧａＡｓに代えＩｎＧａＡｓで形成
した。
【００２９】
【表２】
【００３０】本実施例２によればＨＩＧＦＥＴの低周波
振動現象を抑制できると共に、ＨＩＧＦＥＴの遮断周波
数および最大発振周波数を著しく向上でき、集積回路の
帯域を向上することができる。
振動現象を抑制できると共に、ＨＩＧＦＥＴの遮断周波
数および最大発振周波数を著しく向上でき、集積回路の
帯域を向上することができる。
【００３１】実施例３ 次に本発明の実施例３を図９によって説明する。図９は
電界効果トランジスタおよび素子分離構造の断面構造図
である。実施例１との違いは高抵抗ＡｌＧａＡｓ層の代
わりにＯイオン注入層８１を形成した点と、ＨＩＧＦＥ
Ｔに代わってＭＥＳＦＥＴを形成した点である。高抵抗
層であるＯイオン注入層８１は、半絶縁性基板１上にＭ
ＯＣＶＤ法によって形成したアンドープＧａＡｓ層８０
上に酸素イオンを１００ｋ〜２００ｋｅＶ，ドーズ量１
×１０12/cm2程度の条件で注入することにより作製し
た。その後アンドープＧａＡｓバッファ層８２、ｐ型Ｇ
ａＡｓ層８３、ｎ型ＧａＡｓ能動層８４をＭＯＣＶＤ法
によって形成した。
電界効果トランジスタおよび素子分離構造の断面構造図
である。実施例１との違いは高抵抗ＡｌＧａＡｓ層の代
わりにＯイオン注入層８１を形成した点と、ＨＩＧＦＥ
Ｔに代わってＭＥＳＦＥＴを形成した点である。高抵抗
層であるＯイオン注入層８１は、半絶縁性基板１上にＭ
ＯＣＶＤ法によって形成したアンドープＧａＡｓ層８０
上に酸素イオンを１００ｋ〜２００ｋｅＶ，ドーズ量１
×１０12/cm2程度の条件で注入することにより作製し
た。その後アンドープＧａＡｓバッファ層８２、ｐ型Ｇ
ａＡｓ層８３、ｎ型ＧａＡｓ能動層８４をＭＯＣＶＤ法
によって形成した。
【００３２】本実施例３によればフォトリソグラフィー
を用いて高抵抗層であるＯイオン注入層８１の位置を制
御でき、低周波振動対策を選択的に適用することができ
る。
を用いて高抵抗層であるＯイオン注入層８１の位置を制
御でき、低周波振動対策を選択的に適用することができ
る。
【００３３】
【発明の効果】本発明によれば、電界効果トランジスタ
およびその集積回路における低周波振動を抑圧でき、超
高速動作に適した化合物半導体集積回路を提供すること
ができる。
およびその集積回路における低周波振動を抑圧でき、超
高速動作に適した化合物半導体集積回路を提供すること
ができる。
【図１】本発明の実施例１の電界効果トランジスタおよ
び素子分離構造の断面構造図である。
び素子分離構造の断面構造図である。
【図２】従来の電界効果トランジスタおよび素子分離構
造の断面構造図である。
造の断面構造図である。
【図３】従来の電界効果トランジスタおよび素子分離構
造の断面構造図である。
造の断面構造図である。
【図４】本発明の効果を示した電界効果トランジスタ下
部のポテンシャル分布図である。
部のポテンシャル分布図である。
【図５】本発明の効果を示した出力抵抗の周波数変動の
アンドープ層膜厚依存性を示す図である。
アンドープ層膜厚依存性を示す図である。
【図６】図６（ａ）乃至図６（ｅ）は本発明の実施例１
の電界効果トランジスタおよび素子分離構造の製造工程
図である。
の電界効果トランジスタおよび素子分離構造の製造工程
図である。
【図７】本発明の実施例１の効果を示す図である。
【図８】本発明の実施例２の電界効果トランジスタおよ
び素子分離構造の断面構造図である。
び素子分離構造の断面構造図である。
【図９】本発明の実施例３の電界効果トランジスタおよ
び素子分離構造の断面構造図である。
び素子分離構造の断面構造図である。
【図１０】従来の電界効果トランジスタおよび素子分離
構造の断面構造図である。
構造の断面構造図である。
１…半絶縁性ＧａＡｓ基板、３…ｐ型ＧａＡｓ層、４…
ｎ型ＧａＡｓ能動層、５…アンドープＡｌＧａＡｓ層、
７…耐熱性ゲート電極、８…オーミック電極、９…素子
分離溝、２０…アンドープＧａＡｓバッファ層、２１…
高抵抗ＡｌＧａＡｓ層、２２…アンドープＧａＡｓ層、
２８…裏面電極、３１…半絶縁性ＧａＡｓ基板、３２…
アンドープＧａＡｓ層、３３…ｎ型ＡｌＧａＡｓ電子供
給層、３４…ｎ型ＧａＡｓコンタクト層、３５…オーミ
ック電極、３７…ゲート電極、３８…素子分離帯、３９
…不活性帯、４１…半絶縁性基板、４２…アンドープＡ
ｌＧａＡｓへテロ接合バッファ層、４３…アンドープＧ
ａＡｓ層、４４…ヘテロ接合界面、４５…オーミック電
極、４６…素子分離溝、４７…オーミック電極、４８…
オーミック電極、４９…ゲート電極、６０…高濃度ｎ型
選択成長層、６２…ＳｉＯＮ膜、８０…アンドープＧａ
Ａｓ層、８１…Ｏイオン注入層、８２…アンドープＧａ
Ａｓバッファ層、８３…ｐ型ＧａＡｓ層、８４…ｎ型Ｇ
ａＡｓ能動層、１０１…半絶縁性ＩｎＰ基板、１０３…
ｐ型ＩｎＧａＡｓ層、１０４…ｎ型ＩｎＧａＡｓ能動
層、１０５…アンドープＩｎＡｌＡｓ層、１０６…アン
ドープＩｎＧａＡｓ層、１０７…耐熱性ゲート電極、１
０８…オーミック電極、１２０…アンドープＩｎＡｌＡ
ｓバッファ層、１２１…高抵抗ＩｎＡｌＡｓ、１２８…
基板裏面電極、１２２…アンドープＩｎＡｌＡｓ層、１
６０…高濃度ｎ型選択成長層、Ｔ１〜Ｔ３…ＦＥＴ（Ｈ
ＥＭＴ）、２０１…半絶縁性GaAs基板、２０２…n型GaA
s能動層、２０３…高濃度n型GaAsコンタクト層、２０４
…オーミック電極、２０５…ゲート電極、２０６…ゲー
ト電極のパッド、２０７…素子分離溝、２０８…基板裏
面電極。
ｎ型ＧａＡｓ能動層、５…アンドープＡｌＧａＡｓ層、
７…耐熱性ゲート電極、８…オーミック電極、９…素子
分離溝、２０…アンドープＧａＡｓバッファ層、２１…
高抵抗ＡｌＧａＡｓ層、２２…アンドープＧａＡｓ層、
２８…裏面電極、３１…半絶縁性ＧａＡｓ基板、３２…
アンドープＧａＡｓ層、３３…ｎ型ＡｌＧａＡｓ電子供
給層、３４…ｎ型ＧａＡｓコンタクト層、３５…オーミ
ック電極、３７…ゲート電極、３８…素子分離帯、３９
…不活性帯、４１…半絶縁性基板、４２…アンドープＡ
ｌＧａＡｓへテロ接合バッファ層、４３…アンドープＧ
ａＡｓ層、４４…ヘテロ接合界面、４５…オーミック電
極、４６…素子分離溝、４７…オーミック電極、４８…
オーミック電極、４９…ゲート電極、６０…高濃度ｎ型
選択成長層、６２…ＳｉＯＮ膜、８０…アンドープＧａ
Ａｓ層、８１…Ｏイオン注入層、８２…アンドープＧａ
Ａｓバッファ層、８３…ｐ型ＧａＡｓ層、８４…ｎ型Ｇ
ａＡｓ能動層、１０１…半絶縁性ＩｎＰ基板、１０３…
ｐ型ＩｎＧａＡｓ層、１０４…ｎ型ＩｎＧａＡｓ能動
層、１０５…アンドープＩｎＡｌＡｓ層、１０６…アン
ドープＩｎＧａＡｓ層、１０７…耐熱性ゲート電極、１
０８…オーミック電極、１２０…アンドープＩｎＡｌＡ
ｓバッファ層、１２１…高抵抗ＩｎＡｌＡｓ、１２８…
基板裏面電極、１２２…アンドープＩｎＡｌＡｓ層、１
６０…高濃度ｎ型選択成長層、Ｔ１〜Ｔ３…ＦＥＴ（Ｈ
ＥＭＴ）、２０１…半絶縁性GaAs基板、２０２…n型GaA
s能動層、２０３…高濃度n型GaAsコンタクト層、２０４
…オーミック電極、２０５…ゲート電極、２０６…ゲー
ト電極のパッド、２０７…素子分離溝、２０８…基板裏
面電極。
Claims (7)
- 【請求項１】半絶縁性基板上に形成した複数個の電界効
果トランジスタを有する化合物半導体集積回路におい
て、上記半絶縁性基板と上記電界効果トランジスタとの
間に上記半絶縁性基板側から順に、深いドナー準位を形
成する物質を不純物として添加した高抵抗層、第２のア
ンドープ半導体層が形成されていることを特徴とする化
合物半導体集積回路。 - 【請求項２】上記半絶縁性基板と上記高抵抗層との間に
第１のアンドープ層が形成されている請求項１記載の化
合物半導体集積回路。 - 【請求項３】上記化合物半導体集積回路の動作状態にお
ける上記電界効果トランジスタと上記半絶縁性基板の裏
面電極との最大電位差は7V以上であり、かつ該動作状態
において該半絶縁性基板中の最大電界強度を200V/cm以
下にした請求項１又は２に記載の化合物半導体集積回
路。 - 【請求項４】上記第２のアンドープ層と上記電界効果ト
ランジスタとの間にｐ型不純物層が形成されている請求
項１乃至３のいずれか一項に記載の化合物半導体集積回
路。 - 【請求項５】上記半絶縁性基板がＧａＡｓからなり、上
記深いドナー準位を形成する物質が酸素であり、上記高
抵抗層がＡｌＧａＡｓからなり、上記第１および第２の
アンドープ層がＧａＡｓからなる請求項１乃至４のいず
れか一項に記載の化合物半導体集積回路。 - 【請求項６】上記半絶縁性基板がＩｎＰからなり、上記
深いドナー準位を形成する物質が酸素である請求項１乃
至４のいずれか一項に記載の化合物半導体集積回路。 - 【請求項７】上記半絶縁性基板にＧａＡｓを用い、上記
深いドナー準位の形成は酸素のイオン注入により行う請
求項１乃至４のいずれか一項に記載の化合物半導体集積
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046719A JPH07263644A (ja) | 1994-03-17 | 1994-03-17 | 化合物半導体集積回路 |
| KR1019950004674A KR100329682B1 (ko) | 1994-03-17 | 1995-03-08 | 화합물반도체집적회로 |
| US08/798,450 US5739559A (en) | 1994-03-17 | 1997-02-10 | Compound semiconductor integrated circuit with a particular high resistance layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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