JP3092298B2 - 化合物半導体集積回路および光再生中継器 - Google Patents
化合物半導体集積回路および光再生中継器Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は超高速性を有する電界効
果トランジスタ（ＦＥＴ）を用いた化合物半導体集積回
路にかかり、特にその高速性を高めるのに好適な素子分
離構造を持つ化合物半導体集積回路に関する。
果トランジスタ（ＦＥＴ）を用いた化合物半導体集積回
路にかかり、特にその高速性を高めるのに好適な素子分
離構造を持つ化合物半導体集積回路に関する。
【０００２】
【従来の技術】従来のＦＥＴを用いた化合物半導体集積
回路は、たとえば特開平２−４９４６５号公報において
論じられている。その化合物半導体集積回路は図３に示
すように、隣接したＦＥＴ（Ｔ１，Ｔ２，Ｔ３）の間に
半絶縁性ＧａＡｓ基板３１まで達する素子分離帯３９を
設け、ＦＥＴ間の電気的分離、特にサイドゲート効果を
改善していた。図３においてＴ１，Ｔ２，Ｔ３はＨＥＭ
Ｔと呼ばれる型のＦＥＴ、３２はアンドープＧａＡｓバ
ッファ層、３３はｎ型ＡｌＧａＡｓ電子供給層、３４は
ｎ型ＧａＡｓコンタクト層、３５はオーミック電極、３
７はゲート電極、３８は基板３１まで達しない素子分離
帯である。
回路は、たとえば特開平２−４９４６５号公報において
論じられている。その化合物半導体集積回路は図３に示
すように、隣接したＦＥＴ（Ｔ１，Ｔ２，Ｔ３）の間に
半絶縁性ＧａＡｓ基板３１まで達する素子分離帯３９を
設け、ＦＥＴ間の電気的分離、特にサイドゲート効果を
改善していた。図３においてＴ１，Ｔ２，Ｔ３はＨＥＭ
Ｔと呼ばれる型のＦＥＴ、３２はアンドープＧａＡｓバ
ッファ層、３３はｎ型ＡｌＧａＡｓ電子供給層、３４は
ｎ型ＧａＡｓコンタクト層、３５はオーミック電極、３
７はゲート電極、３８は基板３１まで達しない素子分離
帯である。
【０００３】また他の従来例としては、たとえば特開平
３−８７０４４において論じられている。その化合物半
導体集積回路は図４に示すように、ＧａＡｓＦＥＴの下
部に厚さ１０００ÅのＡｌＧａＡｓからなるヘテロ接合
バッファ層４２と、隣接するＦＥＴの間にヘテロ接合界
面４４まで達する素子間分離溝４６を設けることにより
ＦＥＴの電気的分離、特にサイドゲート効果を改善して
いた。図４において４１は半絶縁性ＧａＡｓ基板、４３
はＧａＡｓ層、４５はオーミック電極、４７，４８はオ
ーミック電極、４９はゲート電極である。
３−８７０４４において論じられている。その化合物半
導体集積回路は図４に示すように、ＧａＡｓＦＥＴの下
部に厚さ１０００ÅのＡｌＧａＡｓからなるヘテロ接合
バッファ層４２と、隣接するＦＥＴの間にヘテロ接合界
面４４まで達する素子間分離溝４６を設けることにより
ＦＥＴの電気的分離、特にサイドゲート効果を改善して
いた。図４において４１は半絶縁性ＧａＡｓ基板、４３
はＧａＡｓ層、４５はオーミック電極、４７，４８はオ
ーミック電極、４９はゲート電極である。
【０００４】
【発明が解決しようとする課題】化合物半導体を用いた
ＦＥＴによって利得の高い増幅回路を作り上げる場合、
サイドゲート効果の抑制と共に、低周波振動と呼ばれる
現象を抑制することが重要である。この低周波振動とい
う現象は入力信号がない場合でも集積回路内のＦＥＴに
流れる電流が定常的に自己発振してしまう現象であり、
その周波数が室温で数Ｈｚ程度と非常に低いことから”
低周波振動”と呼ばれている。上記従来技術では低周波
振動に対する抑制効果が不完全であり、従来技術による
集積回路では異常な動作をするという問題があった。例
えば利得５０ｄＢのリミット増幅器を作った場合、集積
回路内で生じた低周波振動が増幅され、出力振幅を飽和
する大きさの低周波振動ノイズが生じる不良が多発し
た。
ＦＥＴによって利得の高い増幅回路を作り上げる場合、
サイドゲート効果の抑制と共に、低周波振動と呼ばれる
現象を抑制することが重要である。この低周波振動とい
う現象は入力信号がない場合でも集積回路内のＦＥＴに
流れる電流が定常的に自己発振してしまう現象であり、
その周波数が室温で数Ｈｚ程度と非常に低いことから”
低周波振動”と呼ばれている。上記従来技術では低周波
振動に対する抑制効果が不完全であり、従来技術による
集積回路では異常な動作をするという問題があった。例
えば利得５０ｄＢのリミット増幅器を作った場合、集積
回路内で生じた低周波振動が増幅され、出力振幅を飽和
する大きさの低周波振動ノイズが生じる不良が多発し
た。
【０００５】本発明の目的は、低周波振動を低減できる
素子分離構造を提案し、超高速動作に最適な化合物半導
体集積回路およびその集積回路を用いた光再生中継器を
提供することにある。
素子分離構造を提案し、超高速動作に最適な化合物半導
体集積回路およびその集積回路を用いた光再生中継器を
提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、まず隣接した電界効果トランジスタの間の半導体表
面に孤立半導体層を選択成長によって形成し、さらに半
絶縁性基板まで達する深さの素子分離溝を形成した。
に、まず隣接した電界効果トランジスタの間の半導体表
面に孤立半導体層を選択成長によって形成し、さらに半
絶縁性基板まで達する深さの素子分離溝を形成した。
【０００７】
【作用】我々は低周波振動のメカニズムについて解析を
行ない、次のような結果が得られた。まず基板裏面電極
に対して基板表面の素子に負の（直流）電圧を印加して
ゆくと、ある電圧に達したとき基板電極と素子の間を流
れる電流が０．４Ｈｚ〜５Ｈｚという低周波で振動し始
める。その電流の大きさは６００μｍの厚さの半絶縁性
ＧａＡｓ基板を用いた場合、数ｎＡ程度であり、振動振
幅も１ｎＡ以下と非常に小さい。この現象は半絶縁性Ｇ
ａＡｓ基板が深い準位により負性抵抗を持ち、素子から
基板電極に向けて高電界ドメインが走行するためと理解
されている。
行ない、次のような結果が得られた。まず基板裏面電極
に対して基板表面の素子に負の（直流）電圧を印加して
ゆくと、ある電圧に達したとき基板電極と素子の間を流
れる電流が０．４Ｈｚ〜５Ｈｚという低周波で振動し始
める。その電流の大きさは６００μｍの厚さの半絶縁性
ＧａＡｓ基板を用いた場合、数ｎＡ程度であり、振動振
幅も１ｎＡ以下と非常に小さい。この現象は半絶縁性Ｇ
ａＡｓ基板が深い準位により負性抵抗を持ち、素子から
基板電極に向けて高電界ドメインが走行するためと理解
されている。
【０００８】ところがその素子に隣接してＦＥＴがある
場合は、従来の素子分離技術では、素子と基板電極の間
に走行する高電界ドメインがＦＥＴのチャネル下部の電
位を変動し、ＦＥＴのドレイン電流に大きな影響を及ぼ
す。例えば４０μｍの距離をへだてて隣接するゲート幅
５０μｍのＦＥＴのドレイン電流に現われる振動振幅は
１００μＡ以上におよび、この大きな電流振動が回路動
作に重大な支障を与えている。
場合は、従来の素子分離技術では、素子と基板電極の間
に走行する高電界ドメインがＦＥＴのチャネル下部の電
位を変動し、ＦＥＴのドレイン電流に大きな影響を及ぼ
す。例えば４０μｍの距離をへだてて隣接するゲート幅
５０μｍのＦＥＴのドレイン電流に現われる振動振幅は
１００μＡ以上におよび、この大きな電流振動が回路動
作に重大な支障を与えている。
【０００９】つまり、素子と基板間の微小電流が振動す
る現象を抑制すれば、ＦＥＴのドレイン電流の振動を回
避し、集積回路としたときの低周波振動を抑制すること
ができる。
る現象を抑制すれば、ＦＥＴのドレイン電流の振動を回
避し、集積回路としたときの低周波振動を抑制すること
ができる。
【００１０】図５は本発明の効果を示したグラフであ
る。縦軸には基板裏面電極と基板表面の素子の間に−１
０Ｖを印加した時の電流の振動振幅、横軸には素子分離
溝の深さを示した。横軸において素子分離溝は深さ０．
４μｍで半絶縁性基板に達する。孤立半導体層を形成し
ない従来構造では、ＦＥＴ間に素子分離溝を設け、その
分離溝の深さを深くしても低周波振動に対する改善効果
は見られていない。ところが、素子の周辺に孤立半導体
層を配した構造では０．４μｍ以上すなわち半絶縁性基
板に達する深さ以上に深くすると、振動振幅は０．２ｎ
Ａ以下に低減し、低周波振動が著しく改善できることが
わかる。本発明ではこのように素子と基板の間の微小電
流の振動が抑制されるので、隣接するＦＥＴのドレイン
電流も振動せず、回路動作にも振動ノイズは現われなか
った。
る。縦軸には基板裏面電極と基板表面の素子の間に−１
０Ｖを印加した時の電流の振動振幅、横軸には素子分離
溝の深さを示した。横軸において素子分離溝は深さ０．
４μｍで半絶縁性基板に達する。孤立半導体層を形成し
ない従来構造では、ＦＥＴ間に素子分離溝を設け、その
分離溝の深さを深くしても低周波振動に対する改善効果
は見られていない。ところが、素子の周辺に孤立半導体
層を配した構造では０．４μｍ以上すなわち半絶縁性基
板に達する深さ以上に深くすると、振動振幅は０．２ｎ
Ａ以下に低減し、低周波振動が著しく改善できることが
わかる。本発明ではこのように素子と基板の間の微小電
流の振動が抑制されるので、隣接するＦＥＴのドレイン
電流も振動せず、回路動作にも振動ノイズは現われなか
った。
【００１１】
【実施例】以下本発明の実施例１を図１，図２，図６に
よって説明する。図１は素子分離構造の平面図、図２は
ＨＩＧＦＥＴ(Heterostructure Insulated-Gate FET)と
呼ばれるタイプのＦＥＴと素子分離構造の断面構造図、
図６（ａ）〜（ｃ）はその製造工程を示した断面構造図
である。
よって説明する。図１は素子分離構造の平面図、図２は
ＨＩＧＦＥＴ(Heterostructure Insulated-Gate FET)と
呼ばれるタイプのＦＥＴと素子分離構造の断面構造図、
図６（ａ）〜（ｃ）はその製造工程を示した断面構造図
である。
【００１２】まずその製造工程を説明する。図６（ａ）
において半絶縁性ＧａＡｓ基板１上にＭＢＥ（分子線エ
ピタキシャル）法によってアンドープＧａＡｓバッファ
層２、ｐ型ＧａＡｓ層３、ｎ型ＧａＡｓ能動層４、アン
ドープＡｌＧａＡｓ層５を連続的に順次成長する。成長
時の基板温度は約５１０℃が好適であった。ここで各層
の厚さおよび不純物濃度は、表１に示すとおりである。
半絶縁性ＧａＡｓ基板１は通常アンドープＬＥＣ基板ま
たはＣｒドープＬＥＣ基板を用いる。またアンドープＡ
ｌＧａＡｓ層５の組成比は通常Ａｌ0.3 Ｇａ0.7 Ａｓを
選ぶ。
において半絶縁性ＧａＡｓ基板１上にＭＢＥ（分子線エ
ピタキシャル）法によってアンドープＧａＡｓバッファ
層２、ｐ型ＧａＡｓ層３、ｎ型ＧａＡｓ能動層４、アン
ドープＡｌＧａＡｓ層５を連続的に順次成長する。成長
時の基板温度は約５１０℃が好適であった。ここで各層
の厚さおよび不純物濃度は、表１に示すとおりである。
半絶縁性ＧａＡｓ基板１は通常アンドープＬＥＣ基板ま
たはＣｒドープＬＥＣ基板を用いる。またアンドープＡ
ｌＧａＡｓ層５の組成比は通常Ａｌ0.3 Ｇａ0.7 Ａｓを
選ぶ。
【００１３】
【表１】 ─────────────────────────────────── 層名 成長膜厚(nm) 不純物濃度(1/cm3) 不純物 ─────────────────────────────────── アンドープＡｌＧａＡｓ層５ ２４ − − ｎ型ＧａＡｓ能動層４ １５ ３．６Ｅ１８ Ｓｉ ｐ型ＧａＡｓ層３ ３００ ３．０Ｅ１６ Ｂｅ アンドープＧａＡｓバッファ層２ ３００ − − ─────────────────────────────────── 次に図６（ｂ）においてＦＥＴとなる部分の領域をＳｉ
Ｏ２膜で覆い、ウエットエッチ液を用いてそれ以外の領
域の半導体表面をエッチングする。そのエッチング深さ
は２００ｎｍとする。次にＳｉＯ２膜を除去したのち、
厚さ６００ｎｍのＷＳｉｘ（タングステンシリサイド）
膜をスパッタ法により被着し、フォトリソグラフィーと
ドライエッチ加工を行なって耐熱性ゲート電極７を形成
する。ここでＳｉの組成比ｘは０．４５とするのが適当
であった。またソース−ゲート間の抵抗を小さくするた
めに、耐熱性ゲート電極７を形成したあとにＳｉをイオ
ン注入する場合もある。その場合のイオン注入条件は、
加速エネルギー４０ｋｅＶ，ドーズ量１×１０14/cm2で
ある。
Ｏ２膜で覆い、ウエットエッチ液を用いてそれ以外の領
域の半導体表面をエッチングする。そのエッチング深さ
は２００ｎｍとする。次にＳｉＯ２膜を除去したのち、
厚さ６００ｎｍのＷＳｉｘ（タングステンシリサイド）
膜をスパッタ法により被着し、フォトリソグラフィーと
ドライエッチ加工を行なって耐熱性ゲート電極７を形成
する。ここでＳｉの組成比ｘは０．４５とするのが適当
であった。またソース−ゲート間の抵抗を小さくするた
めに、耐熱性ゲート電極７を形成したあとにＳｉをイオ
ン注入する場合もある。その場合のイオン注入条件は、
加速エネルギー４０ｋｅＶ，ドーズ量１×１０14/cm2で
ある。
【００１４】次に図６（ｃ）においてプラズマＣＶＤ法
により厚さ１００ｎｍのＳｉＯＮ膜６２を全面に堆積
し、フォトリソグラフィーと反応性イオンエッチング法
によりＦＥＴのソース，ドレイン電極部分と、孤立半導
体層を形成する部分のＳｉＯＮ膜をエッチングし、窓を
あける。エッチングガスとしては通常ＣＦ４とＯ２ガス
を用いる。その後さらに反応性イオンエッチング法によ
り半導体表面を７０ｎｍの深さまでエッチングし、ＦＥ
Ｔのソース，ドレイン電極にあたる部分のアンドープＡ
ｌＧａＡｓ層５を除去する。この時のエッチングガスに
はＳｉＣｌ４を用いる。
により厚さ１００ｎｍのＳｉＯＮ膜６２を全面に堆積
し、フォトリソグラフィーと反応性イオンエッチング法
によりＦＥＴのソース，ドレイン電極部分と、孤立半導
体層を形成する部分のＳｉＯＮ膜をエッチングし、窓を
あける。エッチングガスとしては通常ＣＦ４とＯ２ガス
を用いる。その後さらに反応性イオンエッチング法によ
り半導体表面を７０ｎｍの深さまでエッチングし、ＦＥ
Ｔのソース，ドレイン電極にあたる部分のアンドープＡ
ｌＧａＡｓ層５を除去する。この時のエッチングガスに
はＳｉＣｌ４を用いる。
【００１５】次に図６（ｄ）において窓の開いたＳｉＯ
Ｎ膜６２をマスクとして、ＭＯＣＶＤ（有機金属熱分
解）法により高濃度ｎ型選択成長層６０および高濃度ｎ
型孤立半導体層６１を同時に成長する。成長時の温度は
通常７００℃とし、原料ガスとしてはトリメチルガリウ
ムとアルシンを用いる。該層６０および６１はＳｉまた
はＳｅを４×１０18/cm3の濃度でドープした厚さ３２０
ｎｍのＧａＡｓから成る。高濃度ｎ型孤立半導体層６１
の形状は図１に示すように一辺が７μｍの正方形とし、
３μｍの間隔で等間隔に並べる。
Ｎ膜６２をマスクとして、ＭＯＣＶＤ（有機金属熱分
解）法により高濃度ｎ型選択成長層６０および高濃度ｎ
型孤立半導体層６１を同時に成長する。成長時の温度は
通常７００℃とし、原料ガスとしてはトリメチルガリウ
ムとアルシンを用いる。該層６０および６１はＳｉまた
はＳｅを４×１０18/cm3の濃度でドープした厚さ３２０
ｎｍのＧａＡｓから成る。高濃度ｎ型孤立半導体層６１
の形状は図１に示すように一辺が７μｍの正方形とし、
３μｍの間隔で等間隔に並べる。
【００１６】次に図６（ｅ）においてフォトリソグラフ
ィーと反応性イオンエッチング法によりＳｉＯＮ膜６
２，ｐ型ＧａＡｓ層３およびアンドープＧａＡｓバッフ
ァ層２をエッチングし、半絶縁性基板１まで達する深さ
の素子分離溝９を形成する。該溝９の幅は１μｍ、深さ
は０．５μｍとし、半絶縁性ＧａＡｓ基板１に到達させ
る。該溝９の形状は図１に示すように、各ＦＥＴの周囲
を囲むようにする。そして上記高濃度ｎ型孤立半導体層
６１は該溝９の周囲を囲むような配置となる。特に該溝
９の加工において、ＥＣＲと呼ばれる反応イオンエッチ
ング法を用い、エッチングガスとしてＳｉＣｌ4 、マイ
クロ波放電パワー密度１．５４ｋＷ／ｍ2、圧力４４ｍ
Ｐａの条件で加工を行なうと、深さ０．５μｍの溝を形
成してもそのサイドエッチ量を０．２μｍ以下に抑える
ことができ、該溝９の加工形状を極めて良好にできる。
ィーと反応性イオンエッチング法によりＳｉＯＮ膜６
２，ｐ型ＧａＡｓ層３およびアンドープＧａＡｓバッフ
ァ層２をエッチングし、半絶縁性基板１まで達する深さ
の素子分離溝９を形成する。該溝９の幅は１μｍ、深さ
は０．５μｍとし、半絶縁性ＧａＡｓ基板１に到達させ
る。該溝９の形状は図１に示すように、各ＦＥＴの周囲
を囲むようにする。そして上記高濃度ｎ型孤立半導体層
６１は該溝９の周囲を囲むような配置となる。特に該溝
９の加工において、ＥＣＲと呼ばれる反応イオンエッチ
ング法を用い、エッチングガスとしてＳｉＣｌ4 、マイ
クロ波放電パワー密度１．５４ｋＷ／ｍ2、圧力４４ｍ
Ｐａの条件で加工を行なうと、深さ０．５μｍの溝を形
成してもそのサイドエッチ量を０．２μｍ以下に抑える
ことができ、該溝９の加工形状を極めて良好にできる。
【００１７】このあと高濃度ｎ型選択成長層６０の上に
リフトオフ法によりオーミック電極８を形成し、図１お
よび図２のような素子分離構造および電界効果トランジ
スタができあがる。その後オーミック電極８および耐熱
性ゲート電極７の上に配線を行なって、集積回路が完成
する。なお上記高濃度ｎ型孤立半導体層６１には配線を
行なわず、該層６１の電位は全てフロートとした。
リフトオフ法によりオーミック電極８を形成し、図１お
よび図２のような素子分離構造および電界効果トランジ
スタができあがる。その後オーミック電極８および耐熱
性ゲート電極７の上に配線を行なって、集積回路が完成
する。なお上記高濃度ｎ型孤立半導体層６１には配線を
行なわず、該層６１の電位は全てフロートとした。
【００１８】図７により本実施例の効果を説明する。図
７は隣接したＦＥＴのドレイン電流を測定したグラフで
ある。基板裏面電極は０Ｖ，一方のＦＥＴのソース電位
は−８Ｖ，注目したＦＥＴのソース電位は−１Ｖ，ＦＥ
Ｔ間の間隔は４０μｍである。従来の素子分離構造では
１００μＡ以上の振幅で振動していたのに対し、本実施
例１の素子分離構造ではドレイン電流は一定値を示し、
低周波振動現象を完全に防止することができた。
７は隣接したＦＥＴのドレイン電流を測定したグラフで
ある。基板裏面電極は０Ｖ，一方のＦＥＴのソース電位
は−８Ｖ，注目したＦＥＴのソース電位は−１Ｖ，ＦＥ
Ｔ間の間隔は４０μｍである。従来の素子分離構造では
１００μＡ以上の振幅で振動していたのに対し、本実施
例１の素子分離構造ではドレイン電流は一定値を示し、
低周波振動現象を完全に防止することができた。
【００１９】このように本実施例１によれば、ＦＥＴと
基板間の微小電流の振動を抑制により、隣接するＦＥＴ
のドレイン電流の低周波振動を防止することができる。
基板間の微小電流の振動を抑制により、隣接するＦＥＴ
のドレイン電流の低周波振動を防止することができる。
【００２０】また本実施例１によれば、高濃度ｎ型選択
成長層６０および高濃度ｎ型孤立半導体層６１のパタン
密度が高くかつチップ内でほぼ均一であるため、ＭＯＣ
ＶＤ法による選択成長膜厚の面内分布を均一にする効果
がある。
成長層６０および高濃度ｎ型孤立半導体層６１のパタン
密度が高くかつチップ内でほぼ均一であるため、ＭＯＣ
ＶＤ法による選択成長膜厚の面内分布を均一にする効果
がある。
【００２１】上記実施例１においてＦＥＴの種類をＨＩ
ＧＦＥＴとしたが、これらはもちろんＭＥＳＦＥＴ(MEt
al-Semiconductor Field Effect Transistor) あるいは
ＨＥＭＴ(High-Electron Mobility Transistor) であっ
てもよい。
ＧＦＥＴとしたが、これらはもちろんＭＥＳＦＥＴ(MEt
al-Semiconductor Field Effect Transistor) あるいは
ＨＥＭＴ(High-Electron Mobility Transistor) であっ
てもよい。
【００２２】次に本発明の実施例２を図８によって説明
する。図８はＨＩＧＦＥＴと素子分離構造の断面構造図
である。実施例１との違いは、アンドープＧａＡｓバッ
ファ層２の代わりにアンドープＧａＡｓバッファ層８
２，アンドープＡｌＧａＡｓバッファ層８３およびアン
ドープＧａＡｓバッファ層８４を設け、さらに素子分離
溝８９を該アンドープＡｌＧａＡｓバッファ層８３に達
する深さまで設けた点である。アンドープＧａＡｓバッ
ファ層８２の膜厚は１００ｎｍ，アンドープＡｌＧａＡ
ｓバッファ層８３の膜厚は３００ｎｍで組成比はＡｌ0.
3Ｇａ0.7Ａｓ，アンドープＧａＡｓバッファ層８４の膜
厚は３００ｎｍとした。
する。図８はＨＩＧＦＥＴと素子分離構造の断面構造図
である。実施例１との違いは、アンドープＧａＡｓバッ
ファ層２の代わりにアンドープＧａＡｓバッファ層８
２，アンドープＡｌＧａＡｓバッファ層８３およびアン
ドープＧａＡｓバッファ層８４を設け、さらに素子分離
溝８９を該アンドープＡｌＧａＡｓバッファ層８３に達
する深さまで設けた点である。アンドープＧａＡｓバッ
ファ層８２の膜厚は１００ｎｍ，アンドープＡｌＧａＡ
ｓバッファ層８３の膜厚は３００ｎｍで組成比はＡｌ0.
3Ｇａ0.7Ａｓ，アンドープＧａＡｓバッファ層８４の膜
厚は３００ｎｍとした。
【００２３】本実施例２によれば、ＨＩＧＦＥＴの低周
波振動現象を抑制できると共にサイドゲート耐圧を向上
するため、ＦＥＴ間の間隔を１５μｍ程度に縮小でき
る。その結果ＦＥＴ間の配線容量および配線インダクタ
ンスによる帯域劣化が改善され、集積回路の高速性を向
上することができる。またチップ面積を小さくし、生産
コストを下げる効果もある。
波振動現象を抑制できると共にサイドゲート耐圧を向上
するため、ＦＥＴ間の間隔を１５μｍ程度に縮小でき
る。その結果ＦＥＴ間の配線容量および配線インダクタ
ンスによる帯域劣化が改善され、集積回路の高速性を向
上することができる。またチップ面積を小さくし、生産
コストを下げる効果もある。
【００２４】次に本発明の実施例３を図９，図１０およ
び図１１により説明する。図９は基本増幅器の回路図、
図１０はリミット増幅器のブロックダイヤグラム、図１
１は光再生中継器の構成図である。
び図１１により説明する。図９は基本増幅器の回路図、
図１０はリミット増幅器のブロックダイヤグラム、図１
１は光再生中継器の構成図である。
【００２５】本実施例３は実施例１もしくは実施例２で
示した素子分離構造を具体的に集積回路および光再生中
継器に応用した例である。まず図９に示した回路図のＦ
ＥＴを図１および図２のような素子分離構造、または図
８に示した素子分離構造を用いて形成し、１段の基本増
幅器とした。ダイオードには通常ソースとドレインを短
絡したＦＥＴを用いており、その分離構造にも上記本発
明の素子分離構造を用いた。ＦＥＴにはゲート長０．３
μｍのＨＩＧＦＥＴを用いた。次に図１０に示すように
この基本増幅器を４個組み合わせて、リミット増幅器集
積回路を形成する。このリミット増幅器を図１１のタイ
ミング抽出回路として使い、光通信用の光再生中継器を
構成する。
示した素子分離構造を具体的に集積回路および光再生中
継器に応用した例である。まず図９に示した回路図のＦ
ＥＴを図１および図２のような素子分離構造、または図
８に示した素子分離構造を用いて形成し、１段の基本増
幅器とした。ダイオードには通常ソースとドレインを短
絡したＦＥＴを用いており、その分離構造にも上記本発
明の素子分離構造を用いた。ＦＥＴにはゲート長０．３
μｍのＨＩＧＦＥＴを用いた。次に図１０に示すように
この基本増幅器を４個組み合わせて、リミット増幅器集
積回路を形成する。このリミット増幅器を図１１のタイ
ミング抽出回路として使い、光通信用の光再生中継器を
構成する。
【００２６】本実施例３によれば低周波振動によるノイ
ズを持たない高利得、超高速リミット増幅器を実現で
き、さらに超高速、例えば１０ギガビット毎秒で正常に
動作する光再生中継器を実現できる。
ズを持たない高利得、超高速リミット増幅器を実現で
き、さらに超高速、例えば１０ギガビット毎秒で正常に
動作する光再生中継器を実現できる。
【００２７】本実施例３において、図１１の中の前置増
幅器、利得可変増幅器、主増幅器、および識別器に対し
ても図９の基本増幅回路を適用してもよい。その場合各
々の集積回路における低周波振動によるノイズを抑制で
き、光再生中継器の受信感度をさらに向上できる。
幅器、利得可変増幅器、主増幅器、および識別器に対し
ても図９の基本増幅回路を適用してもよい。その場合各
々の集積回路における低周波振動によるノイズを抑制で
き、光再生中継器の受信感度をさらに向上できる。
【００２８】次に本発明の実施例４を図１２により説明
する。実施例１との違いは高濃度ｎ型孤立半導体層６１
を素子分離溝９の周囲に１列だけ並べた点である。
する。実施例１との違いは高濃度ｎ型孤立半導体層６１
を素子分離溝９の周囲に１列だけ並べた点である。
【００２９】本実施例４によれば、集積回路のマスク図
面の製作作業において、該層６１，該溝９およびＦＥＴ
を１セットのデータとして登録し作業することができ、
マスクレイアウト作業の効率を向上することができる。
またマスク製作時の数値データの量も大幅に少なくなる
ため、マスク製作時の電算機処理にかかる費用を削減す
ることができる。
面の製作作業において、該層６１，該溝９およびＦＥＴ
を１セットのデータとして登録し作業することができ、
マスクレイアウト作業の効率を向上することができる。
またマスク製作時の数値データの量も大幅に少なくなる
ため、マスク製作時の電算機処理にかかる費用を削減す
ることができる。
【００３０】次に本発明の実施例５を図１３により説明
する。実施例１との違いは高濃度ｎ型孤立半導体層６１
の代わりに孤立オーミック電極９８を用いた点である。
該電極９８は配線を設けず、その電位は全てフロートで
ある。
する。実施例１との違いは高濃度ｎ型孤立半導体層６１
の代わりに孤立オーミック電極９８を用いた点である。
該電極９８は配線を設けず、その電位は全てフロートで
ある。
【００３１】本実施例５によれば、孤立パタンである該
電極９８を高濃度ｎ型選択成長層６０と独立のプロセス
によって形成することができ、例えば該層６０の形成プ
ロセスをイオン注入法に変えるなどの変更が可能とな
り、プロセスの自由度を上げることができる。
電極９８を高濃度ｎ型選択成長層６０と独立のプロセス
によって形成することができ、例えば該層６０の形成プ
ロセスをイオン注入法に変えるなどの変更が可能とな
り、プロセスの自由度を上げることができる。
【００３２】
【発明の効果】本発明によれば、電界効果トランジスタ
およびその集積回路における低周波振動現象を抑制で
き、超高速動作に最適な化合物半導体電界効果トランジ
スタによる集積回路および光再生中継器を提供すること
ができる。
およびその集積回路における低周波振動現象を抑制で
き、超高速動作に最適な化合物半導体電界効果トランジ
スタによる集積回路および光再生中継器を提供すること
ができる。
【図１】本発明の実施例１の素子分離構造の平面図であ
る。
る。
【図２】本発明の実施例１の電界効果トランジスタおよ
び素子分離構造の断面図である。
び素子分離構造の断面図である。
【図３】従来の素子分離構造の例を示した図である。
【図４】従来の素子分離構造の例を示した図である。
【図５】本発明の効果を示した図である。
【図６】（ａ）〜（ｅ）は本発明の実施例１の電界効果
トランジスタおよび素子分離構造の製造工程を説明する
断面構造図である。
トランジスタおよび素子分離構造の製造工程を説明する
断面構造図である。
【図７】本発明の実施例１による効果を示したグラフで
ある。
ある。
【図８】本発明の実施例２の電界効果トランジスタおよ
び素子分離構造の断面図である。
び素子分離構造の断面図である。
【図９】本発明の実施例３の基本増幅器の回路図であ
る。
る。
【図１０】本発明の実施例３のリミット増幅器のブロッ
クダイアグラムである。
クダイアグラムである。
【図１１】本発明の実施例３の光再生中継器の構成図で
ある。
ある。
【図１２】本発明の実施例４の素子分離構造の平面図で
ある。
ある。
【図１３】本発明の実施例５の素子分離構造の平面図で
ある。
ある。
１…半絶縁性ＧａＡｓ基板、２…アンドープＧａＡｓバ
ッファ層、３…ｐ型ＧａＡｓ層、４…ｎ型ＧａＡｓ能動
層、５…アンドープＡｌＧａＡｓ層、７…耐熱性ゲート
電極、８…オーミック電極、９…素子分離溝、３１…半
絶縁性ＧａＡｓ基板、３２…アンドープＧａＡｓバッフ
ァ層、３３…ｎ型ＡｌＧａＡｓ電子供給層、３４…ｎ型
ＧａＡｓコンタクト層、３５…オーミック電極、３７…
ゲート電極、３８…素子分離帯、３９…素子分離帯、４
１…半絶縁性ＧａＡｓ基板、４２…ＡｌＧａＡｓバッフ
ァ層、４３…ＧａＡｓ層、４４…ヘテロ接合界面、４５
…オーミック電極、４６…素子間分離溝、４７，４８…
オーミック電極、４９…ゲート電極、６０…高濃度ｎ型
選択成長層、６１…高濃度ｎ型孤立半導体層、６２…Ｓ
ｉＯＮ膜、８２…アンドープＧａＡｓバッファ層、８３
…アンドープＡｌＧａＡｓバッファ層、８４…アンドー
プＧａＡｓバッファ層、８９…素子分離溝、９８…孤立
オーミック電極、Ｔ１〜Ｔ３…ＦＥＴ（ＨＥＭＴ）。
ッファ層、３…ｐ型ＧａＡｓ層、４…ｎ型ＧａＡｓ能動
層、５…アンドープＡｌＧａＡｓ層、７…耐熱性ゲート
電極、８…オーミック電極、９…素子分離溝、３１…半
絶縁性ＧａＡｓ基板、３２…アンドープＧａＡｓバッフ
ァ層、３３…ｎ型ＡｌＧａＡｓ電子供給層、３４…ｎ型
ＧａＡｓコンタクト層、３５…オーミック電極、３７…
ゲート電極、３８…素子分離帯、３９…素子分離帯、４
１…半絶縁性ＧａＡｓ基板、４２…ＡｌＧａＡｓバッフ
ァ層、４３…ＧａＡｓ層、４４…ヘテロ接合界面、４５
…オーミック電極、４６…素子間分離溝、４７，４８…
オーミック電極、４９…ゲート電極、６０…高濃度ｎ型
選択成長層、６１…高濃度ｎ型孤立半導体層、６２…Ｓ
ｉＯＮ膜、８２…アンドープＧａＡｓバッファ層、８３
…アンドープＡｌＧａＡｓバッファ層、８４…アンドー
プＧａＡｓバッファ層、８９…素子分離溝、９８…孤立
オーミック電極、Ｔ１〜Ｔ３…ＦＥＴ（ＨＥＭＴ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 10/17 (72)発明者 重田 淳二 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平１−227455（ＪＰ，Ａ) 特開 平３−35545（ＪＰ，Ａ) 特開 平３−87044（ＪＰ，Ａ) 特開 平１−125984（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 21/76 H01L 29/812 H04B 10/16 H04B 10/17
Claims (6)
- 【請求項１】半絶縁性基板上にエピ成長により形成した
複数個の電界効果トランジスタからなる化合物半導体集
積回路において、隣接した電界効果トランジスタの間の
半導体表面に選択的に成長した孤立半導体層を設け、か
つ隣接した電界効果トランジスタの間に半絶縁性基板ま
で達する素子分離溝を設けたことを特徴とする化合物半
導体集積回路。 - 【請求項２】ヘテロ接合バッファ層を有する複数個の電
界効果トランジスタからなる化合物半導体集積回路にお
いて、隣接した電界効果トランジスタの間の半導体表面
に選択的に成長した孤立半導体層を設け、かつ隣接した
電界効果トランジスタの間にヘテロ接合界面まで達する
素子分離溝を設けたことを特徴とする化合物半導体集積
回路。 - 【請求項３】上記請求項１または請求項２に記載の化合
物半導体集積回路において、上記素子分離溝を各電界効
果トランジスタの周囲を囲むように形成し、上記孤立半
導体層を該素子分離溝の外側に複数個配置したことを特
徴とした化合物半導体集積回路。 - 【請求項４】上記請求項３に記載の化合物半導体集積回
路において、上記孤立半導体層を上記素子分離溝の外側
に等間隔に配置し、該孤立半導体層の間隔が該孤立半導
体層の幅より短いことを特徴とした化合物半導体集積回
路。 - 【請求項５】複数個の電界効果トランジスタからなる化
合物半導体集積回路において、隣接した電界効果トラン
ジスタの間の半導体表面に電位がフロートの孤立半導体
層または電位がフロートの孤立オーミック電極を設け、
かつ隣接した電界効果トランジスタの間に半絶縁性基板
まで達する素子分離溝を設けたことを特徴とする化合物
半導体集積回路。 - 【請求項６】上記請求項１ないし請求項５記載のいずれ
かの化合物半導体集積回路を用いたことを特徴とする光
再生中継器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04073682A JP3092298B2 (ja) | 1992-03-30 | 1992-03-30 | 化合物半導体集積回路および光再生中継器 |
| US08/036,787 US5523593A (en) | 1992-03-30 | 1993-03-25 | Compound semiconductor integrated circuit and optical regenerative repeater using the same |
| KR1019930004812A KR100312368B1 (ko) | 1992-03-30 | 1993-03-26 | 화합물반도체집적회로및이것을사용하는광재생중계기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04073682A JP3092298B2 (ja) | 1992-03-30 | 1992-03-30 | 化合物半導体集積回路および光再生中継器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275474A JPH05275474A (ja) | 1993-10-22 |
| JP3092298B2 true JP3092298B2 (ja) | 2000-09-25 |
Family
ID=13525233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04073682A Expired - Fee Related JP3092298B2 (ja) | 1992-03-30 | 1992-03-30 | 化合物半導体集積回路および光再生中継器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3092298B2 (ja) |
| KR (1) | KR100312368B1 (ja) |
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| JP3005938B2 (ja) | 1998-01-08 | 2000-02-07 | 松下電子工業株式会社 | 半導体装置及びその製造方法 |
| CN101356653B (zh) | 2006-02-14 | 2012-01-25 | 独立行政法人产业技术综合研究所 | 光控场效应晶体管和使用它的集成光电检测器 |
| US8981348B2 (en) | 2006-12-07 | 2015-03-17 | Samsung Display Co., Ltd. | Semiconducting element, organic light emitting display including the same, and method of manufacturing the semiconducting element |
| CN107706201B (zh) * | 2017-08-29 | 2020-06-30 | 上海微阱电子科技有限公司 | 一种减小暗电流的背照式像素单元结构及其形成方法 |
| CN107680977B (zh) * | 2017-08-29 | 2020-06-09 | 上海集成电路研发中心有限公司 | 一种减小暗电流的背照式像素单元结构及其形成方法 |
| CN107919372A (zh) * | 2017-10-26 | 2018-04-17 | 上海集成电路研发中心有限公司 | 一种背照式cmos图像传感器像素单元及其制作方法 |
-
1992
- 1992-03-30 JP JP04073682A patent/JP3092298B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-26 KR KR1019930004812A patent/KR100312368B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100312368B1 (ko) | 2002-11-08 |
| JPH05275474A (ja) | 1993-10-22 |
| KR930020752A (ko) | 1993-10-20 |
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