JPH0458705B2 - - Google Patents
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- JPH0458705B2 JPH0458705B2 JP59139692A JP13969284A JPH0458705B2 JP H0458705 B2 JPH0458705 B2 JP H0458705B2 JP 59139692 A JP59139692 A JP 59139692A JP 13969284 A JP13969284 A JP 13969284A JP H0458705 B2 JPH0458705 B2 JP H0458705B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7606—Transistor-like structures, e.g. hot electron transistor [HET]; metal base transistor [MBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Bipolar Transistors (AREA)
Description
〔産業上の利用分野〕
本発明は半導体装置、特に新しく開発されつつ
あるバリア層をトンネル効果によつて突き抜けた
ホツトエレクトロンを用いる半導体装置の改善に
関する。 マイクロエレクトロニクスは現代産業発展の基
盤となり、また社会生活の大きな進展を促してい
る。現在このマイクロエレクトロニクスの主役は
超大規模集積回路装置に代表されるシリコン
（Si）半導体装置であり、特性の向上と集積度の
拡大が強力に推進されている。 そのシリコンの物性に基づく限界をこえる高速
化などを実現するために、砒化ガリウムなどの化
合物半導体を用いるトランジスタ及び集積回路装
置が開発されているが、更に化合物半導体を用い
る増幅素子として、従来のトランジスタとは異な
る動作原理に基づく新しいデバイスを実現する研
究が開始されている。 〔従来の技術〕 THETA（Tunneling Hot Electron Transfer
Amplifier或いはHET（Hot Electron
Transistor）と呼ばれるデバイスでは、第２図ａ
のポテンシヤルダイヤグラムに示す動作が行なわ
れる。（M.Heiblum；1980IEEE Electron
Devices Meeting） すなわち本デバイスはエミツタ、ベース及びコ
レクタの３領域を備れるが、ベースとエミツタ及
びコレクタとの間にそれぞれポテンシヤルバリア
が設けられている。 例えば温度77〔Ｋ〕において、エミツタをベー
スに対して負の電位とするバイアス電圧が加えら
れたとき、エミツタ電流IEを構成する電子がエ
ミツタ−ベース間のバリアをトンネル効果により
突き抜ける。この電子は相互にほぼ等しいエネル
ギーをもち、ベース領域においてはエミツタ−ベ
ース間の電位差VBEによつて伝導帯端に対して
eVBEだけ高いエネルギー準位にある。このエネ
ルギーをもつ電子はコレクタに向つて弾動的に進
む。 ベース領域に対する前記コレクタ側のバリア高
さをφc、電子ビームのエネルギーの正常な幅の
１／２をδとするとき、電子の前記エネルギー準位
差のＸ成分がφc＋δより大であるときは、エミ
ツタ電流IE大部分はコレクタ側のバリアφcを越
えることができる。 本デバイスでエミツタ電流に対するコレクタ電
流比αを１に漸近させて、最大利得α2Rout／
4Rinを得ることができる。ただしRoutはコレク
タインピーダンス、Rinはエミツタインピーダン
スである。 本デバイスを実現するために、第２図ｂに例示
する如き構造が行なわれている。 図において、２１はn+型GaAs基板、２２は例
えば厚さ400nｍ程度のn+型GaAsコンタクト層、
２３は例えば厚さ100nｍ程度のｎ型GaAsコレク
タ層、２４は例えば厚さ100nｍでノンドープの
AlGaAsバリア層、２５は例えば厚さ100nｍで不
純濃度５×1017cm-3程度のｎ型GaAsベース層、
２６は例えば厚さ50nｍでノンドープのAlGaAs
バリア層、２７は例えば厚さ50nｍ程度のｎ型
GaAsエミツタ層、２８は例えば厚さ200nｍ程度
のn+型GaAsコンタクト層、２９は例えば厚さ
200nｍ程度のn+型GaAsコンタクト層、３１はコ
レクタ電極、３２はベース電極、３３はエミツタ
電極を示す。 上述の構造のうちベース層は、電子がこれを通
過する確率を大きくし、かつ走行時間を短縮する
ために、その不純物濃度を低くかつ厚さを薄くす
ることが望ましく、例えばその厚さは前記例より
薄い10乃至20nｍ程度とすることが望ましい。 ベース層のこの様な条件に対処するために、前
記従来例においては、n+型GaAsコンタクト層２
９を設けてこのコンタクト層２９上にベース電極
３２を形成している。このベース電極構造特に
n+型コンタクト層の製造方法を本出願人は先に
特願昭59−63938号によつて提供している。 〔発明が解決しようとする問題点〕 先に第２図ｂに示した従来の構造においては、
バリア層２６とベース電極のコンタクト層２９と
の間に、ベース層２５が表出する領域を生じてい
る。この領域の幅はマクス合せ精度等から例えば
1μｍ程度であるが、ここに表面空乏層を生じ、
またバリア層２６のエツチングの際にベース層２
５が若干エツチングされることもあつて、低不純
物濃度で厚さの小さいベース層２５の抵抗値を一
層高くする結果を招いている。 本デバイスの特性を期待される如くに実現する
ために、これに対処する手段が必要である。 〔問題点を解決するための手段〕 前記問題点は、基板上に順次積層されたｎ型コ
レクタ、ｉ型第１バリア層及びｎ型ベース層と、
該ベース層上の第１の領域上に選択的に順次積層
されたｉ型第２バリア層及びｎ型エミツタ層と、
該ベース層上の第２の領域上に選択的に形成され
たベースコンタクト手段を有し、前記第２バリア
層は前記第１の領域と第２の領域の間のベース層
上に延在して前記ベースコンタクト手段に接し、
かつ前記ｎ型エミツタ層と前記ベースコンタクト
手段は空間的に分離されている半導体装置により
解決される。また、基板上に順次積層されたｎ型
エミツタ、ｉ型第１バリア層及びｎ型ベース層
と、該ベース層上の第１の領域上に選択的に順次
積層されたｉ型第２バリア層及びｎ型コレクタ層
と、該ベース層上の第２の領域上に選択的に形成
されたベースコンタクト手段を有し、前記第２バ
リア層は前記第１の領域と第の領域の間のベース
層上に延在して前記ベースコンタクト手段に接
し、かつ前記ｎ型コレクタ層と前記ベースコンタ
クト手段とは空間的に分離されている半導体装置
により解決される。 〔作用〕 本発明による半導体装置の半導体基体は、前記
従来例と同様にｎ型のエミツタ層、ベース層及び
コレクタ層と、この層間にｉ型、すなわちノンド
ープのバリア層が設けられる。またこの積層構造
を挟んでエミツタ及びコレクタコンタクト層が通
常設けられる。なおエミツタ及びコレクタの何れ
を半導体基板側としてもよい。 またベース層上の各半導体層をパターニング
し、その近傍にベース電極を設けること、ベース
電極はコンタクト層を介しても、直接ベース層に
接してもよいことも従来と同様である。 本発明によれば、ベース層上のバリア層のパタ
ーンを、該バリア層上のエミツタ層もしくはコレ
クタ層とその上のコンタクト層のパターンに、ベ
ースコンタクト層（ベース電極がベース層に直接
接して設けられる場合にはベース電極）と前記エ
ミツタ層等との間に必要な間隔を加えた形状とす
る。 ベース層上に設けるベースコンタクト層等を、
前記パターンのバリア層に位置整合して形成する
ことによつて、ベース層を表出することなく、か
つエミツタ層等との間に所要の間隔を保つて、ベ
ースコンタクト層及びベース電極が設けられて前
記問題点が解決される。 なおノンドープのｉ型であるバリア層がベース
コンタクト層もしくはベース電極に接触しても、
特性に支障を生じない。 〔実施例〕 以下本発明を第１図に工程順断面図を示す実施
例を参照して具体的に説明する。 第１図ａ参照 不純物が２×1018cm-3程度のn+型GaAs基板１
上に分子線エピタキシヤル成長方法（MBE法）
或いは有機金属熱分解気相成長方法（MOCVD
法）などによつて下記の各半導体相を成長する。
ただし下記表中組成比ｘはAlxGa1-xAsのAlの組
成比を表わし、ｘ＝０はGaAsを表わす。なお各
数値は１例を示す。
あるバリア層をトンネル効果によつて突き抜けた
ホツトエレクトロンを用いる半導体装置の改善に
関する。 マイクロエレクトロニクスは現代産業発展の基
盤となり、また社会生活の大きな進展を促してい
る。現在このマイクロエレクトロニクスの主役は
超大規模集積回路装置に代表されるシリコン
（Si）半導体装置であり、特性の向上と集積度の
拡大が強力に推進されている。 そのシリコンの物性に基づく限界をこえる高速
化などを実現するために、砒化ガリウムなどの化
合物半導体を用いるトランジスタ及び集積回路装
置が開発されているが、更に化合物半導体を用い
る増幅素子として、従来のトランジスタとは異な
る動作原理に基づく新しいデバイスを実現する研
究が開始されている。 〔従来の技術〕 THETA（Tunneling Hot Electron Transfer
Amplifier或いはHET（Hot Electron
Transistor）と呼ばれるデバイスでは、第２図ａ
のポテンシヤルダイヤグラムに示す動作が行なわ
れる。（M.Heiblum；1980IEEE Electron
Devices Meeting） すなわち本デバイスはエミツタ、ベース及びコ
レクタの３領域を備れるが、ベースとエミツタ及
びコレクタとの間にそれぞれポテンシヤルバリア
が設けられている。 例えば温度77〔Ｋ〕において、エミツタをベー
スに対して負の電位とするバイアス電圧が加えら
れたとき、エミツタ電流IEを構成する電子がエ
ミツタ−ベース間のバリアをトンネル効果により
突き抜ける。この電子は相互にほぼ等しいエネル
ギーをもち、ベース領域においてはエミツタ−ベ
ース間の電位差VBEによつて伝導帯端に対して
eVBEだけ高いエネルギー準位にある。このエネ
ルギーをもつ電子はコレクタに向つて弾動的に進
む。 ベース領域に対する前記コレクタ側のバリア高
さをφc、電子ビームのエネルギーの正常な幅の
１／２をδとするとき、電子の前記エネルギー準位
差のＸ成分がφc＋δより大であるときは、エミ
ツタ電流IE大部分はコレクタ側のバリアφcを越
えることができる。 本デバイスでエミツタ電流に対するコレクタ電
流比αを１に漸近させて、最大利得α2Rout／
4Rinを得ることができる。ただしRoutはコレク
タインピーダンス、Rinはエミツタインピーダン
スである。 本デバイスを実現するために、第２図ｂに例示
する如き構造が行なわれている。 図において、２１はn+型GaAs基板、２２は例
えば厚さ400nｍ程度のn+型GaAsコンタクト層、
２３は例えば厚さ100nｍ程度のｎ型GaAsコレク
タ層、２４は例えば厚さ100nｍでノンドープの
AlGaAsバリア層、２５は例えば厚さ100nｍで不
純濃度５×1017cm-3程度のｎ型GaAsベース層、
２６は例えば厚さ50nｍでノンドープのAlGaAs
バリア層、２７は例えば厚さ50nｍ程度のｎ型
GaAsエミツタ層、２８は例えば厚さ200nｍ程度
のn+型GaAsコンタクト層、２９は例えば厚さ
200nｍ程度のn+型GaAsコンタクト層、３１はコ
レクタ電極、３２はベース電極、３３はエミツタ
電極を示す。 上述の構造のうちベース層は、電子がこれを通
過する確率を大きくし、かつ走行時間を短縮する
ために、その不純物濃度を低くかつ厚さを薄くす
ることが望ましく、例えばその厚さは前記例より
薄い10乃至20nｍ程度とすることが望ましい。 ベース層のこの様な条件に対処するために、前
記従来例においては、n+型GaAsコンタクト層２
９を設けてこのコンタクト層２９上にベース電極
３２を形成している。このベース電極構造特に
n+型コンタクト層の製造方法を本出願人は先に
特願昭59−63938号によつて提供している。 〔発明が解決しようとする問題点〕 先に第２図ｂに示した従来の構造においては、
バリア層２６とベース電極のコンタクト層２９と
の間に、ベース層２５が表出する領域を生じてい
る。この領域の幅はマクス合せ精度等から例えば
1μｍ程度であるが、ここに表面空乏層を生じ、
またバリア層２６のエツチングの際にベース層２
５が若干エツチングされることもあつて、低不純
物濃度で厚さの小さいベース層２５の抵抗値を一
層高くする結果を招いている。 本デバイスの特性を期待される如くに実現する
ために、これに対処する手段が必要である。 〔問題点を解決するための手段〕 前記問題点は、基板上に順次積層されたｎ型コ
レクタ、ｉ型第１バリア層及びｎ型ベース層と、
該ベース層上の第１の領域上に選択的に順次積層
されたｉ型第２バリア層及びｎ型エミツタ層と、
該ベース層上の第２の領域上に選択的に形成され
たベースコンタクト手段を有し、前記第２バリア
層は前記第１の領域と第２の領域の間のベース層
上に延在して前記ベースコンタクト手段に接し、
かつ前記ｎ型エミツタ層と前記ベースコンタクト
手段は空間的に分離されている半導体装置により
解決される。また、基板上に順次積層されたｎ型
エミツタ、ｉ型第１バリア層及びｎ型ベース層
と、該ベース層上の第１の領域上に選択的に順次
積層されたｉ型第２バリア層及びｎ型コレクタ層
と、該ベース層上の第２の領域上に選択的に形成
されたベースコンタクト手段を有し、前記第２バ
リア層は前記第１の領域と第の領域の間のベース
層上に延在して前記ベースコンタクト手段に接
し、かつ前記ｎ型コレクタ層と前記ベースコンタ
クト手段とは空間的に分離されている半導体装置
により解決される。 〔作用〕 本発明による半導体装置の半導体基体は、前記
従来例と同様にｎ型のエミツタ層、ベース層及び
コレクタ層と、この層間にｉ型、すなわちノンド
ープのバリア層が設けられる。またこの積層構造
を挟んでエミツタ及びコレクタコンタクト層が通
常設けられる。なおエミツタ及びコレクタの何れ
を半導体基板側としてもよい。 またベース層上の各半導体層をパターニング
し、その近傍にベース電極を設けること、ベース
電極はコンタクト層を介しても、直接ベース層に
接してもよいことも従来と同様である。 本発明によれば、ベース層上のバリア層のパタ
ーンを、該バリア層上のエミツタ層もしくはコレ
クタ層とその上のコンタクト層のパターンに、ベ
ースコンタクト層（ベース電極がベース層に直接
接して設けられる場合にはベース電極）と前記エ
ミツタ層等との間に必要な間隔を加えた形状とす
る。 ベース層上に設けるベースコンタクト層等を、
前記パターンのバリア層に位置整合して形成する
ことによつて、ベース層を表出することなく、か
つエミツタ層等との間に所要の間隔を保つて、ベ
ースコンタクト層及びベース電極が設けられて前
記問題点が解決される。 なおノンドープのｉ型であるバリア層がベース
コンタクト層もしくはベース電極に接触しても、
特性に支障を生じない。 〔実施例〕 以下本発明を第１図に工程順断面図を示す実施
例を参照して具体的に説明する。 第１図ａ参照 不純物が２×1018cm-3程度のn+型GaAs基板１
上に分子線エピタキシヤル成長方法（MBE法）
或いは有機金属熱分解気相成長方法（MOCVD
法）などによつて下記の各半導体相を成長する。
ただし下記表中組成比ｘはAlxGa1-xAsのAlの組
成比を表わし、ｘ＝０はGaAsを表わす。なお各
数値は１例を示す。
以上説明した如く本発明によれば、新しい高速
増幅素子THETA（HET）のベース層の寄生抵抗
の抑制が効果的に実現されて、その開発に大きい
効果が得られる。
増幅素子THETA（HET）のベース層の寄生抵抗
の抑制が効果的に実現されて、その開発に大きい
効果が得られる。
第１図は本発明の実施例を示す工程順断面図、
第２図ａは本半導体装置の動作を説明するポテン
シヤルダイヤグラム、同図ｂは従来例を示す断面
図である。 図において、１はn+型GaAs基板、２，８及び
９はn+型GaAsコンタクト層、３はｎ型GaAsコ
レクタ層、４及び６はノンドープのAlGaAsバリ
ア層、５はｎ型GaAsベース層、７はｎ型GaAs
エミツタ層、１１はコレクタ電極、１２はベース
電極、１３はエミツタ電極、１８及び１９はマス
クを示す。
第２図ａは本半導体装置の動作を説明するポテン
シヤルダイヤグラム、同図ｂは従来例を示す断面
図である。 図において、１はn+型GaAs基板、２，８及び
９はn+型GaAsコンタクト層、３はｎ型GaAsコ
レクタ層、４及び６はノンドープのAlGaAsバリ
ア層、５はｎ型GaAsベース層、７はｎ型GaAs
エミツタ層、１１はコレクタ電極、１２はベース
電極、１３はエミツタ電極、１８及び１９はマス
クを示す。
Claims (1)
- 【特許請求の範囲】 １ 基板上に順次積層されたｎ型コレクタ、ｉ型
第１バリア層及びｎ型ベース層と、 該ベース層上の第１の領域上に選択的に順次積
層されたｉ型第２バリア層及びｎ型エミツタ層
と、 該ベース層上の第２の領域上に選択的に形成さ
れたベースコンタクト手段を有し、 前記第２バリア層は前記第１の領域と第２の領
域の間のベース層上に延在して前記ベースコンタ
クト手段に接し、かつ前記ｎ型エミツタ層と前記
ベースコンタクト手段とは空間的に分離されてい
ることを特徴とする半導体装置。 ２ 基板上に順次積層されたｎ型エミツタ、ｉ型
第１バリア層及びｎ型ベース層と、 該ベース層上の第１の領域上に選択的に順次積
層されたｉ型第２バリア層及びｎ型コレクタ層
と、 該ベース層上の第２の領域上に選択的に形成さ
れたベースコンタクト手段を有し、 前記第２バリア層は前記第１の領域と第２の領
域の間のベース層上に延在して前記ベースコンタ
クト手段に接し、かつ前記ｎ型コレクタ層と前記
ベースコンタクト手段とは空間的に分離されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13969284A JPS6119167A (ja) | 1984-07-05 | 1984-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13969284A JPS6119167A (ja) | 1984-07-05 | 1984-07-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6119167A JPS6119167A (ja) | 1986-01-28 |
| JPH0458705B2 true JPH0458705B2 (ja) | 1992-09-18 |
Family
ID=15251195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13969284A Granted JPS6119167A (ja) | 1984-07-05 | 1984-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119167A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133570A (ja) * | 1986-11-26 | 1988-06-06 | Agency Of Ind Science & Technol | ホツトエレクトロン・トランジスタの製法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197862A (en) * | 1981-05-29 | 1982-12-04 | Fujitsu Ltd | Active semiconductor device and manufacture thereof |
-
1984
- 1984-07-05 JP JP13969284A patent/JPS6119167A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197862A (en) * | 1981-05-29 | 1982-12-04 | Fujitsu Ltd | Active semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6119167A (ja) | 1986-01-28 |
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