JP3005938B2 - 半導体装置及びその製造方法 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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Description
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特に半絶縁性基板上に形成された電界効果ト
ランジスタ(以下FETという)及びその素子分離製造
方法に関する。
製造方法、特に半絶縁性基板上に形成された電界効果ト
ランジスタ(以下FETという)及びその素子分離製造
方法に関する。
【0002】
【従来の技術】以下図面を参照しながら従来のこの種の
半導体装置及びその製造方法について説明する。GaA
s等の化合物半導体はSiに比べて大きい電子移動度を
持つこと及びGaAsの半絶縁性基板を用いることによ
り、低い寄生容量を実現できること等の特徴があり、こ
れらの特徴により化合物FETはアナログ及びデジタル
集積回路用に広く用いられている。例えば、携帯電話に
組み込まれる高出力増幅器として用いられるチップにお
いては、高効率及び高出力を得るために、普通1チップ
あたり2つ程度のFETが用いられ、これらチップはス
クライブライン部でスクライブされる。これらのFET
はその間での互いの干渉及び発振を防ぐため、FET間
の分離部、即ち素子分離部が必要とされており、この点
については特開平5−275474号公報に示される通
り、隣接したFETの間の半導体表面に半絶縁性基板に
達する溝を設けるという提案からも、この種の半導体装
置において必要な技術認識であることが理解される。
半導体装置及びその製造方法について説明する。GaA
s等の化合物半導体はSiに比べて大きい電子移動度を
持つこと及びGaAsの半絶縁性基板を用いることによ
り、低い寄生容量を実現できること等の特徴があり、こ
れらの特徴により化合物FETはアナログ及びデジタル
集積回路用に広く用いられている。例えば、携帯電話に
組み込まれる高出力増幅器として用いられるチップにお
いては、高効率及び高出力を得るために、普通1チップ
あたり2つ程度のFETが用いられ、これらチップはス
クライブライン部でスクライブされる。これらのFET
はその間での互いの干渉及び発振を防ぐため、FET間
の分離部、即ち素子分離部が必要とされており、この点
については特開平5−275474号公報に示される通
り、隣接したFETの間の半導体表面に半絶縁性基板に
達する溝を設けるという提案からも、この種の半導体装
置において必要な技術認識であることが理解される。
【0003】図5は従来の半導体装置における素子分離
製造方法の工程説明図であり、図中、1は保護膜、2は
電極、3は層間膜、4はバッファ層、5は半絶縁性基
板、6は電極窓、9は素子分離部、10はスクライブラ
イン部を示す。なお、図5(a1)ないし(a5)は素子
分離部9の工程順の変化を表し、図5(b1)ないし
(b5)はスクライブライン部10の工程順の変化を表
している。
製造方法の工程説明図であり、図中、1は保護膜、2は
電極、3は層間膜、4はバッファ層、5は半絶縁性基
板、6は電極窓、9は素子分離部、10はスクライブラ
イン部を示す。なお、図5(a1)ないし(a5)は素子
分離部9の工程順の変化を表し、図5(b1)ないし
(b5)はスクライブライン部10の工程順の変化を表
している。
【0004】図5(a1),(b1)に示すように、ま
ず、FETを一通り作成した後、層間膜3のエッチング
のために、1回目のレジスト8−1の形成を暗室で行
う。ここでレジスト8−1の開口幅としては、素子分離
部9は90μm、スクライブライン部10は80μmで
ある。次にFET間にある2層(SiN 5000Å+Si
O2 5000Å)から成る層間膜3をエッチングする。ま
ずSiNをCF4でドライエッチングし、SiO2をフッ
酸でウェットエッチングする。レジスト8−1を除去し
た後、続いて図5(a2),(b2)に示すように全面に
保護膜1となるSiNを5000Åつける。次にソースドレ
イン等のAu電極2上の保護膜1に電極窓6を形成する
ため、2回目のレジスト8−2形成を暗室で行う。次に
図5(a3),(b3)に示すように保護膜1をCF4で
ドライエッチングにより除去する。この時後の素子分離
エッチング及びスクライブライン形成のためにFET間
の保護膜1も同時にドライエッチングする。この時のレ
ジスト8−2の開口幅については、保護膜1が層間膜3
を覆う必要があるため、レジスト8−1の開口幅よりや
や小さくなり、素子分離部9及びスクライブライン部1
0で各々85μm、75μmとなる。レジスト8−2除
去後、素子分離エッチングのため、3回目のレジスト8
−3形成を暗室で行う。開口幅は15μmである。そし
て図5(a4)に示すようにリン酸:過酸化水素水:水
が4:1:5の組成のエッチング液を用いて10分間ウ
ェットエッチングを行う。この時エッチング量dはバッ
ファ層4及び半絶縁性基板5を合わせてd=約20μm
にもなる。これは、できるだけ完全に素子分離をしよう
としてバッファ層4をエッチング後、さらに半絶縁性基
板5の奥深くまでエッチングをしているためである。ま
たウェットエッチングのためサイドエッチングsが、レ
ジスト開口部の両側にs=約15μmもできてしまう。
最後にレジスト8−3除去を行い、図5(a5),
(b5)に示すようにウェーハ上のプロセスが完成す
る。
ず、FETを一通り作成した後、層間膜3のエッチング
のために、1回目のレジスト8−1の形成を暗室で行
う。ここでレジスト8−1の開口幅としては、素子分離
部9は90μm、スクライブライン部10は80μmで
ある。次にFET間にある2層(SiN 5000Å+Si
O2 5000Å)から成る層間膜3をエッチングする。ま
ずSiNをCF4でドライエッチングし、SiO2をフッ
酸でウェットエッチングする。レジスト8−1を除去し
た後、続いて図5(a2),(b2)に示すように全面に
保護膜1となるSiNを5000Åつける。次にソースドレ
イン等のAu電極2上の保護膜1に電極窓6を形成する
ため、2回目のレジスト8−2形成を暗室で行う。次に
図5(a3),(b3)に示すように保護膜1をCF4で
ドライエッチングにより除去する。この時後の素子分離
エッチング及びスクライブライン形成のためにFET間
の保護膜1も同時にドライエッチングする。この時のレ
ジスト8−2の開口幅については、保護膜1が層間膜3
を覆う必要があるため、レジスト8−1の開口幅よりや
や小さくなり、素子分離部9及びスクライブライン部1
0で各々85μm、75μmとなる。レジスト8−2除
去後、素子分離エッチングのため、3回目のレジスト8
−3形成を暗室で行う。開口幅は15μmである。そし
て図5(a4)に示すようにリン酸:過酸化水素水:水
が4:1:5の組成のエッチング液を用いて10分間ウ
ェットエッチングを行う。この時エッチング量dはバッ
ファ層4及び半絶縁性基板5を合わせてd=約20μm
にもなる。これは、できるだけ完全に素子分離をしよう
としてバッファ層4をエッチング後、さらに半絶縁性基
板5の奥深くまでエッチングをしているためである。ま
たウェットエッチングのためサイドエッチングsが、レ
ジスト開口部の両側にs=約15μmもできてしまう。
最後にレジスト8−3除去を行い、図5(a5),
(b5)に示すようにウェーハ上のプロセスが完成す
る。
【0005】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の製造方法では同一チップ上に2個以上のFE
Tを作成した場合、FET間の素子分離の完成までに暗
室工程が3回も必要になり工数がかかる外、素子分離部
及びスクライブ後のスクライブライン部のバッファ層が
保護膜に覆われておらず外気にむき出しになるため、バ
ッファ層に使われているAlGaAs層の酸化等を引き
起こしリーク電流等を発生するという問題点があった。
また、できるだけ完全に素子分離をしようとして、約2
0μmも深さ方向にエッチングするため、図5(a4)
に示すように素子分離部の両側併せて2s=30μmも
のサイドエッチングが生じてしまうので、これを考慮し
てFET間の設計をする必要があるため、ウェーハあた
りのチップ数が少ないという問題点があった。
うな従来の製造方法では同一チップ上に2個以上のFE
Tを作成した場合、FET間の素子分離の完成までに暗
室工程が3回も必要になり工数がかかる外、素子分離部
及びスクライブ後のスクライブライン部のバッファ層が
保護膜に覆われておらず外気にむき出しになるため、バ
ッファ層に使われているAlGaAs層の酸化等を引き
起こしリーク電流等を発生するという問題点があった。
また、できるだけ完全に素子分離をしようとして、約2
0μmも深さ方向にエッチングするため、図5(a4)
に示すように素子分離部の両側併せて2s=30μmも
のサイドエッチングが生じてしまうので、これを考慮し
てFET間の設計をする必要があるため、ウェーハあた
りのチップ数が少ないという問題点があった。
【0006】なお、前記素子分離部をどの程度にするか
は、図5(a5)に示すように素子分離部の垂直方向に
ついては、半絶縁性基板側からアンドープGaAs5000
Å、アンドープAl0.2Ga0.8As2000Å、アンドープ
GaAs1000Åからなるバッファ層がすべて除去されて
いることが重要である。これは、バッファ層の比抵抗が
数〜数十Ωcmであるのに対し、半絶縁性基板5の比抵
抗は107Ωcm以上で極めて高いため、半絶縁性基板
5に達するまで分離していれば、FET間の導通は無く
なり、相互の干渉も無くなり、また、水平方向について
はFET間が数十μm程度分離されていればFET間の
干渉は起こらない。
は、図5(a5)に示すように素子分離部の垂直方向に
ついては、半絶縁性基板側からアンドープGaAs5000
Å、アンドープAl0.2Ga0.8As2000Å、アンドープ
GaAs1000Åからなるバッファ層がすべて除去されて
いることが重要である。これは、バッファ層の比抵抗が
数〜数十Ωcmであるのに対し、半絶縁性基板5の比抵
抗は107Ωcm以上で極めて高いため、半絶縁性基板
5に達するまで分離していれば、FET間の導通は無く
なり、相互の干渉も無くなり、また、水平方向について
はFET間が数十μm程度分離されていればFET間の
干渉は起こらない。
【0007】本発明は上記従来の問題点を解決するもの
であり、バッファ層のリーク電流発生等の問題や、素子
分離エッチング時のサイドエッチングの影響が無く、ウ
ェーハ当たりのチップ数が大きい半導体装置及びその製
造方法を提供することを目的とする。
であり、バッファ層のリーク電流発生等の問題や、素子
分離エッチング時のサイドエッチングの影響が無く、ウ
ェーハ当たりのチップ数が大きい半導体装置及びその製
造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明は、半絶縁性基板
の表面上に形成したバッファ層と、このバッファ層の表
面上に分離配置した複数の活性層と、これ等の複数の活
性層上及びその周囲のバッファ層上を活性層毎に個別に
覆い且つ前記複数の活性層間の素子分離部で開口させて
形成した層間膜とを備えた複数の半導体素子と、層間膜
の開口下部であってバッファ層上面側から半絶縁性基板
に達するように形成した、バッファ層の開口の幅が層間
膜の開口の幅よりも大きい溝と、バッファ層の溝の側部
に形成した保護膜とが備えられた半導体装置である。
又、本発明は、半絶縁性基板の表面上にバッファ層を形
成する工程と、このバッファ層の上に活性層を分離配置
して形成する工程と、活性層上を覆う層間膜を形成する
工程と、分離配置された活性層間の素子分離部に第1の
開口を備えたレジストを形成する工程と、レジストの第
1の開口を用いて層間膜とバッファ層とをエッチングす
ることにより、層間膜に第2の開口を形成すると共に、
この第2の開口下部のバッファ層から半絶縁性基板に達
する溝を形成する工程と、バッファ層の溝の側部に保護
膜を形成する工程とからなる半導体装置の製造方法であ
る。
の表面上に形成したバッファ層と、このバッファ層の表
面上に分離配置した複数の活性層と、これ等の複数の活
性層上及びその周囲のバッファ層上を活性層毎に個別に
覆い且つ前記複数の活性層間の素子分離部で開口させて
形成した層間膜とを備えた複数の半導体素子と、層間膜
の開口下部であってバッファ層上面側から半絶縁性基板
に達するように形成した、バッファ層の開口の幅が層間
膜の開口の幅よりも大きい溝と、バッファ層の溝の側部
に形成した保護膜とが備えられた半導体装置である。
又、本発明は、半絶縁性基板の表面上にバッファ層を形
成する工程と、このバッファ層の上に活性層を分離配置
して形成する工程と、活性層上を覆う層間膜を形成する
工程と、分離配置された活性層間の素子分離部に第1の
開口を備えたレジストを形成する工程と、レジストの第
1の開口を用いて層間膜とバッファ層とをエッチングす
ることにより、層間膜に第2の開口を形成すると共に、
この第2の開口下部のバッファ層から半絶縁性基板に達
する溝を形成する工程と、バッファ層の溝の側部に保護
膜を形成する工程とからなる半導体装置の製造方法であ
る。
【0009】この発明によれば、バッファ層のリーク電
流発生等の問題や、素子分離エッチング時のサイドエッ
チングの影響が無く、ウェーハ当たりのチップ数が大き
い半導体装置が得られる。
流発生等の問題や、素子分離エッチング時のサイドエッ
チングの影響が無く、ウェーハ当たりのチップ数が大き
い半導体装置が得られる。
【0010】
【発明の実施の形態】以下本発明の各実施の形態につい
て図面を参照しながら説明する。なお、前記従来のもの
と同一部分については各実施の形態共同一符号を用いる
ものとする。
て図面を参照しながら説明する。なお、前記従来のもの
と同一部分については各実施の形態共同一符号を用いる
ものとする。
【0011】(実施の形態1)図1は本発明の半導体装
置及びその製造方法の実施の形態1における素子分離製
造方法の工程説明図であり、図中、1は保護膜、2は電
極、3は層間膜、4はバッファ層、5は半絶縁性基板、
6は電極窓、9は素子分離部、10はスクライブライン
部を示す。なお、図1(a1)ないし(a5)は素子分離
部9の工程順の変化を表し、図1(b1)ないし(b5)
はスクライブライン部10の工程順の変化を表してい
る。
置及びその製造方法の実施の形態1における素子分離製
造方法の工程説明図であり、図中、1は保護膜、2は電
極、3は層間膜、4はバッファ層、5は半絶縁性基板、
6は電極窓、9は素子分離部、10はスクライブライン
部を示す。なお、図1(a1)ないし(a5)は素子分離
部9の工程順の変化を表し、図1(b1)ないし(b5)
はスクライブライン部10の工程順の変化を表してい
る。
【0012】図1(a1),(b1)に示すように、ま
ず、FETを一通り作成した後、層間膜3のエッチング
のために、1回目のレジスト7−1形成を暗室で行う。
ここでレジスト7−1の開口幅としては、素子分離部9
は15μm、スクライブライン部10は80μmであ
る。次にFET間にある2層(SiN 5000Å+SiO
25000Å)から成る層間膜3をエッチングする。まずS
iNをCF4でドライエッチングし、SiO2をフッ酸で
ウェットエッチングする。続いて図1(a2),(b2)
に示すように、リン酸:過酸化水素水:水の組成が4:
1:20のエッチング液を用いて、約1μmウェットエ
ッチングする。この時、バッファ層4が8000Åおよび半
絶縁性基板5が2000Åエッチングされ溝ができる。この
溝は半絶縁性基板5の表面に達するだけではなく少し
(約1μm〜数Å程度)これに食い込むようにエッチン
グすることによりバッファ層4と半絶縁性基板5との容
量によるリーク電流を低減できる。ただし、あまり深く
エッチングすると半絶縁性基板5の割れが発生し、また
分離幅が増大してしまうので注意を要する。このような
エッチングを行なう場合、従来の4:1:5の組成の液
は、エッチングレートが2μm/分で速すぎるため、1
μmのエッチングには不適当であるが、4:1:20の
組成液のエッチングレートは0.3μm/分であり、エ
ッチングの精度が高く適当である。従来の図5(a4)
では、レジスト開口幅15μmを如何に小さくしても、
サイドエッチング量の(2s=)30μm以下に素子間
を狭められない。一方、本実施の形態では、素子分離の
ために水平方向にとるべき必要最小限の距離分だけレジ
スト7−1が開口されていればよく、本実施の形態の場
合、開口幅は15μmである。
ず、FETを一通り作成した後、層間膜3のエッチング
のために、1回目のレジスト7−1形成を暗室で行う。
ここでレジスト7−1の開口幅としては、素子分離部9
は15μm、スクライブライン部10は80μmであ
る。次にFET間にある2層(SiN 5000Å+SiO
25000Å)から成る層間膜3をエッチングする。まずS
iNをCF4でドライエッチングし、SiO2をフッ酸で
ウェットエッチングする。続いて図1(a2),(b2)
に示すように、リン酸:過酸化水素水:水の組成が4:
1:20のエッチング液を用いて、約1μmウェットエ
ッチングする。この時、バッファ層4が8000Åおよび半
絶縁性基板5が2000Åエッチングされ溝ができる。この
溝は半絶縁性基板5の表面に達するだけではなく少し
(約1μm〜数Å程度)これに食い込むようにエッチン
グすることによりバッファ層4と半絶縁性基板5との容
量によるリーク電流を低減できる。ただし、あまり深く
エッチングすると半絶縁性基板5の割れが発生し、また
分離幅が増大してしまうので注意を要する。このような
エッチングを行なう場合、従来の4:1:5の組成の液
は、エッチングレートが2μm/分で速すぎるため、1
μmのエッチングには不適当であるが、4:1:20の
組成液のエッチングレートは0.3μm/分であり、エ
ッチングの精度が高く適当である。従来の図5(a4)
では、レジスト開口幅15μmを如何に小さくしても、
サイドエッチング量の(2s=)30μm以下に素子間
を狭められない。一方、本実施の形態では、素子分離の
ために水平方向にとるべき必要最小限の距離分だけレジ
スト7−1が開口されていればよく、本実施の形態の場
合、開口幅は15μmである。
【0013】次にレジスト7−1除去後、図1
(a3),(b3)に示すように保護膜1としてSiNを
5000Å形成する。この時、サイドエッチング量は僅かに
s=0.75μmであり、サイドエッチング部分のSiNの
カバレッジに問題は無い。次に暗室で電極窓6の形成の
ために、2回目のレジスト7−2形成を行う。この時ス
クライブライン部10と段差のある電極窓6の部分のレ
ジスト7−2を同時に露光して開口する必要がある。し
かし、d=1μmしか素子分離エッチングしていないた
め、全段差はAuの電極2の厚さ2μm、層間膜3の厚
さ1μm、素子分離エッチング量のd=1μmの合計4
μmであり、図5(b3)に示すように従来の段差の3
μmと大差ない。よって焦点深度が合わない等の問題は
無く、従来の露光条件で開口可能である。その後、図1
(a4),(b4)に示すように保護膜1をCF4でドラ
イエッチングし、図1(a5),(b5)に示すようにレ
ジスト7−2除去して完成する。このようにして完成し
た半導体装置は層間膜3の開口幅が素子分離部9におい
てバッファ層4の開口部より狭いので、バッファ層4が
層間膜3の開口部へ出っ張り、これにより、層間膜3上
の電極部からバッファ層4への電流の漏れや汚染による
電気的な接続もなくなる。
(a3),(b3)に示すように保護膜1としてSiNを
5000Å形成する。この時、サイドエッチング量は僅かに
s=0.75μmであり、サイドエッチング部分のSiNの
カバレッジに問題は無い。次に暗室で電極窓6の形成の
ために、2回目のレジスト7−2形成を行う。この時ス
クライブライン部10と段差のある電極窓6の部分のレ
ジスト7−2を同時に露光して開口する必要がある。し
かし、d=1μmしか素子分離エッチングしていないた
め、全段差はAuの電極2の厚さ2μm、層間膜3の厚
さ1μm、素子分離エッチング量のd=1μmの合計4
μmであり、図5(b3)に示すように従来の段差の3
μmと大差ない。よって焦点深度が合わない等の問題は
無く、従来の露光条件で開口可能である。その後、図1
(a4),(b4)に示すように保護膜1をCF4でドラ
イエッチングし、図1(a5),(b5)に示すようにレ
ジスト7−2除去して完成する。このようにして完成し
た半導体装置は層間膜3の開口幅が素子分離部9におい
てバッファ層4の開口部より狭いので、バッファ層4が
層間膜3の開口部へ出っ張り、これにより、層間膜3上
の電極部からバッファ層4への電流の漏れや汚染による
電気的な接続もなくなる。
【0014】図2は本発明の半導体装置及びその製造方
法の実施の形態1におけるゲートドレイン間の逆方向電
圧Vgdと電流Igdとの関係を示すグラフであり、図
5に示される従来の方法で作られたFETと、本実施の
形態の方法で作られたFETとのリーク電流の測定結果
を比較してある。Vgd=−20Vで、従来はIgd=
10~1A/mmに対し、本実施の形態では100分の1
の10~3A/mmに減少していることが分かる。
法の実施の形態1におけるゲートドレイン間の逆方向電
圧Vgdと電流Igdとの関係を示すグラフであり、図
5に示される従来の方法で作られたFETと、本実施の
形態の方法で作られたFETとのリーク電流の測定結果
を比較してある。Vgd=−20Vで、従来はIgd=
10~1A/mmに対し、本実施の形態では100分の1
の10~3A/mmに減少していることが分かる。
【0015】図3は本発明の半導体装置及びその製造方
法の実施の形態1における素子分離製造方法により製造
されたスクライブ後のチップを示し、図3(a)は平面
図、図3(b)は図3(a)のA−A線に沿う断面図、
図3(c)はFET部分の最終的な形状を示す断面図で
ある。図中、6−1はゲート電極窓、6−2はソース電
極窓、6−3はドレイン電極窓、12は活性層を示す。
なお、この図3に示される構成の詳細については前記製
造方法の説明の項等に示唆されているので、その説明は
省略する。
法の実施の形態1における素子分離製造方法により製造
されたスクライブ後のチップを示し、図3(a)は平面
図、図3(b)は図3(a)のA−A線に沿う断面図、
図3(c)はFET部分の最終的な形状を示す断面図で
ある。図中、6−1はゲート電極窓、6−2はソース電
極窓、6−3はドレイン電極窓、12は活性層を示す。
なお、この図3に示される構成の詳細については前記製
造方法の説明の項等に示唆されているので、その説明は
省略する。
【0016】以上のように本実施の形態によれば、FE
Tの作成後から完成するまで、2回だけ暗室工程をすれ
ばよく、従来の3回に比べて工程を削減できると同時
に、この時、図1(a5),(b5)に示すように素子分
離部9及びスクライブライン部10のバッファ層4が保
護膜1のSiNで覆われており、外気に触れることが無
く、そのため素子分離部9及びスクライブライン部10
のバッファ層4が酸化して、これがバッファ層4を通し
てチャネル部分にリーク電流を発生させる要因になる等
の問題はない。更に、1チップ上のFET間の距離を決
める時、素子分離エッチング後のサイドエッチング量を
考慮する必要は無く、従来は30μm程度空けなければ
ならなかったことに比べて、大きくFET間距離を縮め
て設計でき、ウェーハあたりのチップ数が従来とくらべ
て大きく増加する。更にまた、図3に示すようにスクラ
イブライン部10の間に素子分離部9を設けて保護膜1
でFETを囲むように構成されているので、保護及び素
子分離効果が高くなる。
Tの作成後から完成するまで、2回だけ暗室工程をすれ
ばよく、従来の3回に比べて工程を削減できると同時
に、この時、図1(a5),(b5)に示すように素子分
離部9及びスクライブライン部10のバッファ層4が保
護膜1のSiNで覆われており、外気に触れることが無
く、そのため素子分離部9及びスクライブライン部10
のバッファ層4が酸化して、これがバッファ層4を通し
てチャネル部分にリーク電流を発生させる要因になる等
の問題はない。更に、1チップ上のFET間の距離を決
める時、素子分離エッチング後のサイドエッチング量を
考慮する必要は無く、従来は30μm程度空けなければ
ならなかったことに比べて、大きくFET間距離を縮め
て設計でき、ウェーハあたりのチップ数が従来とくらべ
て大きく増加する。更にまた、図3に示すようにスクラ
イブライン部10の間に素子分離部9を設けて保護膜1
でFETを囲むように構成されているので、保護及び素
子分離効果が高くなる。
【0017】(実施の形態2)図4は本発明の半導体装
置及びその製造方法の実施の形態2における素子分離製
造方法の工程説明図であり、図中、1は保護膜、2は電
極、3は層間膜、4はバッファ層、5は半絶縁性基板、
6は電極窓、9は素子分離部、10はスクライブライン
部、11はイオン注入層を示す。なお、図4(a1)な
いし(a5)は素子分離部9の工程順の変化を表し、図
4(b1)ないし(b5)はスクライブライン部10の工
程順の変化を表している。
置及びその製造方法の実施の形態2における素子分離製
造方法の工程説明図であり、図中、1は保護膜、2は電
極、3は層間膜、4はバッファ層、5は半絶縁性基板、
6は電極窓、9は素子分離部、10はスクライブライン
部、11はイオン注入層を示す。なお、図4(a1)な
いし(a5)は素子分離部9の工程順の変化を表し、図
4(b1)ないし(b5)はスクライブライン部10の工
程順の変化を表している。
【0018】図4(a1),(b1)に示すように、ま
ず、FETを一通り作成した後、層間膜3のエッチング
のために、1回目のレジスト7−1形成を暗室で行う。
ここでレジスト7−1の開口幅としては、素子分離部9
は15μm、スクライブライン部10は80μmであ
る。次にFET間にある2層(SiN 5000Å+SiO
25000Å)から成る層間膜3をエッチングする。SiN
をCF4でドライエッチングし、SiO2をフッ酸でウェ
ットエッチングする。続いて図4(a2),(b2)に示
すように、レジスト7−1をマスクとして、ボロン(B
+)を加速エネルギー120keV、ドーズ量1×10
13cm~2の条件で絶縁用イオン注入層11の形成を行う。
ここでボロンの他に酸素(O+)またはプロトン(H+)
を注入しても良い。次に図4(a3),(b3)に示す保
護膜1としてSiNを5000Å形成し、更に図4
(a4),(b4)に示すように、電極窓6の部分及びス
クライブライン部10の保護膜1をCF4でドライエッ
チングした後、図4(a5),(b5)に示すようにレジ
スト7−2を除去して完成する。
ず、FETを一通り作成した後、層間膜3のエッチング
のために、1回目のレジスト7−1形成を暗室で行う。
ここでレジスト7−1の開口幅としては、素子分離部9
は15μm、スクライブライン部10は80μmであ
る。次にFET間にある2層(SiN 5000Å+SiO
25000Å)から成る層間膜3をエッチングする。SiN
をCF4でドライエッチングし、SiO2をフッ酸でウェ
ットエッチングする。続いて図4(a2),(b2)に示
すように、レジスト7−1をマスクとして、ボロン(B
+)を加速エネルギー120keV、ドーズ量1×10
13cm~2の条件で絶縁用イオン注入層11の形成を行う。
ここでボロンの他に酸素(O+)またはプロトン(H+)
を注入しても良い。次に図4(a3),(b3)に示す保
護膜1としてSiNを5000Å形成し、更に図4
(a4),(b4)に示すように、電極窓6の部分及びス
クライブライン部10の保護膜1をCF4でドライエッ
チングした後、図4(a5),(b5)に示すようにレジ
スト7−2を除去して完成する。
【0019】以上のように本実施の形態によれば、前記
実施の形態1と同様、暗室工程の削減が可能であり、ま
た、図4(a5),(b5)に示すように素子分離部9及
びスクライブライン部10のバッファ層4がイオン注入
層11で覆われており、前記のリーク電流発生等の問題
はない。
実施の形態1と同様、暗室工程の削減が可能であり、ま
た、図4(a5),(b5)に示すように素子分離部9及
びスクライブライン部10のバッファ層4がイオン注入
層11で覆われており、前記のリーク電流発生等の問題
はない。
【0020】
【発明の効果】以上のように本発明によれば、素子分離
完成までの暗室工程を削減でき、素子分離部及びスクラ
イブライン部のバッファ層が保護膜に覆われているため
リーク電流等の問題が発生せず、更に素子分離エッチン
グと同時に発生するサイドエッチングの影響が無いので
ウェーハあたりのチップ数が増加する等の有利な効果が
得られる。
完成までの暗室工程を削減でき、素子分離部及びスクラ
イブライン部のバッファ層が保護膜に覆われているため
リーク電流等の問題が発生せず、更に素子分離エッチン
グと同時に発生するサイドエッチングの影響が無いので
ウェーハあたりのチップ数が増加する等の有利な効果が
得られる。
【図1】本発明の半導体装置及びその製造方法の実施の
形態1における素子分離製造方法の工程説明図
形態1における素子分離製造方法の工程説明図
【図2】本発明の半導体装置及びその製造方法の実施の
形態1におけるゲートドレイン間の逆方向電圧Vgdと
電流Igdとの関係を示す図
形態1におけるゲートドレイン間の逆方向電圧Vgdと
電流Igdとの関係を示す図
【図3】本発明の半導体装置及びその製造方法の実施の
形態1における素子分離製造方法により製造されたスク
ライブ後のチップを示す平面図及び断面図
形態1における素子分離製造方法により製造されたスク
ライブ後のチップを示す平面図及び断面図
【図4】本発明の半導体装置及びその製造方法の実施の
形態2における素子分離製造方法の工程説明図
形態2における素子分離製造方法の工程説明図
【図5】従来の半導体装置及びその製造方法における素
子分離製造方法の工程説明図
子分離製造方法の工程説明図
1 保護膜 2 電極 3 層間膜 4 バッファ層 5 半絶縁性基板 6 電極窓 6−1 ゲート電極窓 6−2 ソース電極窓 6−3 ドレイン電極窓 7−1,7−2 レジスト 8−1,8−2,8−3 レジスト 9 素子分離部 10 スクライブライン部 11 イオン注入層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−49465(JP,A) 特開 昭63−52482(JP,A) 特開 平2−98946(JP,A) 特開 平6−151583(JP,A) 特開 平4−261044(JP,A) 特開 昭60−231368(JP,A) 特開 平5−129272(JP,A) 特開 平8−17788(JP,A) 特開 平2−69943(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/76 H01L 29/80 - 29/812
Claims (6)
- 【請求項1】 半絶縁性基板の表面上に形成したバッフ
ァ層と、 該バッファ層の表面上に分離配置した複数の活性層と、
該複数の活性層の表面及びその周囲の前記バッファ層の
表面を前記活性層毎に個別に覆い且つ前記複数の活性層
間の素子分離部で開口させて形成した層間膜とを備えた
複数の 半導体素子と、前記層間膜の開口下部であって前記バッファ層上面側か
ら前記半絶縁性基板に達するように形成した、前記バッ
ファ層の開口の幅が前記層間膜の開口の幅よりも大きい
溝と、 前 記バッファ層の前記溝の側部に形成した保護膜とが備
えられたことを特徴とする半導体装置。 - 【請求項2】 前記半絶縁性基板の前記溝の底面に保護
膜を形成した請求項1記載の半導体装置。 - 【請求項3】 前記バッファ層は少なくともAlGaA
s層を有する請求項1記載の半導体装置。 - 【請求項4】 半絶縁性基板の表面上にバッファ層を形
成する工程と、 該バッファ層の表面上に活性層を分離配置して形成する
工程と、 前記活性層の表面及びその周囲の前記バッファ層の表面
を覆う層間膜を形成する工程と、 前記分離配置された活性層間の素子分離部に第1の開口
を備えたレジストを形成する工程と、 前記レジストの前記第1の開口を用いて前記層間膜と前
記バッファ層とをエッチングすることにより、前記層間
膜に第2の開口を形成すると共に、該第2の開口下部の
前記バッファ層から前記半絶縁性基板に達する溝を形成
する工程と、 前記バッファ層の前記溝の側部に保護膜を形成する工程
と からなることを特徴とする半導体装置の製造方法。 - 【請求項5】 前記層間膜に形成された前記第2の開口
の幅は、前記バッファ層に形成された前記溝の開口の幅
よりも小さい請求項4記載の半導体装置の製造方法。 - 【請求項6】 前記活性層と前記層間膜とを備えた半導
体素子の電極上の前記保護膜及びスクライブライン上の
前記保護膜を同時にエッチングする工程を有する請求項
4記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10002291A JP3005938B2 (ja) | 1998-01-08 | 1998-01-08 | 半導体装置及びその製造方法 |
US09/226,415 US6218685B1 (en) | 1998-01-08 | 1999-01-06 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10002291A JP3005938B2 (ja) | 1998-01-08 | 1998-01-08 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11204631A JPH11204631A (ja) | 1999-07-30 |
JP3005938B2 true JP3005938B2 (ja) | 2000-02-07 |
Family
ID=11525283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10002291A Expired - Fee Related JP3005938B2 (ja) | 1998-01-08 | 1998-01-08 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
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JP (1) | JP3005938B2 (ja) |
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CN101853882B (zh) * | 2009-04-01 | 2016-03-23 | 台湾积体电路制造股份有限公司 | 具有改进的开关电流比的高迁移率多面栅晶体管 |
JP2010258148A (ja) * | 2009-04-23 | 2010-11-11 | Sharp Corp | 化合物半導体素子 |
US8455860B2 (en) | 2009-04-30 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing source/drain resistance of III-V based transistors |
US9768305B2 (en) | 2009-05-29 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gradient ternary or quaternary multiple-gate transistor |
US8617976B2 (en) * | 2009-06-01 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain re-growth for manufacturing III-V based transistors |
US8455929B2 (en) | 2010-06-30 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Formation of III-V based devices on semiconductor substrates |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60231368A (ja) | 1984-05-01 | 1985-11-16 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS6352482A (ja) | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 砒化ガリウム半導体装置の製造方法 |
JP2884596B2 (ja) | 1988-05-24 | 1999-04-19 | 富士通株式会社 | 化合物半導体装置、および素子分離帯の製造方法 |
JPH0812910B2 (ja) | 1988-09-05 | 1996-02-07 | 日本電気株式会社 | 化合物半導体装置およびその製造方法 |
JPH0298946A (ja) | 1988-10-05 | 1990-04-11 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
JPH05129272A (ja) | 1991-10-31 | 1993-05-25 | Canon Inc | 半導体装置及びその製造方法 |
JP3092298B2 (ja) | 1992-03-30 | 2000-09-25 | 株式会社日立製作所 | 化合物半導体集積回路および光再生中継器 |
JPH0817788A (ja) | 1994-06-30 | 1996-01-19 | Toshiba Corp | 半導体素子の製造方法 |
US5514605A (en) | 1994-08-24 | 1996-05-07 | Nec Corporation | Fabrication process for compound semiconductor device |
JP3078257B2 (ja) * | 1998-04-15 | 2000-08-21 | ティーディーケイ株式会社 | 有機el表示装置及びその製造方法 |
-
1998
- 1998-01-08 JP JP10002291A patent/JP3005938B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-06 US US09/226,415 patent/US6218685B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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US6218685B1 (en) | 2001-04-17 |
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