JP3005938B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H01L23/3157—Partial encapsulation or coating
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特に半絶縁性基板上に形成された電界効果ト
ランジスタ（以下ＦＥＴという）及びその素子分離製造
方法に関する。
製造方法、特に半絶縁性基板上に形成された電界効果ト
ランジスタ（以下ＦＥＴという）及びその素子分離製造
方法に関する。
【０００２】
【従来の技術】以下図面を参照しながら従来のこの種の
半導体装置及びその製造方法について説明する。ＧａＡ
ｓ等の化合物半導体はＳｉに比べて大きい電子移動度を
持つこと及びＧａＡｓの半絶縁性基板を用いることによ
り、低い寄生容量を実現できること等の特徴があり、こ
れらの特徴により化合物ＦＥＴはアナログ及びデジタル
集積回路用に広く用いられている。例えば、携帯電話に
組み込まれる高出力増幅器として用いられるチップにお
いては、高効率及び高出力を得るために、普通１チップ
あたり２つ程度のＦＥＴが用いられ、これらチップはス
クライブライン部でスクライブされる。これらのＦＥＴ
はその間での互いの干渉及び発振を防ぐため、ＦＥＴ間
の分離部、即ち素子分離部が必要とされており、この点
については特開平５−２７５４７４号公報に示される通
り、隣接したＦＥＴの間の半導体表面に半絶縁性基板に
達する溝を設けるという提案からも、この種の半導体装
置において必要な技術認識であることが理解される。
半導体装置及びその製造方法について説明する。ＧａＡ
ｓ等の化合物半導体はＳｉに比べて大きい電子移動度を
持つこと及びＧａＡｓの半絶縁性基板を用いることによ
り、低い寄生容量を実現できること等の特徴があり、こ
れらの特徴により化合物ＦＥＴはアナログ及びデジタル
集積回路用に広く用いられている。例えば、携帯電話に
組み込まれる高出力増幅器として用いられるチップにお
いては、高効率及び高出力を得るために、普通１チップ
あたり２つ程度のＦＥＴが用いられ、これらチップはス
クライブライン部でスクライブされる。これらのＦＥＴ
はその間での互いの干渉及び発振を防ぐため、ＦＥＴ間
の分離部、即ち素子分離部が必要とされており、この点
については特開平５−２７５４７４号公報に示される通
り、隣接したＦＥＴの間の半導体表面に半絶縁性基板に
達する溝を設けるという提案からも、この種の半導体装
置において必要な技術認識であることが理解される。
【０００３】図５は従来の半導体装置における素子分離
製造方法の工程説明図であり、図中、１は保護膜、２は
電極、３は層間膜、４はバッファ層、５は半絶縁性基
板、６は電極窓、９は素子分離部、１０はスクライブラ
イン部を示す。なお、図５（ａ1）ないし（ａ5）は素子
分離部９の工程順の変化を表し、図５（ｂ1）ないし
（ｂ5）はスクライブライン部１０の工程順の変化を表
している。
製造方法の工程説明図であり、図中、１は保護膜、２は
電極、３は層間膜、４はバッファ層、５は半絶縁性基
板、６は電極窓、９は素子分離部、１０はスクライブラ
イン部を示す。なお、図５（ａ1）ないし（ａ5）は素子
分離部９の工程順の変化を表し、図５（ｂ1）ないし
（ｂ5）はスクライブライン部１０の工程順の変化を表
している。
【０００４】図５（ａ1），（ｂ1）に示すように、ま
ず、ＦＥＴを一通り作成した後、層間膜３のエッチング
のために、１回目のレジスト８−１の形成を暗室で行
う。ここでレジスト８−１の開口幅としては、素子分離
部９は９０μｍ、スクライブライン部１０は８０μｍで
ある。次にＦＥＴ間にある２層（ＳｉＮ 5000Å＋Ｓｉ
Ｏ2 5000Å）から成る層間膜３をエッチングする。ま
ずＳｉＮをＣＦ4でドライエッチングし、ＳｉＯ2をフッ
酸でウェットエッチングする。レジスト８−１を除去し
た後、続いて図５（ａ2），（ｂ2）に示すように全面に
保護膜１となるＳｉＮを5000Åつける。次にソースドレ
イン等のＡｕ電極２上の保護膜１に電極窓６を形成する
ため、２回目のレジスト８−２形成を暗室で行う。次に
図５（ａ3），（ｂ3）に示すように保護膜１をＣＦ4で
ドライエッチングにより除去する。この時後の素子分離
エッチング及びスクライブライン形成のためにＦＥＴ間
の保護膜１も同時にドライエッチングする。この時のレ
ジスト８−２の開口幅については、保護膜１が層間膜３
を覆う必要があるため、レジスト８−１の開口幅よりや
や小さくなり、素子分離部９及びスクライブライン部１
０で各々８５μｍ、７５μｍとなる。レジスト８−２除
去後、素子分離エッチングのため、３回目のレジスト８
−３形成を暗室で行う。開口幅は１５μｍである。そし
て図５（ａ4）に示すようにリン酸：過酸化水素水：水
が４：１：５の組成のエッチング液を用いて１０分間ウ
ェットエッチングを行う。この時エッチング量ｄはバッ
ファ層４及び半絶縁性基板５を合わせてｄ＝約２０μｍ
にもなる。これは、できるだけ完全に素子分離をしよう
としてバッファ層４をエッチング後、さらに半絶縁性基
板５の奥深くまでエッチングをしているためである。ま
たウェットエッチングのためサイドエッチングｓが、レ
ジスト開口部の両側にｓ＝約１５μｍもできてしまう。
最後にレジスト８−３除去を行い、図５（ａ5），
（ｂ5）に示すようにウェーハ上のプロセスが完成す
る。
ず、ＦＥＴを一通り作成した後、層間膜３のエッチング
のために、１回目のレジスト８−１の形成を暗室で行
う。ここでレジスト８−１の開口幅としては、素子分離
部９は９０μｍ、スクライブライン部１０は８０μｍで
ある。次にＦＥＴ間にある２層（ＳｉＮ 5000Å＋Ｓｉ
Ｏ2 5000Å）から成る層間膜３をエッチングする。ま
ずＳｉＮをＣＦ4でドライエッチングし、ＳｉＯ2をフッ
酸でウェットエッチングする。レジスト８−１を除去し
た後、続いて図５（ａ2），（ｂ2）に示すように全面に
保護膜１となるＳｉＮを5000Åつける。次にソースドレ
イン等のＡｕ電極２上の保護膜１に電極窓６を形成する
ため、２回目のレジスト８−２形成を暗室で行う。次に
図５（ａ3），（ｂ3）に示すように保護膜１をＣＦ4で
ドライエッチングにより除去する。この時後の素子分離
エッチング及びスクライブライン形成のためにＦＥＴ間
の保護膜１も同時にドライエッチングする。この時のレ
ジスト８−２の開口幅については、保護膜１が層間膜３
を覆う必要があるため、レジスト８−１の開口幅よりや
や小さくなり、素子分離部９及びスクライブライン部１
０で各々８５μｍ、７５μｍとなる。レジスト８−２除
去後、素子分離エッチングのため、３回目のレジスト８
−３形成を暗室で行う。開口幅は１５μｍである。そし
て図５（ａ4）に示すようにリン酸：過酸化水素水：水
が４：１：５の組成のエッチング液を用いて１０分間ウ
ェットエッチングを行う。この時エッチング量ｄはバッ
ファ層４及び半絶縁性基板５を合わせてｄ＝約２０μｍ
にもなる。これは、できるだけ完全に素子分離をしよう
としてバッファ層４をエッチング後、さらに半絶縁性基
板５の奥深くまでエッチングをしているためである。ま
たウェットエッチングのためサイドエッチングｓが、レ
ジスト開口部の両側にｓ＝約１５μｍもできてしまう。
最後にレジスト８−３除去を行い、図５（ａ5），
（ｂ5）に示すようにウェーハ上のプロセスが完成す
る。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の製造方法では同一チップ上に２個以上のＦＥ
Ｔを作成した場合、ＦＥＴ間の素子分離の完成までに暗
室工程が３回も必要になり工数がかかる外、素子分離部
及びスクライブ後のスクライブライン部のバッファ層が
保護膜に覆われておらず外気にむき出しになるため、バ
ッファ層に使われているＡｌＧａＡｓ層の酸化等を引き
起こしリーク電流等を発生するという問題点があった。
また、できるだけ完全に素子分離をしようとして、約２
０μｍも深さ方向にエッチングするため、図５（ａ4）
に示すように素子分離部の両側併せて２ｓ＝３０μｍも
のサイドエッチングが生じてしまうので、これを考慮し
てＦＥＴ間の設計をする必要があるため、ウェーハあた
りのチップ数が少ないという問題点があった。
うな従来の製造方法では同一チップ上に２個以上のＦＥ
Ｔを作成した場合、ＦＥＴ間の素子分離の完成までに暗
室工程が３回も必要になり工数がかかる外、素子分離部
及びスクライブ後のスクライブライン部のバッファ層が
保護膜に覆われておらず外気にむき出しになるため、バ
ッファ層に使われているＡｌＧａＡｓ層の酸化等を引き
起こしリーク電流等を発生するという問題点があった。
また、できるだけ完全に素子分離をしようとして、約２
０μｍも深さ方向にエッチングするため、図５（ａ4）
に示すように素子分離部の両側併せて２ｓ＝３０μｍも
のサイドエッチングが生じてしまうので、これを考慮し
てＦＥＴ間の設計をする必要があるため、ウェーハあた
りのチップ数が少ないという問題点があった。
【０００６】なお、前記素子分離部をどの程度にするか
は、図５（ａ5）に示すように素子分離部の垂直方向に
ついては、半絶縁性基板側からアンドープＧａＡｓ5000
Å、アンドープＡｌ0.2Ｇａ0.8Ａｓ2000Å、アンドープ
ＧａＡｓ1000Åからなるバッファ層がすべて除去されて
いることが重要である。これは、バッファ層の比抵抗が
数〜数十Ωｃｍであるのに対し、半絶縁性基板５の比抵
抗は１０7Ωｃｍ以上で極めて高いため、半絶縁性基板
５に達するまで分離していれば、ＦＥＴ間の導通は無く
なり、相互の干渉も無くなり、また、水平方向について
はＦＥＴ間が数十μｍ程度分離されていればＦＥＴ間の
干渉は起こらない。
は、図５（ａ5）に示すように素子分離部の垂直方向に
ついては、半絶縁性基板側からアンドープＧａＡｓ5000
Å、アンドープＡｌ0.2Ｇａ0.8Ａｓ2000Å、アンドープ
ＧａＡｓ1000Åからなるバッファ層がすべて除去されて
いることが重要である。これは、バッファ層の比抵抗が
数〜数十Ωｃｍであるのに対し、半絶縁性基板５の比抵
抗は１０7Ωｃｍ以上で極めて高いため、半絶縁性基板
５に達するまで分離していれば、ＦＥＴ間の導通は無く
なり、相互の干渉も無くなり、また、水平方向について
はＦＥＴ間が数十μｍ程度分離されていればＦＥＴ間の
干渉は起こらない。
【０００７】本発明は上記従来の問題点を解決するもの
であり、バッファ層のリーク電流発生等の問題や、素子
分離エッチング時のサイドエッチングの影響が無く、ウ
ェーハ当たりのチップ数が大きい半導体装置及びその製
造方法を提供することを目的とする。
であり、バッファ層のリーク電流発生等の問題や、素子
分離エッチング時のサイドエッチングの影響が無く、ウ
ェーハ当たりのチップ数が大きい半導体装置及びその製
造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、半絶縁性基板
の表面上に形成したバッファ層と、このバッファ層の表
面上に分離配置した複数の活性層と、これ等の複数の活
性層上及びその周囲のバッファ層上を活性層毎に個別に
覆い且つ前記複数の活性層間の素子分離部で開口させて
形成した層間膜とを備えた複数の半導体素子と、層間膜
の開口下部であってバッファ層上面側から半絶縁性基板
に達するように形成した、バッファ層の開口の幅が層間
膜の開口の幅よりも大きい溝と、バッファ層の溝の側部
に形成した保護膜とが備えられた半導体装置である。
又、本発明は、半絶縁性基板の表面上にバッファ層を形
成する工程と、このバッファ層の上に活性層を分離配置
して形成する工程と、活性層上を覆う層間膜を形成する
工程と、分離配置された活性層間の素子分離部に第１の
開口を備えたレジストを形成する工程と、レジストの第
１の開口を用いて層間膜とバッファ層とをエッチングす
ることにより、層間膜に第２の開口を形成すると共に、
この第２の開口下部のバッファ層から半絶縁性基板に達
する溝を形成する工程と、バッファ層の溝の側部に保護
膜を形成する工程とからなる半導体装置の製造方法であ
る。
の表面上に形成したバッファ層と、このバッファ層の表
面上に分離配置した複数の活性層と、これ等の複数の活
性層上及びその周囲のバッファ層上を活性層毎に個別に
覆い且つ前記複数の活性層間の素子分離部で開口させて
形成した層間膜とを備えた複数の半導体素子と、層間膜
の開口下部であってバッファ層上面側から半絶縁性基板
に達するように形成した、バッファ層の開口の幅が層間
膜の開口の幅よりも大きい溝と、バッファ層の溝の側部
に形成した保護膜とが備えられた半導体装置である。
又、本発明は、半絶縁性基板の表面上にバッファ層を形
成する工程と、このバッファ層の上に活性層を分離配置
して形成する工程と、活性層上を覆う層間膜を形成する
工程と、分離配置された活性層間の素子分離部に第１の
開口を備えたレジストを形成する工程と、レジストの第
１の開口を用いて層間膜とバッファ層とをエッチングす
ることにより、層間膜に第２の開口を形成すると共に、
この第２の開口下部のバッファ層から半絶縁性基板に達
する溝を形成する工程と、バッファ層の溝の側部に保護
膜を形成する工程とからなる半導体装置の製造方法であ
る。
【０００９】この発明によれば、バッファ層のリーク電
流発生等の問題や、素子分離エッチング時のサイドエッ
チングの影響が無く、ウェーハ当たりのチップ数が大き
い半導体装置が得られる。
流発生等の問題や、素子分離エッチング時のサイドエッ
チングの影響が無く、ウェーハ当たりのチップ数が大き
い半導体装置が得られる。
【００１０】
【発明の実施の形態】以下本発明の各実施の形態につい
て図面を参照しながら説明する。なお、前記従来のもの
と同一部分については各実施の形態共同一符号を用いる
ものとする。
て図面を参照しながら説明する。なお、前記従来のもの
と同一部分については各実施の形態共同一符号を用いる
ものとする。
【００１１】（実施の形態１）図１は本発明の半導体装
置及びその製造方法の実施の形態１における素子分離製
造方法の工程説明図であり、図中、１は保護膜、２は電
極、３は層間膜、４はバッファ層、５は半絶縁性基板、
６は電極窓、９は素子分離部、１０はスクライブライン
部を示す。なお、図１（ａ1）ないし（ａ5）は素子分離
部９の工程順の変化を表し、図１（ｂ1）ないし（ｂ5）
はスクライブライン部１０の工程順の変化を表してい
る。
置及びその製造方法の実施の形態１における素子分離製
造方法の工程説明図であり、図中、１は保護膜、２は電
極、３は層間膜、４はバッファ層、５は半絶縁性基板、
６は電極窓、９は素子分離部、１０はスクライブライン
部を示す。なお、図１（ａ1）ないし（ａ5）は素子分離
部９の工程順の変化を表し、図１（ｂ1）ないし（ｂ5）
はスクライブライン部１０の工程順の変化を表してい
る。
【００１２】図１（ａ1），（ｂ1）に示すように、ま
ず、ＦＥＴを一通り作成した後、層間膜３のエッチング
のために、１回目のレジスト７−１形成を暗室で行う。
ここでレジスト７−１の開口幅としては、素子分離部９
は１５μｍ、スクライブライン部１０は８０μｍであ
る。次にＦＥＴ間にある２層（ＳｉＮ 5000Å＋ＳｉＯ
25000Å）から成る層間膜３をエッチングする。まずＳ
ｉＮをＣＦ4でドライエッチングし、ＳｉＯ2をフッ酸で
ウェットエッチングする。続いて図１（ａ2），（ｂ2）
に示すように、リン酸：過酸化水素水：水の組成が４：
１：２０のエッチング液を用いて、約１μｍウェットエ
ッチングする。この時、バッファ層４が8000Åおよび半
絶縁性基板５が2000Åエッチングされ溝ができる。この
溝は半絶縁性基板５の表面に達するだけではなく少し
（約１μｍ〜数Å程度）これに食い込むようにエッチン
グすることによりバッファ層４と半絶縁性基板５との容
量によるリーク電流を低減できる。ただし、あまり深く
エッチングすると半絶縁性基板５の割れが発生し、また
分離幅が増大してしまうので注意を要する。このような
エッチングを行なう場合、従来の４：１：５の組成の液
は、エッチングレートが２μｍ／分で速すぎるため、１
μｍのエッチングには不適当であるが、４：１：２０の
組成液のエッチングレートは０．３μｍ／分であり、エ
ッチングの精度が高く適当である。従来の図５（ａ4）
では、レジスト開口幅１５μｍを如何に小さくしても、
サイドエッチング量の（２ｓ＝）３０μｍ以下に素子間
を狭められない。一方、本実施の形態では、素子分離の
ために水平方向にとるべき必要最小限の距離分だけレジ
スト７−１が開口されていればよく、本実施の形態の場
合、開口幅は１５μｍである。
ず、ＦＥＴを一通り作成した後、層間膜３のエッチング
のために、１回目のレジスト７−１形成を暗室で行う。
ここでレジスト７−１の開口幅としては、素子分離部９
は１５μｍ、スクライブライン部１０は８０μｍであ
る。次にＦＥＴ間にある２層（ＳｉＮ 5000Å＋ＳｉＯ
25000Å）から成る層間膜３をエッチングする。まずＳ
ｉＮをＣＦ4でドライエッチングし、ＳｉＯ2をフッ酸で
ウェットエッチングする。続いて図１（ａ2），（ｂ2）
に示すように、リン酸：過酸化水素水：水の組成が４：
１：２０のエッチング液を用いて、約１μｍウェットエ
ッチングする。この時、バッファ層４が8000Åおよび半
絶縁性基板５が2000Åエッチングされ溝ができる。この
溝は半絶縁性基板５の表面に達するだけではなく少し
（約１μｍ〜数Å程度）これに食い込むようにエッチン
グすることによりバッファ層４と半絶縁性基板５との容
量によるリーク電流を低減できる。ただし、あまり深く
エッチングすると半絶縁性基板５の割れが発生し、また
分離幅が増大してしまうので注意を要する。このような
エッチングを行なう場合、従来の４：１：５の組成の液
は、エッチングレートが２μｍ／分で速すぎるため、１
μｍのエッチングには不適当であるが、４：１：２０の
組成液のエッチングレートは０．３μｍ／分であり、エ
ッチングの精度が高く適当である。従来の図５（ａ4）
では、レジスト開口幅１５μｍを如何に小さくしても、
サイドエッチング量の（２ｓ＝）３０μｍ以下に素子間
を狭められない。一方、本実施の形態では、素子分離の
ために水平方向にとるべき必要最小限の距離分だけレジ
スト７−１が開口されていればよく、本実施の形態の場
合、開口幅は１５μｍである。
【００１３】次にレジスト７−１除去後、図１
（ａ3），（ｂ3）に示すように保護膜１としてＳｉＮを
5000Å形成する。この時、サイドエッチング量は僅かに
ｓ＝0.75μｍであり、サイドエッチング部分のＳｉＮの
カバレッジに問題は無い。次に暗室で電極窓６の形成の
ために、２回目のレジスト７−２形成を行う。この時ス
クライブライン部１０と段差のある電極窓６の部分のレ
ジスト７−２を同時に露光して開口する必要がある。し
かし、ｄ＝１μｍしか素子分離エッチングしていないた
め、全段差はＡｕの電極２の厚さ２μｍ、層間膜３の厚
さ１μｍ、素子分離エッチング量のｄ＝１μｍの合計４
μｍであり、図５（ｂ3）に示すように従来の段差の３
μｍと大差ない。よって焦点深度が合わない等の問題は
無く、従来の露光条件で開口可能である。その後、図１
（ａ4），（ｂ4）に示すように保護膜１をＣＦ4でドラ
イエッチングし、図１（ａ5），（ｂ5）に示すようにレ
ジスト７−２除去して完成する。このようにして完成し
た半導体装置は層間膜３の開口幅が素子分離部９におい
てバッファ層４の開口部より狭いので、バッファ層４が
層間膜３の開口部へ出っ張り、これにより、層間膜３上
の電極部からバッファ層４への電流の漏れや汚染による
電気的な接続もなくなる。
（ａ3），（ｂ3）に示すように保護膜１としてＳｉＮを
5000Å形成する。この時、サイドエッチング量は僅かに
ｓ＝0.75μｍであり、サイドエッチング部分のＳｉＮの
カバレッジに問題は無い。次に暗室で電極窓６の形成の
ために、２回目のレジスト７−２形成を行う。この時ス
クライブライン部１０と段差のある電極窓６の部分のレ
ジスト７−２を同時に露光して開口する必要がある。し
かし、ｄ＝１μｍしか素子分離エッチングしていないた
め、全段差はＡｕの電極２の厚さ２μｍ、層間膜３の厚
さ１μｍ、素子分離エッチング量のｄ＝１μｍの合計４
μｍであり、図５（ｂ3）に示すように従来の段差の３
μｍと大差ない。よって焦点深度が合わない等の問題は
無く、従来の露光条件で開口可能である。その後、図１
（ａ4），（ｂ4）に示すように保護膜１をＣＦ4でドラ
イエッチングし、図１（ａ5），（ｂ5）に示すようにレ
ジスト７−２除去して完成する。このようにして完成し
た半導体装置は層間膜３の開口幅が素子分離部９におい
てバッファ層４の開口部より狭いので、バッファ層４が
層間膜３の開口部へ出っ張り、これにより、層間膜３上
の電極部からバッファ層４への電流の漏れや汚染による
電気的な接続もなくなる。
【００１４】図２は本発明の半導体装置及びその製造方
法の実施の形態１におけるゲートドレイン間の逆方向電
圧Ｖｇｄと電流Ｉｇｄとの関係を示すグラフであり、図
５に示される従来の方法で作られたＦＥＴと、本実施の
形態の方法で作られたＦＥＴとのリーク電流の測定結果
を比較してある。Ｖｇｄ＝−２０Ｖで、従来はＩｇｄ＝
１０~1Ａ／ｍｍに対し、本実施の形態では１００分の１
の１０~3Ａ／ｍｍに減少していることが分かる。
法の実施の形態１におけるゲートドレイン間の逆方向電
圧Ｖｇｄと電流Ｉｇｄとの関係を示すグラフであり、図
５に示される従来の方法で作られたＦＥＴと、本実施の
形態の方法で作られたＦＥＴとのリーク電流の測定結果
を比較してある。Ｖｇｄ＝−２０Ｖで、従来はＩｇｄ＝
１０~1Ａ／ｍｍに対し、本実施の形態では１００分の１
の１０~3Ａ／ｍｍに減少していることが分かる。
【００１５】図３は本発明の半導体装置及びその製造方
法の実施の形態１における素子分離製造方法により製造
されたスクライブ後のチップを示し、図３（ａ）は平面
図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿う断面図、
図３（ｃ）はＦＥＴ部分の最終的な形状を示す断面図で
ある。図中、６−１はゲート電極窓、６−２はソース電
極窓、６−３はドレイン電極窓、１２は活性層を示す。
なお、この図３に示される構成の詳細については前記製
造方法の説明の項等に示唆されているので、その説明は
省略する。
法の実施の形態１における素子分離製造方法により製造
されたスクライブ後のチップを示し、図３（ａ）は平面
図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿う断面図、
図３（ｃ）はＦＥＴ部分の最終的な形状を示す断面図で
ある。図中、６−１はゲート電極窓、６−２はソース電
極窓、６−３はドレイン電極窓、１２は活性層を示す。
なお、この図３に示される構成の詳細については前記製
造方法の説明の項等に示唆されているので、その説明は
省略する。
【００１６】以上のように本実施の形態によれば、ＦＥ
Ｔの作成後から完成するまで、２回だけ暗室工程をすれ
ばよく、従来の３回に比べて工程を削減できると同時
に、この時、図１（ａ5），（ｂ5）に示すように素子分
離部９及びスクライブライン部１０のバッファ層４が保
護膜１のＳｉＮで覆われており、外気に触れることが無
く、そのため素子分離部９及びスクライブライン部１０
のバッファ層４が酸化して、これがバッファ層４を通し
てチャネル部分にリーク電流を発生させる要因になる等
の問題はない。更に、１チップ上のＦＥＴ間の距離を決
める時、素子分離エッチング後のサイドエッチング量を
考慮する必要は無く、従来は３０μｍ程度空けなければ
ならなかったことに比べて、大きくＦＥＴ間距離を縮め
て設計でき、ウェーハあたりのチップ数が従来とくらべ
て大きく増加する。更にまた、図３に示すようにスクラ
イブライン部１０の間に素子分離部９を設けて保護膜１
でＦＥＴを囲むように構成されているので、保護及び素
子分離効果が高くなる。
Ｔの作成後から完成するまで、２回だけ暗室工程をすれ
ばよく、従来の３回に比べて工程を削減できると同時
に、この時、図１（ａ5），（ｂ5）に示すように素子分
離部９及びスクライブライン部１０のバッファ層４が保
護膜１のＳｉＮで覆われており、外気に触れることが無
く、そのため素子分離部９及びスクライブライン部１０
のバッファ層４が酸化して、これがバッファ層４を通し
てチャネル部分にリーク電流を発生させる要因になる等
の問題はない。更に、１チップ上のＦＥＴ間の距離を決
める時、素子分離エッチング後のサイドエッチング量を
考慮する必要は無く、従来は３０μｍ程度空けなければ
ならなかったことに比べて、大きくＦＥＴ間距離を縮め
て設計でき、ウェーハあたりのチップ数が従来とくらべ
て大きく増加する。更にまた、図３に示すようにスクラ
イブライン部１０の間に素子分離部９を設けて保護膜１
でＦＥＴを囲むように構成されているので、保護及び素
子分離効果が高くなる。
【００１７】（実施の形態２）図４は本発明の半導体装
置及びその製造方法の実施の形態２における素子分離製
造方法の工程説明図であり、図中、１は保護膜、２は電
極、３は層間膜、４はバッファ層、５は半絶縁性基板、
６は電極窓、９は素子分離部、１０はスクライブライン
部、１１はイオン注入層を示す。なお、図４（ａ1）な
いし（ａ5）は素子分離部９の工程順の変化を表し、図
４（ｂ1）ないし（ｂ5）はスクライブライン部１０の工
程順の変化を表している。
置及びその製造方法の実施の形態２における素子分離製
造方法の工程説明図であり、図中、１は保護膜、２は電
極、３は層間膜、４はバッファ層、５は半絶縁性基板、
６は電極窓、９は素子分離部、１０はスクライブライン
部、１１はイオン注入層を示す。なお、図４（ａ1）な
いし（ａ5）は素子分離部９の工程順の変化を表し、図
４（ｂ1）ないし（ｂ5）はスクライブライン部１０の工
程順の変化を表している。
【００１８】図４（ａ1），（ｂ1）に示すように、ま
ず、ＦＥＴを一通り作成した後、層間膜３のエッチング
のために、１回目のレジスト７−１形成を暗室で行う。
ここでレジスト７−１の開口幅としては、素子分離部９
は１５μｍ、スクライブライン部１０は８０μｍであ
る。次にＦＥＴ間にある２層（ＳｉＮ 5000Å＋ＳｉＯ
25000Å）から成る層間膜３をエッチングする。ＳｉＮ
をＣＦ4でドライエッチングし、ＳｉＯ2をフッ酸でウェ
ットエッチングする。続いて図４（ａ2），（ｂ2）に示
すように、レジスト７−１をマスクとして、ボロン（Ｂ
+）を加速エネルギー１２０ｋｅＶ、ドーズ量１×１０
13cm~2の条件で絶縁用イオン注入層１１の形成を行う。
ここでボロンの他に酸素（Ｏ+）またはプロトン（Ｈ+）
を注入しても良い。次に図４（ａ3），（ｂ3）に示す保
護膜１としてＳｉＮを5000Å形成し、更に図４
（ａ4），（ｂ4）に示すように、電極窓６の部分及びス
クライブライン部１０の保護膜１をＣＦ4でドライエッ
チングした後、図４（ａ5），（ｂ5）に示すようにレジ
スト７−２を除去して完成する。
ず、ＦＥＴを一通り作成した後、層間膜３のエッチング
のために、１回目のレジスト７−１形成を暗室で行う。
ここでレジスト７−１の開口幅としては、素子分離部９
は１５μｍ、スクライブライン部１０は８０μｍであ
る。次にＦＥＴ間にある２層（ＳｉＮ 5000Å＋ＳｉＯ
25000Å）から成る層間膜３をエッチングする。ＳｉＮ
をＣＦ4でドライエッチングし、ＳｉＯ2をフッ酸でウェ
ットエッチングする。続いて図４（ａ2），（ｂ2）に示
すように、レジスト７−１をマスクとして、ボロン（Ｂ
+）を加速エネルギー１２０ｋｅＶ、ドーズ量１×１０
13cm~2の条件で絶縁用イオン注入層１１の形成を行う。
ここでボロンの他に酸素（Ｏ+）またはプロトン（Ｈ+）
を注入しても良い。次に図４（ａ3），（ｂ3）に示す保
護膜１としてＳｉＮを5000Å形成し、更に図４
（ａ4），（ｂ4）に示すように、電極窓６の部分及びス
クライブライン部１０の保護膜１をＣＦ4でドライエッ
チングした後、図４（ａ5），（ｂ5）に示すようにレジ
スト７−２を除去して完成する。
【００１９】以上のように本実施の形態によれば、前記
実施の形態１と同様、暗室工程の削減が可能であり、ま
た、図４（ａ5），（ｂ5）に示すように素子分離部９及
びスクライブライン部１０のバッファ層４がイオン注入
層１１で覆われており、前記のリーク電流発生等の問題
はない。
実施の形態１と同様、暗室工程の削減が可能であり、ま
た、図４（ａ5），（ｂ5）に示すように素子分離部９及
びスクライブライン部１０のバッファ層４がイオン注入
層１１で覆われており、前記のリーク電流発生等の問題
はない。
【００２０】
【発明の効果】以上のように本発明によれば、素子分離
完成までの暗室工程を削減でき、素子分離部及びスクラ
イブライン部のバッファ層が保護膜に覆われているため
リーク電流等の問題が発生せず、更に素子分離エッチン
グと同時に発生するサイドエッチングの影響が無いので
ウェーハあたりのチップ数が増加する等の有利な効果が
得られる。
完成までの暗室工程を削減でき、素子分離部及びスクラ
イブライン部のバッファ層が保護膜に覆われているため
リーク電流等の問題が発生せず、更に素子分離エッチン
グと同時に発生するサイドエッチングの影響が無いので
ウェーハあたりのチップ数が増加する等の有利な効果が
得られる。
【図１】本発明の半導体装置及びその製造方法の実施の
形態１における素子分離製造方法の工程説明図
形態１における素子分離製造方法の工程説明図
【図２】本発明の半導体装置及びその製造方法の実施の
形態１におけるゲートドレイン間の逆方向電圧Ｖｇｄと
電流Ｉｇｄとの関係を示す図
形態１におけるゲートドレイン間の逆方向電圧Ｖｇｄと
電流Ｉｇｄとの関係を示す図
【図３】本発明の半導体装置及びその製造方法の実施の
形態１における素子分離製造方法により製造されたスク
ライブ後のチップを示す平面図及び断面図
形態１における素子分離製造方法により製造されたスク
ライブ後のチップを示す平面図及び断面図
【図４】本発明の半導体装置及びその製造方法の実施の
形態２における素子分離製造方法の工程説明図
形態２における素子分離製造方法の工程説明図
【図５】従来の半導体装置及びその製造方法における素
子分離製造方法の工程説明図
子分離製造方法の工程説明図
１ 保護膜 ２ 電極 ３ 層間膜 ４ バッファ層 ５ 半絶縁性基板 ６ 電極窓 ６−１ ゲート電極窓 ６−２ ソース電極窓 ６−３ ドレイン電極窓 ７−１，７−２ レジスト ８−１，８−２，８−３ レジスト ９ 素子分離部 １０ スクライブライン部 １１ イオン注入層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−49465（ＪＰ，Ａ) 特開 昭63−52482（ＪＰ，Ａ) 特開 平２−98946（ＪＰ，Ａ) 特開 平６−151583（ＪＰ，Ａ) 特開 平４−261044（ＪＰ，Ａ) 特開 昭60−231368（ＪＰ，Ａ) 特開 平５−129272（ＪＰ，Ａ) 特開 平８−17788（ＪＰ，Ａ) 特開 平２−69943（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 29/80 - 29/812
Claims (6)
- 【請求項１】 半絶縁性基板の表面上に形成したバッフ
ァ層と、 該バッファ層の表面上に分離配置した複数の活性層と、
該複数の活性層の表面及びその周囲の前記バッファ層の
表面を前記活性層毎に個別に覆い且つ前記複数の活性層
間の素子分離部で開口させて形成した層間膜とを備えた
複数の 半導体素子と、前記層間膜の開口下部であって前記バッファ層上面側か
ら前記半絶縁性基板に達するように形成した、前記バッ
ファ層の開口の幅が前記層間膜の開口の幅よりも大きい
溝と、 前 記バッファ層の前記溝の側部に形成した保護膜とが備
えられたことを特徴とする半導体装置。 - 【請求項２】 前記半絶縁性基板の前記溝の底面に保護
膜を形成した請求項１記載の半導体装置。 - 【請求項３】 前記バッファ層は少なくともＡｌＧａＡ
ｓ層を有する請求項１記載の半導体装置。 - 【請求項４】 半絶縁性基板の表面上にバッファ層を形
成する工程と、 該バッファ層の表面上に活性層を分離配置して形成する
工程と、 前記活性層の表面及びその周囲の前記バッファ層の表面
を覆う層間膜を形成する工程と、 前記分離配置された活性層間の素子分離部に第１の開口
を備えたレジストを形成する工程と、 前記レジストの前記第１の開口を用いて前記層間膜と前
記バッファ層とをエッチングすることにより、前記層間
膜に第２の開口を形成すると共に、該第２の開口下部の
前記バッファ層から前記半絶縁性基板に達する溝を形成
する工程と、 前記バッファ層の前記溝の側部に保護膜を形成する工程
と からなることを特徴とする半導体装置の製造方法。 - 【請求項５】 前記層間膜に形成された前記第２の開口
の幅は、前記バッファ層に形成された前記溝の開口の幅
よりも小さい請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記活性層と前記層間膜とを備えた半導
体素子の電極上の前記保護膜及びスクライブライン上の
前記保護膜を同時にエッチングする工程を有する請求項
４記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10002291A JP3005938B2 (ja) | 1998-01-08 | 1998-01-08 | 半導体装置及びその製造方法 |
| US09/226,415 US6218685B1 (en) | 1998-01-08 | 1999-01-06 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10002291A JP3005938B2 (ja) | 1998-01-08 | 1998-01-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11204631A JPH11204631A (ja) | 1999-07-30 |
| JP3005938B2 true JP3005938B2 (ja) | 2000-02-07 |
Family
ID=11525283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10002291A Expired - Fee Related JP3005938B2 (ja) | 1998-01-08 | 1998-01-08 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3005938B2 (ja) |
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| CN101853882B (zh) * | 2009-04-01 | 2016-03-23 | 台湾积体电路制造股份有限公司 | 具有改进的开关电流比的高迁移率多面栅晶体管 |
| JP2010258148A (ja) * | 2009-04-23 | 2010-11-11 | Sharp Corp | 化合物半導体素子 |
| US8455860B2 (en) | 2009-04-30 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing source/drain resistance of III-V based transistors |
| US9768305B2 (en) | 2009-05-29 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gradient ternary or quaternary multiple-gate transistor |
| US8617976B2 (en) * | 2009-06-01 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain re-growth for manufacturing III-V based transistors |
| US8455929B2 (en) | 2010-06-30 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Formation of III-V based devices on semiconductor substrates |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231368A (ja) | 1984-05-01 | 1985-11-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6352482A (ja) | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 砒化ガリウム半導体装置の製造方法 |
| JP2884596B2 (ja) | 1988-05-24 | 1999-04-19 | 富士通株式会社 | 化合物半導体装置、および素子分離帯の製造方法 |
| JPH0812910B2 (ja) | 1988-09-05 | 1996-02-07 | 日本電気株式会社 | 化合物半導体装置およびその製造方法 |
| JPH0298946A (ja) | 1988-10-05 | 1990-04-11 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
| JPH05129272A (ja) | 1991-10-31 | 1993-05-25 | Canon Inc | 半導体装置及びその製造方法 |
| JP3092298B2 (ja) | 1992-03-30 | 2000-09-25 | 株式会社日立製作所 | 化合物半導体集積回路および光再生中継器 |
| JPH0817788A (ja) | 1994-06-30 | 1996-01-19 | Toshiba Corp | 半導体素子の製造方法 |
| US5514605A (en) | 1994-08-24 | 1996-05-07 | Nec Corporation | Fabrication process for compound semiconductor device |
| JP3078257B2 (ja) * | 1998-04-15 | 2000-08-21 | ティーディーケイ株式会社 | 有機ｅｌ表示装置及びその製造方法 |
-
1998
- 1998-01-08 JP JP10002291A patent/JP3005938B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-06 US US09/226,415 patent/US6218685B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11204631A (ja) | 1999-07-30 |
| US6218685B1 (en) | 2001-04-17 |
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