JP2002359255A - 半導体素子 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 100
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 150000004767 nitrides Chemical class 0.000 claims abstract description 45
- 229910052733 gallium Inorganic materials 0.000 claims abstract description 7
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 6
- 229910052738 indium Inorganic materials 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 20
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 2
- 230000001747 exhibiting effect Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052594 sapphire Inorganic materials 0.000 description 7
- 239000010980 sapphire Substances 0.000 description 7
- 229910002704 AlGaN Inorganic materials 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005338 heat storage Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02378—Silicon carbide
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02458—Nitrides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】
【課題】設計値どおりに十分高い性能指数を発揮するこ
とが可能な、電子デバイスなどの半導体素子を提供す
る。 【解決手段】抵抗率が１×１０５Ωｃｍ以下の導電性Ｓ
ｉＣからなる基材１上に、少なくともＡｌを含む窒化物
半導体からなる下地層２を、好ましくは２μｍ以上の厚
さに形成する。そして、下地層２上に、素子としての機
能を果たし、Ａｌ、Ｇａ、及びＩｎの少なくとも一つを
含む、例えば導電層３などから構成される窒化物半導体
層群を形成する。
とが可能な、電子デバイスなどの半導体素子を提供す
る。 【解決手段】抵抗率が１×１０５Ωｃｍ以下の導電性Ｓ
ｉＣからなる基材１上に、少なくともＡｌを含む窒化物
半導体からなる下地層２を、好ましくは２μｍ以上の厚
さに形成する。そして、下地層２上に、素子としての機
能を果たし、Ａｌ、Ｇａ、及びＩｎの少なくとも一つを
含む、例えば導電層３などから構成される窒化物半導体
層群を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に関
し、詳しくは電界効果トランジスタ（ＦＥＴ）、高電子
移動度トランジスタ（ＨＥＭＴ）、及びへテロ接合バイ
ポーラトランジスタ（ＨＢＴ）などの電子デバイスとし
て好適に使用することのできる半導体素子に関する。
し、詳しくは電界効果トランジスタ（ＦＥＴ）、高電子
移動度トランジスタ（ＨＥＭＴ）、及びへテロ接合バイ
ポーラトランジスタ（ＨＢＴ）などの電子デバイスとし
て好適に使用することのできる半導体素子に関する。
【０００２】
【従来の技術】近年、携帯電話や光通信などが発展する
中で、高周波特性に優れ、低消費電力型で高出力の電子
デバイスに対する需要が急速に増大している。また、近
年の省エネに対する要求に答えるため、高耐圧の大電力
用電子デバイスの開発も求められている。このような用
途としては、従来、ＳｉデバイスやＧａＡｓデバイスが
用いられてきた。しかし、さらなる高性能化や高出力化
への要求に答える電子デバイスが望まれている。
中で、高周波特性に優れ、低消費電力型で高出力の電子
デバイスに対する需要が急速に増大している。また、近
年の省エネに対する要求に答えるため、高耐圧の大電力
用電子デバイスの開発も求められている。このような用
途としては、従来、ＳｉデバイスやＧａＡｓデバイスが
用いられてきた。しかし、さらなる高性能化や高出力化
への要求に答える電子デバイスが望まれている。
【０００３】このため、ＧａＡｓ系のＨＥＭＴやシュー
ドモルフイックＨＥＭＴ、ＧａＡｓ系のＨＢＴ などが
実用化されている。また、さらに高性能な電子デバイス
として、ＩｎＰ 系のＨＥＭＴやＨＢＴ などの電子デバ
イスが盛んに研究開発されている。
ドモルフイックＨＥＭＴ、ＧａＡｓ系のＨＢＴ などが
実用化されている。また、さらに高性能な電子デバイス
として、ＩｎＰ 系のＨＥＭＴやＨＢＴ などの電子デバ
イスが盛んに研究開発されている。
【０００４】しかし、これらのより高性能の電子デバイ
スの製造にあっては、電子デバイス作製のためのエピタ
キシャル成長させた半導体層の構造がより複雑になり、
またデバイスプロセスもより微細化し、製造コストが高
くなるとともに、半導体層を構成する材料系もより高価
になるため、これらの材料系にとって代わる新しい材料
系が望まれていた。
スの製造にあっては、電子デバイス作製のためのエピタ
キシャル成長させた半導体層の構造がより複雑になり、
またデバイスプロセスもより微細化し、製造コストが高
くなるとともに、半導体層を構成する材料系もより高価
になるため、これらの材料系にとって代わる新しい材料
系が望まれていた。
【０００５】このような新しい材料としてＧａＮ系を用
いた電子デバイスが最近注目されている。ＧａＮ はバ
ンドギャップが３．３９ｅＶと大きいため、Ｓｉ、Ｇａ
Ａｓに比べて絶縁破壊電圧が約一桁大きく、電子飽和ド
リフト速度が大きいため、Ｓｉ、ＧａＡｓに比べて電子
デバイスとしての性能指数が優れており、高温動作デバ
イス、高出力デバイス、高周波デバイスとして、エンジ
ン制御、電力変換、移動体通信などの分野で有望視され
ている。
いた電子デバイスが最近注目されている。ＧａＮ はバ
ンドギャップが３．３９ｅＶと大きいため、Ｓｉ、Ｇａ
Ａｓに比べて絶縁破壊電圧が約一桁大きく、電子飽和ド
リフト速度が大きいため、Ｓｉ、ＧａＡｓに比べて電子
デバイスとしての性能指数が優れており、高温動作デバ
イス、高出力デバイス、高周波デバイスとして、エンジ
ン制御、電力変換、移動体通信などの分野で有望視され
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、ＧａＮ
系を用いた電子デバイスにおいても、上述したＧａＮ系
の特性を十分に生かすことができず、設計値どおりの十
分な性能指数を発揮することができないでいた。
系を用いた電子デバイスにおいても、上述したＧａＮ系
の特性を十分に生かすことができず、設計値どおりの十
分な性能指数を発揮することができないでいた。
【０００７】本発明は、設計値どおりに十分高い性能指
数を発揮することが可能な、電子デバイスなどの半導体
素子、及びこの半導体素子の基板として好適に用いるこ
とのできるエピタキシャル基板を提供することを目的と
する。
数を発揮することが可能な、電子デバイスなどの半導体
素子、及びこの半導体素子の基板として好適に用いるこ
とのできるエピタキシャル基板を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記目的を達成すべく、
本発明は、抵抗率が１×１０５Ωｃｍ未満の導電性Ｓｉ
Ｃからなる基材と、この基材上に形成された、少なくと
もＡｌを含む窒化物半導体からなる下地層と、この下地
層上に形成された、Ａｌ、Ｇａ、及びＩｎの少なくとも
一つを含む窒化物半導体層群とを具えることを特徴とす
る、半導体素子に関する。
本発明は、抵抗率が１×１０５Ωｃｍ未満の導電性Ｓｉ
Ｃからなる基材と、この基材上に形成された、少なくと
もＡｌを含む窒化物半導体からなる下地層と、この下地
層上に形成された、Ａｌ、Ｇａ、及びＩｎの少なくとも
一つを含む窒化物半導体層群とを具えることを特徴とす
る、半導体素子に関する。
【０００９】また、本発明は、抵抗率が１×１０５Ωｃ
ｍ未満の導電性ＳｉＣからなる基材と、この基材上に形
成された、少なくともＡｌを含む窒化物半導体からなる
下地層とを具えることを特徴とする、エピタキシャル基
板に関する。
ｍ未満の導電性ＳｉＣからなる基材と、この基材上に形
成された、少なくともＡｌを含む窒化物半導体からなる
下地層とを具えることを特徴とする、エピタキシャル基
板に関する。
【００１０】本発明者らは、上述したＧａＮ系の電子デ
バイスなどにおいて設計値通りの性能指数を得ることが
できず、その結果、十分な出力特性や高周波特性を得る
ことができない原因を探るべく鋭意検討を実施した。そ
の結果、以下の事実を発見するに至った。
バイスなどにおいて設計値通りの性能指数を得ることが
できず、その結果、十分な出力特性や高周波特性を得る
ことができない原因を探るべく鋭意検討を実施した。そ
の結果、以下の事実を発見するに至った。
【００１１】従来の電子デバイスにおいては、所定の基
板上に、ＧａＮ系などの半導体層群を形成することによ
って作製するが、前記基板には安価であるという理由か
ら主にサファイア単結晶基板が用いられていた。しかし
ながら、このサファイア単結晶基板は、他の単結晶基板
などと比較して熱伝導率が著しく低い。したがって、前
記電子デバイスの使用中に生じた熱を十分に放出するこ
とができず、前記電子デバイス中に蓄積されてしまう。
この結果、前記半導体層群の物理特性が設計値からずれ
てしまい、目的とする性能指数を発揮できない。
板上に、ＧａＮ系などの半導体層群を形成することによ
って作製するが、前記基板には安価であるという理由か
ら主にサファイア単結晶基板が用いられていた。しかし
ながら、このサファイア単結晶基板は、他の単結晶基板
などと比較して熱伝導率が著しく低い。したがって、前
記電子デバイスの使用中に生じた熱を十分に放出するこ
とができず、前記電子デバイス中に蓄積されてしまう。
この結果、前記半導体層群の物理特性が設計値からずれ
てしまい、目的とする性能指数を発揮できない。
【００１２】そこで、本発明者らはサファイア単結晶基
板に代わる新規な基板材料としてＳｉＣからなる基板を
用いることを検討してきた。ＳｉＣからなる基板は熱伝
導率が高く、上述したような蓄熱に伴う性能指数の劣化
が生じない。
板に代わる新規な基板材料としてＳｉＣからなる基板を
用いることを検討してきた。ＳｉＣからなる基板は熱伝
導率が高く、上述したような蓄熱に伴う性能指数の劣化
が生じない。
【００１３】しかしながら、前記ＳｉＣ基板は、その作
製方法に起因して内部に含まれる不純物の種類及び含有
量が変化してしまい、その導電特性が大きく変化する。
絶縁性で導電性の低いＳｉＣ基板は、その製造工程が複
雑になるために、一般には高価である。したがって、こ
のような絶縁性のＳｉＣ基板を用いて電子デバイスなど
の半導体素子を作製した場合においては、素子自体が高
価なものとなり量産に適さなくなってしまう。
製方法に起因して内部に含まれる不純物の種類及び含有
量が変化してしまい、その導電特性が大きく変化する。
絶縁性で導電性の低いＳｉＣ基板は、その製造工程が複
雑になるために、一般には高価である。したがって、こ
のような絶縁性のＳｉＣ基板を用いて電子デバイスなど
の半導体素子を作製した場合においては、素子自体が高
価なものとなり量産に適さなくなってしまう。
【００１４】一方、導電性を有するＳｉＣ基板は、比較
的簡易な方法で製造することができるために安価であ
り、低コスト化を図ることができ量産に適している。し
かしながら、その導電性に起因して、電子デバイスなど
の高周波特性が劣化してしまい、電子デバイスなどの基
板として実用することができないという問題があった。
的簡易な方法で製造することができるために安価であ
り、低コスト化を図ることができ量産に適している。し
かしながら、その導電性に起因して、電子デバイスなど
の高周波特性が劣化してしまい、電子デバイスなどの基
板として実用することができないという問題があった。
【００１５】そこで、本発明者らは、安価な導電性Ｓｉ
Ｃを電子デバイスなどに実用させるべくさらなる検討を
行った。その結果、上述した導電性ＳｉＣ基材上にＡｌ
含有窒化物半導体からなる下地層を形成し、この下地層
上に実際の素子として機能する所定の半導体層群を作製
することにより、前記窒化物半導体の高い絶縁性に基づ
いて、上述した高周波特性の劣化という問題を回避でき
ることを見出した。
Ｃを電子デバイスなどに実用させるべくさらなる検討を
行った。その結果、上述した導電性ＳｉＣ基材上にＡｌ
含有窒化物半導体からなる下地層を形成し、この下地層
上に実際の素子として機能する所定の半導体層群を作製
することにより、前記窒化物半導体の高い絶縁性に基づ
いて、上述した高周波特性の劣化という問題を回避でき
ることを見出した。
【００１６】なお、本発明においては、前述した半導体
層群はＡｌ、Ｇａ、及びＩｎの少なくとも一つを含む窒
化物半導体層群であることが必要であるが、これは、こ
のような窒化物半導体層群は、前述したＧａＮ系のよう
に優れた性能指数を有すること、及びＡｌ含有窒化物半
導体から構成される下地層上にエピタキシャル成長させ
ることに起因して要求されるものである。
層群はＡｌ、Ｇａ、及びＩｎの少なくとも一つを含む窒
化物半導体層群であることが必要であるが、これは、こ
のような窒化物半導体層群は、前述したＧａＮ系のよう
に優れた性能指数を有すること、及びＡｌ含有窒化物半
導体から構成される下地層上にエピタキシャル成長させ
ることに起因して要求されるものである。
【００１７】なお、本発明の半導体素子は、あらゆる半
導体デバイスに適用することができるが、特にはＦＥ
Ｔ、ＨＥＭＴ、及びＨＢＴなどの電子デバイスに好適に
用いることができる。
導体デバイスに適用することができるが、特にはＦＥ
Ｔ、ＨＥＭＴ、及びＨＢＴなどの電子デバイスに好適に
用いることができる。
【００１８】
【発明の実施の形態】以下、本発明を発明の実施の形態
に即して詳細に説明する。本発明の半導体素子において
は、抵抗率が１×１０５Ωｃｍ未満の導電性ＳｉＣ基材
を用いることが必要である。上述したように、導電性Ｓ
ｉＣ基材は安価であるため、半導体素子のコスト増を抑
制することができる。したがって、量産に適した半導体
素子を提供することができるようになる。
に即して詳細に説明する。本発明の半導体素子において
は、抵抗率が１×１０５Ωｃｍ未満の導電性ＳｉＣ基材
を用いることが必要である。上述したように、導電性Ｓ
ｉＣ基材は安価であるため、半導体素子のコスト増を抑
制することができる。したがって、量産に適した半導体
素子を提供することができるようになる。
【００１９】なお、本発明によれば、以下に示す下地層
の効果によって、抵抗率が１×１０２Ωｃｍ以下の導電
性ＳｉＣ基材であっても好適に用いることができる。
の効果によって、抵抗率が１×１０２Ωｃｍ以下の導電
性ＳｉＣ基材であっても好適に用いることができる。
【００２０】また、本発明の半導体素子においては、特
に電子デバイスとして用いた場合に、上述した導電性Ｓ
ｉＣ基材を用いることによって生じる高周波特性の劣化
を抑制すべく、高い絶縁性を有する、Ａｌ含有の窒化物
半導体からなる下地層を前記導電性ＳｉＣ基材上に形成
することが必要である。
に電子デバイスとして用いた場合に、上述した導電性Ｓ
ｉＣ基材を用いることによって生じる高周波特性の劣化
を抑制すべく、高い絶縁性を有する、Ａｌ含有の窒化物
半導体からなる下地層を前記導電性ＳｉＣ基材上に形成
することが必要である。
【００２１】前記導電性ＳｉＣ基材に対する前記下地層
の絶縁性をより効果的に発揮させるためには、前記下地
層の厚さが０．５μｍ以上であることが好ましく、さら
には２μｍ以上であることが好ましい。
の絶縁性をより効果的に発揮させるためには、前記下地
層の厚さが０．５μｍ以上であることが好ましく、さら
には２μｍ以上であることが好ましい。
【００２２】なお、前記下地層の厚さの上限については
特に限定されないが、半導体素子全体に生じる応力を低
減して反り量を抑制したり、下地層内部に生じる巨大な
内部応力に起因して下地層自体が剥離されるのを防止す
べく、１００μｍ以下であることが好ましい。
特に限定されないが、半導体素子全体に生じる応力を低
減して反り量を抑制したり、下地層内部に生じる巨大な
内部応力に起因して下地層自体が剥離されるのを防止す
べく、１００μｍ以下であることが好ましい。
【００２３】なお、前記下地層の厚さは、好ましくは上
記厚さの範囲内において、デバイスが要求する高周波特
性、耐電力特性、及び耐熱特性などに応じて、適宜に設
定することができる。
記厚さの範囲内において、デバイスが要求する高周波特
性、耐電力特性、及び耐熱特性などに応じて、適宜に設
定することができる。
【００２４】また、前記下地層は、例えば、ＭＯＣＶＤ
法やＨＶＰＥ法などの各種ＣＶＤ法により１１００℃、
好ましくは１２００℃以上に加熱することによって形成
することが好ましい。バッファ層などとして用いる従来
の下地層は５００〜７００℃で形成されていたため、こ
の温度と比較した場合において上述した温度範囲は極め
て高いことが分かる。
法やＨＶＰＥ法などの各種ＣＶＤ法により１１００℃、
好ましくは１２００℃以上に加熱することによって形成
することが好ましい。バッファ層などとして用いる従来
の下地層は５００〜７００℃で形成されていたため、こ
の温度と比較した場合において上述した温度範囲は極め
て高いことが分かる。
【００２５】また、前記下地層をＣＶＤ法で形成する場
合の温度の上限値は、好ましくは１２５０℃である。こ
れ以下の温度で形成した場合においては、下地層を構成
する窒化物半導体の材料組成などに起因した表面の荒
れ、さらには下地層内における組成成分の拡散を効果的
に抑制することができる。なお、上述した温度範囲は、
下地層を形成する際の基材温度を意味するものである。
合の温度の上限値は、好ましくは１２５０℃である。こ
れ以下の温度で形成した場合においては、下地層を構成
する窒化物半導体の材料組成などに起因した表面の荒
れ、さらには下地層内における組成成分の拡散を効果的
に抑制することができる。なお、上述した温度範囲は、
下地層を形成する際の基材温度を意味するものである。
【００２６】また、前記導電性ＳｉＣ基材に対する絶縁
性は、前記下地層を構成する前記窒化物半導体中におけ
るＡｌ含有量の増加とともに増大する。具体的には、前
記窒化物半導体は、Ａｌを５０原子％以上含むことが好
ましく、さらにはＡｌＮなる組成を有することが好まし
い。
性は、前記下地層を構成する前記窒化物半導体中におけ
るＡｌ含有量の増加とともに増大する。具体的には、前
記窒化物半導体は、Ａｌを５０原子％以上含むことが好
ましく、さらにはＡｌＮなる組成を有することが好まし
い。
【００２７】なお、本発明の半導体素子においては、下
地層を構成する窒化物半導体はＡｌを含有し、実際の素
子として機能する窒化物半導体層群はＡｌ、Ｇａ、及び
Ｉｎの少なくとも一つを含有する。したがって、前記下
地層の組成と窒化物半導体層群の組成とのずれに起因し
て、両者の間の格子定数差が増大してしまう場合は、こ
れらの層中にクラックが発生してしまう場合がある。
地層を構成する窒化物半導体はＡｌを含有し、実際の素
子として機能する窒化物半導体層群はＡｌ、Ｇａ、及び
Ｉｎの少なくとも一つを含有する。したがって、前記下
地層の組成と窒化物半導体層群の組成とのずれに起因し
て、両者の間の格子定数差が増大してしまう場合は、こ
れらの層中にクラックが発生してしまう場合がある。
【００２８】このような場合においては、下地層を構成
する窒化物半導体中の成分含有量を、前記導電性ＳｉＣ
基材側から前記窒化物半導体層群に向かって連続的又は
ステップ状に変化させて、前記下地層の、前記窒化物半
導体層群との界面近傍の組成を前記窒化物半導体層群の
組成と近似させることが好ましい。これによって、前記
下地層又は前記窒化物半導体層群の、成長中に発生する
膜内応力差に起因したクラックの発生を効果的に抑制す
ることができる。
する窒化物半導体中の成分含有量を、前記導電性ＳｉＣ
基材側から前記窒化物半導体層群に向かって連続的又は
ステップ状に変化させて、前記下地層の、前記窒化物半
導体層群との界面近傍の組成を前記窒化物半導体層群の
組成と近似させることが好ましい。これによって、前記
下地層又は前記窒化物半導体層群の、成長中に発生する
膜内応力差に起因したクラックの発生を効果的に抑制す
ることができる。
【００２９】また、上述したように、高結晶性の窒化物
半導体からなる下地層及び高結晶性の窒化物半導体層群
を具える本発明の半導体素子においては、その反り量が
５ｃｍ当たり１００μｍ以下にまで低減される。したが
って、素子内における残留応力は極めて低くなり、上記
半導体素子を長期間使用した場合においても、前記残留
応力に起因した破損や特性変化を抑制することができ
る。
半導体からなる下地層及び高結晶性の窒化物半導体層群
を具える本発明の半導体素子においては、その反り量が
５ｃｍ当たり１００μｍ以下にまで低減される。したが
って、素子内における残留応力は極めて低くなり、上記
半導体素子を長期間使用した場合においても、前記残留
応力に起因した破損や特性変化を抑制することができ
る。
【００３０】なお、下地層を構成する窒化物半導体は、
Ａｌの他にＧａ又はＩｎを含むことができ、絶縁性を確
保するため、例えば前記窒化物半導体内に深い不純物準
位を形成すべく、遷移金属などのような元素を含有する
こともできる。同様に、窒化物半導体層群もＡｌ、Ｇ
ａ、及びＩｎの他に、必要に応じてＭｇ、Ｓｉ、又はＢ
などの元素を含有することもできる。
Ａｌの他にＧａ又はＩｎを含むことができ、絶縁性を確
保するため、例えば前記窒化物半導体内に深い不純物準
位を形成すべく、遷移金属などのような元素を含有する
こともできる。同様に、窒化物半導体層群もＡｌ、Ｇ
ａ、及びＩｎの他に、必要に応じてＭｇ、Ｓｉ、又はＢ
などの元素を含有することもできる。
【００３１】また、下地層及び窒化物半導体層群は、必
要に応じ、公知の成膜手法を用いて作製することができ
る。
要に応じ、公知の成膜手法を用いて作製することができ
る。
【００３２】図１は、本発明の半導体素子を用いたＦＥ
Ｔの一例を示す構成図である。
Ｔの一例を示す構成図である。
【００３３】図１に示すＦＥＴ１０は、導電性ＳｉＣ基
材１と、この基材１上にエピタキシャル成長されたＡｌ
Ｎ下地層２と、この下地層２上にエピタキシャル成長さ
れたｉ−ＧａＮ層３及びｎ−ＧａＮ層４とを含む。本例
においては、ｉ−ＧａＮ層３及びｎ−ＧａＮ層４が窒化
物半導体層群を構成する。さらに、ｎ−ＧａＮ層４上に
おいて、例えば、Ｔｉ／ＡｌＰｔ／Ａｕの多層構造から
なるオーミックコンタクト特性を有するソース電極７及
びドレイン電極８が形成されるとともに、例えば、Ｎｉ
／Ｐｔ／Ａｕの多層構造からなるショットキーコンタク
ト特性を有するゲート電極９が形成されている。
材１と、この基材１上にエピタキシャル成長されたＡｌ
Ｎ下地層２と、この下地層２上にエピタキシャル成長さ
れたｉ−ＧａＮ層３及びｎ−ＧａＮ層４とを含む。本例
においては、ｉ−ＧａＮ層３及びｎ−ＧａＮ層４が窒化
物半導体層群を構成する。さらに、ｎ−ＧａＮ層４上に
おいて、例えば、Ｔｉ／ＡｌＰｔ／Ａｕの多層構造から
なるオーミックコンタクト特性を有するソース電極７及
びドレイン電極８が形成されるとともに、例えば、Ｎｉ
／Ｐｔ／Ａｕの多層構造からなるショットキーコンタク
ト特性を有するゲート電極９が形成されている。
【００３４】図２は、本発明の半導体素子を用いたＨＥ
ＭＴの一例を示す構成図である。なお、図２に示すＨＥ
ＭＴは、図１に示すＦＥＴ１０と基本的には同じ構造を
呈している。
ＭＴの一例を示す構成図である。なお、図２に示すＨＥ
ＭＴは、図１に示すＦＥＴ１０と基本的には同じ構造を
呈している。
【００３５】図２に示すＨＥＭＴ２０は、導電性ＳｉＣ
基材１と、この基材１上にエピタキシャル成長されたＡ
ｌＮ下地層２と、この基材１上にエピタキシャル成長さ
れたｉ−ＧａＮ層３と、このｉ−ＧａＮ層３上にエピタ
キシャル成長されたｎ−ＡｌＧａＮ層４とを含む。本例
においては、ｉ−ＧａＮ層３及びｎ−ＡｌＧａＮ層４が
窒化物半導体層群を構成する。そして、ｎ−ＡｌＧａＮ
層４上に、上述したようなソース電極７、ドレイン電極
８、及びゲート電極９が形成されている。
基材１と、この基材１上にエピタキシャル成長されたＡ
ｌＮ下地層２と、この基材１上にエピタキシャル成長さ
れたｉ−ＧａＮ層３と、このｉ−ＧａＮ層３上にエピタ
キシャル成長されたｎ−ＡｌＧａＮ層４とを含む。本例
においては、ｉ−ＧａＮ層３及びｎ−ＡｌＧａＮ層４が
窒化物半導体層群を構成する。そして、ｎ−ＡｌＧａＮ
層４上に、上述したようなソース電極７、ドレイン電極
８、及びゲート電極９が形成されている。
【００３６】図３は、本発明の半導体素子を用いたＨＢ
Ｔの一例を示す構成図である。なお、図１に示すＦＥＴ
１０と同様の部分については、同じ数字を用いて示して
いる。
Ｔの一例を示す構成図である。なお、図１に示すＦＥＴ
１０と同様の部分については、同じ数字を用いて示して
いる。
【００３７】図３に示すＨＢＴ３０は、導電性ＳｉＣ基
材１と、この基材１上にエピタキシャル成長されたＡｌ
Ｎ下地層２と、この下地層２上にエピタキシャル成長さ
れたｎ−ＧａＮからなる第１の導電型の第１導電層１３
とを含む。さらに、第１導電層１３上にエピタキシャル
成長された、同じくｎ−ＧａＮからなる第１の導電型の
第２導電層１４と、この第２導電層１４上にエピタキシ
ャル成長された、ｐ＋−ＧａＮからなる第２の導電型の
第３導電層１５とを含む。また、この第３導電層１５上
にエピタキシャル成長された、ｎ＋−ＡｌＧａＮの第１
の導電型の第４導電層１６を含んでいる。
材１と、この基材１上にエピタキシャル成長されたＡｌ
Ｎ下地層２と、この下地層２上にエピタキシャル成長さ
れたｎ−ＧａＮからなる第１の導電型の第１導電層１３
とを含む。さらに、第１導電層１３上にエピタキシャル
成長された、同じくｎ−ＧａＮからなる第１の導電型の
第２導電層１４と、この第２導電層１４上にエピタキシ
ャル成長された、ｐ＋−ＧａＮからなる第２の導電型の
第３導電層１５とを含む。また、この第３導電層１５上
にエピタキシャル成長された、ｎ＋−ＡｌＧａＮの第１
の導電型の第４導電層１６を含んでいる。
【００３８】したがって、図３に示すＨＢＴ３０は、ｎ
ｐｎ型接合の半導体素子を構成している。なお、本例に
おいては、第１導電層１３〜第４導電層１６が窒化物半
導体層群を構成している。
ｐｎ型接合の半導体素子を構成している。なお、本例に
おいては、第１導電層１３〜第４導電層１６が窒化物半
導体層群を構成している。
【００３９】また、第１導電層１３の露出した表面に
は、Ｔｉ／Ａｌ／Ｐｔ／Ａｕからなるコレクタ電極１８
が形成されており、第３導電層１５の露出した表面には
Ｎｉ／Ｐｔ／Ａｕからなるベース電極１７が形成されて
いる。そして、第４導電層１６上には、同じくＴｉ／Ａ
ｌ／Ｐｔ／Ａｕからなるエミッタ電極１９が形成されて
いる。
は、Ｔｉ／Ａｌ／Ｐｔ／Ａｕからなるコレクタ電極１８
が形成されており、第３導電層１５の露出した表面には
Ｎｉ／Ｐｔ／Ａｕからなるベース電極１７が形成されて
いる。そして、第４導電層１６上には、同じくＴｉ／Ａ
ｌ／Ｐｔ／Ａｕからなるエミッタ電極１９が形成されて
いる。
【００４０】図１〜３のいずれの電子デバイスにおいて
も、導電性ＳｉＣ基材１は上述したような抵抗率を有す
ることが要求され、下地層２は上述したような０．５μ
ｍ以上の厚さを有することが好ましい。さらには、下地
層２の成膜中に発生する引張応力を緩和してクラックの
発生を防止すべく、下地層２中におけるＡｌ含有量が導
電性ＳｉＣ基材１から導電層３又は１３に向けて連続的
又はステップ状に減少していることが好ましい。
も、導電性ＳｉＣ基材１は上述したような抵抗率を有す
ることが要求され、下地層２は上述したような０．５μ
ｍ以上の厚さを有することが好ましい。さらには、下地
層２の成膜中に発生する引張応力を緩和してクラックの
発生を防止すべく、下地層２中におけるＡｌ含有量が導
電性ＳｉＣ基材１から導電層３又は１３に向けて連続的
又はステップ状に減少していることが好ましい。
【００４１】
【実施例】（実施例１）２インチ径で、厚さが３３０μ
mである導電性ＳｉＣ基材（抵抗率：０．０５Ω・ｃ
ｍ）を適当な薬液で前処理した後、ＭＯＣＶＤ装置の中
に設置した。ＭＯＣＶＤ装置には、ガス系としてＮＨ3
系、ＴＭＡ、ＴＭＧ、ＳｉＨ4が取り付けてある。圧力
を１５Ｔｏｒｒに設定した後、Ｈ2を流速３ｍ／ｓｅｃ
で流しながら、基材を１２００℃まで昇温した後、ＴＭ
ＡとＮＨ3とを供給ガスモル比が４５０対１となるよう
にして供給し、下地層としてのＡｌＮ層を厚さ２μｍま
でエピタキシャル成長させた。
mである導電性ＳｉＣ基材（抵抗率：０．０５Ω・ｃ
ｍ）を適当な薬液で前処理した後、ＭＯＣＶＤ装置の中
に設置した。ＭＯＣＶＤ装置には、ガス系としてＮＨ3
系、ＴＭＡ、ＴＭＧ、ＳｉＨ4が取り付けてある。圧力
を１５Ｔｏｒｒに設定した後、Ｈ2を流速３ｍ／ｓｅｃ
で流しながら、基材を１２００℃まで昇温した後、ＴＭ
ＡとＮＨ3とを供給ガスモル比が４５０対１となるよう
にして供給し、下地層としてのＡｌＮ層を厚さ２μｍま
でエピタキシャル成長させた。
【００４２】次いで、圧力を１００Ｔｏｒｒに設定し、
基材温度を１０５０℃に設定した後、ＴＭＧ、及びＮＨ
３を全ガス平均流速１．５ｍ／ｓｅｃで流して、ｉ−Ｇ
ａＮ層を厚さ２μｍにエピタキシャル成長させた。この
際、ＮＨ３及びＴＭＧの供給ガスモル比は、１５００対
１となるようにした。その後、ＳｉＨ４を加え、ｎ−Ｇ
ａＮ層を厚さ３０ｎｍにエピタキシャル成長させた。
基材温度を１０５０℃に設定した後、ＴＭＧ、及びＮＨ
３を全ガス平均流速１．５ｍ／ｓｅｃで流して、ｉ−Ｇ
ａＮ層を厚さ２μｍにエピタキシャル成長させた。この
際、ＮＨ３及びＴＭＧの供給ガスモル比は、１５００対
１となるようにした。その後、ＳｉＨ４を加え、ｎ−Ｇ
ａＮ層を厚さ３０ｎｍにエピタキシャル成長させた。
【００４３】成長終了後、ｎ−ＧａＮ層表面にＴｉ／Ａ
ｌ／Ｐｔ／Ａｕからなるソース／ドレイン電極を形成す
るともに、Ｎｉ／Ｐｔ／Ａｕからなるゲート電極を形成
した。なお、ゲート長及びゲート幅は、それぞれ０．５
μｍ及び７０μｍとなるようにした。
ｌ／Ｐｔ／Ａｕからなるソース／ドレイン電極を形成す
るともに、Ｎｉ／Ｐｔ／Ａｕからなるゲート電極を形成
した。なお、ゲート長及びゲート幅は、それぞれ０．５
μｍ及び７０μｍとなるようにした。
【００４４】得られたＦＥＴの高周波特性及び出力特性
を評価したところ、カットオフ周波数ｆｔ＝３０ＧＨｚ
で、連続使用による特性劣化がないことが判明し、良好
な高周波特性及び出力特性を有することが判明した。
を評価したところ、カットオフ周波数ｆｔ＝３０ＧＨｚ
で、連続使用による特性劣化がないことが判明し、良好
な高周波特性及び出力特性を有することが判明した。
【００４５】（実施例２）実施例１と同様にして、Ａｌ
Ｎ下地層及びｉ−ＧａＮ導電層をエピタキシャル成長さ
せて形成した後、基材温度を１１２０℃に設定し、ＴＭ
Ａ、ＴＭＧ、ＮＨ ３及びＳｉＨ４を全ガス平均流速３ｍ
／ｓｅｃで流して、ｎ−Ａｌ０．２Ｇａ０ ．８Ｎ層を厚
さ３０ｎｍにエピタキシャル成長させた。この際、ＮＨ
３、ＴＭＡ、及びＴＭＧの供給ガスモル比は、７５００
対１対５となるようにした。
Ｎ下地層及びｉ−ＧａＮ導電層をエピタキシャル成長さ
せて形成した後、基材温度を１１２０℃に設定し、ＴＭ
Ａ、ＴＭＧ、ＮＨ ３及びＳｉＨ４を全ガス平均流速３ｍ
／ｓｅｃで流して、ｎ−Ａｌ０．２Ｇａ０ ．８Ｎ層を厚
さ３０ｎｍにエピタキシャル成長させた。この際、ＮＨ
３、ＴＭＡ、及びＴＭＧの供給ガスモル比は、７５００
対１対５となるようにした。
【００４６】成長終了後、ｎ−ＡｌＧａＮ層表面にＴｉ
／Ａｌ／Ｐｔ／Ａｕからなるソース／ドレイン電極を形
成するともに、Ｎｉ／Ｐｔ／Ａｕからなるゲート電極を
形成した。なお、ゲート長及びゲート幅は、それぞれ
０．５μｍ及び７０μｍとなるようにした。
／Ａｌ／Ｐｔ／Ａｕからなるソース／ドレイン電極を形
成するともに、Ｎｉ／Ｐｔ／Ａｕからなるゲート電極を
形成した。なお、ゲート長及びゲート幅は、それぞれ
０．５μｍ及び７０μｍとなるようにした。
【００４７】得られたＨＥＭＴの高周波特性及び出力特
性を評価したところ、カットオフ周波数ｆｔ＝６０ＧＨ
ｚで、連続使用において特性劣化がないことが判明し、
良好な高周波特性及び出力特性を有することが判明し
た。
性を評価したところ、カットオフ周波数ｆｔ＝６０ＧＨ
ｚで、連続使用において特性劣化がないことが判明し、
良好な高周波特性及び出力特性を有することが判明し
た。
【００４８】（比較例１）導電性ＳｉＣ基材の代わりに
２インチ径、厚さ４３０μｍのサファイア基材を用いた
以外は、実施例１と同様にしてＦＥＴを作製した。得ら
れたＦＥＴの高周波特性及び出力特性を評価したとこ
ろ、カットオフ周波数ｆｔ＝１０ＧＨｚであることが判
明し、サファイア基材の低熱伝導性に起因して、高周波
特性及び出力特性ともに劣化することが判明した。
２インチ径、厚さ４３０μｍのサファイア基材を用いた
以外は、実施例１と同様にしてＦＥＴを作製した。得ら
れたＦＥＴの高周波特性及び出力特性を評価したとこ
ろ、カットオフ周波数ｆｔ＝１０ＧＨｚであることが判
明し、サファイア基材の低熱伝導性に起因して、高周波
特性及び出力特性ともに劣化することが判明した。
【００４９】（比較例２）導電性ＳｉＣ基材の代わりに
２インチ径、厚さ４３０μｍのサファイア基材を用いた
以外は、実施例２と同様にしてＨＥＭＴを作製した。得
られたＨＥＭＴの高周波特性及び出力特性を評価したと
ころ、カットオフ周波数ｆｔ＝２０ＧＨｚであることが
判明し、サファイア基材の低熱伝導性に起因して、高周
波特性及び出力特性ともに劣化することが判明した。
２インチ径、厚さ４３０μｍのサファイア基材を用いた
以外は、実施例２と同様にしてＨＥＭＴを作製した。得
られたＨＥＭＴの高周波特性及び出力特性を評価したと
ころ、カットオフ周波数ｆｔ＝２０ＧＨｚであることが
判明し、サファイア基材の低熱伝導性に起因して、高周
波特性及び出力特性ともに劣化することが判明した。
【００５０】（実施例３）上述したＡｌＮ下地層の代わ
りに、６００℃の成膜温度で形成した低温ＧａＮバッフ
ァ層を０．０５μｍの厚さに形成した以外は、実施例２
と同様にして、ＨＥＭＴを作製した。このＨＥＭＴの高
周波特性及び出力特性を評価したところ、連続使用によ
る特性劣化は観察されなかったものの、カットオフ周波
数ｆｔ＝１０ＧＨｚであることが判明し、ＳｉＣの導電
性に起因して高周波特性及び出力特性ともに若干劣化す
ることが判明した。
りに、６００℃の成膜温度で形成した低温ＧａＮバッフ
ァ層を０．０５μｍの厚さに形成した以外は、実施例２
と同様にして、ＨＥＭＴを作製した。このＨＥＭＴの高
周波特性及び出力特性を評価したところ、連続使用によ
る特性劣化は観察されなかったものの、カットオフ周波
数ｆｔ＝１０ＧＨｚであることが判明し、ＳｉＣの導電
性に起因して高周波特性及び出力特性ともに若干劣化す
ることが判明した。
【００５１】以上、具体例を挙げながら、本発明を発明
の実施の形態に即して詳細に説明してきたが、本発明は
上記内容に限定されるものではなく、本発明の範疇を逸
脱しない限りにおいてあらゆる変形や変更が可能であ
る。例えば、図２に示すＨＥＭＴにおいて、ｉ−ＧａＮ
導電層３とｎ−ＡｌＧａＮ層４との間に、ｉ−ＡｌＧａ
Ｎからなる障壁層を挿入することもできる。また、図３
に示すＨＢＴにおいては、ｎｐｎ型接合の半導体素子か
ら構成されているが、各窒化物半導体層の導電型を入れ
替えて、ｐｎｐ型接合の半導体素子から構成することも
できる。
の実施の形態に即して詳細に説明してきたが、本発明は
上記内容に限定されるものではなく、本発明の範疇を逸
脱しない限りにおいてあらゆる変形や変更が可能であ
る。例えば、図２に示すＨＥＭＴにおいて、ｉ−ＧａＮ
導電層３とｎ−ＡｌＧａＮ層４との間に、ｉ−ＡｌＧａ
Ｎからなる障壁層を挿入することもできる。また、図３
に示すＨＢＴにおいては、ｎｐｎ型接合の半導体素子か
ら構成されているが、各窒化物半導体層の導電型を入れ
替えて、ｐｎｐ型接合の半導体素子から構成することも
できる。
【００５２】
【発明の効果】以上説明したように、本発明の半導体素
子は、熱伝導性に優れ安価な導電性ＳｉＣ基材を用いる
とともに、この導電性ＳｉＣ基材上において絶縁性に優
れるＡｌ含有窒化物半導体からなる下地層を形成してい
る。したがって、設計値通りの性能指数を有するととも
に、出力特性及び高周波特性に優れた半導体素子を提供
することができる。
子は、熱伝導性に優れ安価な導電性ＳｉＣ基材を用いる
とともに、この導電性ＳｉＣ基材上において絶縁性に優
れるＡｌ含有窒化物半導体からなる下地層を形成してい
る。したがって、設計値通りの性能指数を有するととも
に、出力特性及び高周波特性に優れた半導体素子を提供
することができる。
【図１】本発明の半導体発光素子を用いたＦＥＴの一例
を示す断面図である。
を示す断面図である。
【図２】本発明の半導体発光素子を用いたＨＥＭＴの一
例を示す断面図である。
例を示す断面図である。
【図３】本発明の半導体発光素子を用いたＨＢＴの一例
を示す断面図である。
を示す断面図である。
１ 基材、２ 下地層、３ ｉ層、４ ｎ層、７ ソー
ス電極、８，１８ ドレイン電極、９ ゲート電極、１
３ 第１の導電層、１４ 第２の導電層、１５第３の導
電層、１６ 第４の導電層、１０ ＦＥＴ、１７ ベー
ス電極、１８コレクタ電極、１９ エミッタ電極、２０
ＨＥＭＴ、３０ ＨＢＴ
ス電極、８，１８ ドレイン電極、９ ゲート電極、１
３ 第１の導電層、１４ 第２の導電層、１５第３の導
電層、１６ 第４の導電層、１０ ＦＥＴ、１７ ベー
ス電極、１８コレクタ電極、１９ エミッタ電極、２０
ＨＥＭＴ、３０ ＨＢＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅井 圭一郎 愛知県名古屋市瑞穂区須田町２番56号 日 本碍子株式会社内 (72)発明者 田中 光浩 愛知県名古屋市瑞穂区須田町２番56号 日 本碍子株式会社内 Ｆターム(参考） 5F003 BA01 BA92 BF06 BH08 BM01 BM03 BP32 5F102 FA00 FA01 GB01 GC01 GD01 GJ02 GJ10 GK04 GK09 GL04 GM04 GS02 GT03 HC01
Claims (17)
- 【請求項１】抵抗率が１×１０５Ωｃｍ未満の導電性Ｓ
ｉＣからなる基材と、この基材上に形成された、少なく
ともＡｌを含む窒化物半導体からなる下地層と、この下
地層上に形成された、Ａｌ、Ｇａ、及びＩｎの少なくと
も一つを含む窒化物半導体層群とを具えることを特徴と
する、半導体素子。 - 【請求項２】前記下地層の厚さが０．５〜１００μｍで
あることを特徴とする、請求項１に記載の半導体素子。 - 【請求項３】前記下地層を構成する前記窒化物半導体中
におけるＡｌ含有量が５０原子％以上であることを特徴
とする、請求項１又は２に記載の半導体素子。 - 【請求項４】前記下地層を構成する前記窒化物半導体は
ＡｌＮであることを特徴とする、請求項３に記載の半導
体素子。 - 【請求項５】前記下地層を構成する前記窒化物半導体
は、ＣＶＤ法により１１００℃以上の温度で形成された
ことを特徴とする、請求項１〜４のいずれか一に記載の
半導体素子。 - 【請求項６】前記下地層を構成する前記窒化物半導体
は、ＣＶＤ法により１１００℃〜１２５０℃の温度で形
成されたことを特徴とする、請求項５に記載の半導体素
子。 - 【請求項７】前記下地層を構成する前記窒化物半導体中
の成分含有量が、前記基材側から前記窒化物半導体層群
に向かって連続的又はステップ状に変化していることを
特徴とする、請求項１〜６のいずれか一に記載の半導体
素子。 - 【請求項８】前記半導体素子の反りが、５ｃｍ当たり１
００μｍ以下であることを特徴とする、請求項１〜７の
いずれか一に記載の半導体素子。 - 【請求項９】請求項１〜８のいずれか一に記載の半導体
素子と、この半導体素子上において、ソース／ドレイン
電極、及びゲート電極とを具えることを特徴とする、電
界効果トランジスタ。 - 【請求項１０】請求項１〜８のいずれか一に記載の半導
体素子と、この半導体素子上において、ソース／ドレイ
ン電極、及びゲート電極とを具えることを特徴とする、
高電子移動度トランジスタ。 - 【請求項１１】請求項１〜８のいずれか一に記載の半導
体素子と、この半導体素子上において、ソース／ドレイ
ン電極、及びゲート電極とを具えることを特徴とする、
ヘテロ接合型バイポーラトランジスタ。 - 【請求項１２】抵抗率が１×１０５Ωｃｍ未満の導電性
ＳｉＣからなる基材と、この基材上に形成された、少な
くともＡｌを含む窒化物半導体からなる下地層とを具え
ることを特徴とする、エピタキシャル基板。 - 【請求項１３】前記下地層の厚さが０．５〜１００μｍ
であることを特徴とする、請求項１２に記載のエピタキ
シャル基板。 - 【請求項１４】前記下地層を構成する前記窒化物半導体
中におけるＡｌ含有量が５０原子％以上であることを特
徴とする、請求項１２又は１３に記載のエピタキシャル
基板。 - 【請求項１５】前記下地層を構成する前記窒化物半導体
はＡｌＮであることを特徴とする、請求項１４に記載の
エピタキシャル基板。 - 【請求項１６】前記下地層を構成する前記窒化物半導体
は、ＣＶＤ法により１１００℃以上の温度で形成された
ことを特徴とする、請求項１２〜１５のいずれか一に記
載のエピタキシャル基板。 - 【請求項１７】前記下地層を構成する前記窒化物半導体
は、ＣＶＤ法により１１００℃〜１２５０℃の温度で形
成されたことを特徴とする、請求項１６に記載のエピタ
キシャル基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163592A JP3946969B2 (ja) | 2001-05-31 | 2001-05-31 | 電界効果トランジスタ、及びヘテロ接合型バイポーラトランジスタ |
| US10/147,047 US6703649B2 (en) | 2001-05-31 | 2002-05-17 | Semiconductor element |
| EP02011962A EP1263029A3 (en) | 2001-05-31 | 2002-05-29 | GaN semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163592A JP3946969B2 (ja) | 2001-05-31 | 2001-05-31 | 電界効果トランジスタ、及びヘテロ接合型バイポーラトランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006268274A Division JP2007059928A (ja) | 2006-09-29 | 2006-09-29 | 高電子移動度トランジスタ及びそのためのエピタキシャル基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002359255A true JP2002359255A (ja) | 2002-12-13 |
| JP3946969B2 JP3946969B2 (ja) | 2007-07-18 |
Family
ID=19006533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001163592A Expired - Lifetime JP3946969B2 (ja) | 2001-05-31 | 2001-05-31 | 電界効果トランジスタ、及びヘテロ接合型バイポーラトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6703649B2 (ja) |
| EP (1) | EP1263029A3 (ja) |
| JP (1) | JP3946969B2 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6703649B2 (en) | 2004-03-09 |
| US20020179932A1 (en) | 2002-12-05 |
| JP3946969B2 (ja) | 2007-07-18 |
| EP1263029A2 (en) | 2002-12-04 |
| EP1263029A3 (en) | 2009-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040427 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040609 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040716 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060317 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060929 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3946969 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
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