JP2009515320A - Ｉｉｉ族窒化物半導体素子の製造 - Google Patents

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Abstract

電源電極を受け入れる部分の上に保護本体を設ける間に、ゲート構造を形成する工程を有する、III族窒化物電力半導体素子を製造する方法。
【選択図】 図２

Description

本出願は、「セルフアライン常時オフＡｌＧａＮ／ＧａＮ ＨＥＭＴを製造するためのＡｌＧａＮ Ｎフェースド材料の再成長」という発明の名称の２００５年１０月３日に提出の米国仮特許願第６０／７２３０４０号に関連するものである。
本発明は、半導体素子、より詳細には、III族窒化物電力半導体素子に関する。
本明細書で用いるIII族窒化物半導体は、窒素および少なくとも１つのIII族元素を含む半導体、例えばＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮなどを指す。
III族窒化物ヘテロ接合半導体素子における２次元電子ガス（２-ＤＥＧ）の大きい絶縁破壊電界（＞２．２ＭＶ／ｃｍ）、および高電流密度は、それらを電力的応用をする際に魅力的である。
公知のIII族窒化物ヘテロ接合電力半導体素子の１つは、高電子移動度トランジスタ（ＨＥＭＴ）である。ＨＥＭＴの望ましい変型は、常時オフＨＥＭＴ、すなわち、そのゲート電極に適切な電圧が加えられない場合は、電流（微小なリーク電流を除いて）の導通を不可能にするＨＥＭＴである。
図１は、常時オフIII族窒化物電力半導体素子を示し、この素子は、III族窒化物半導体スタック１を含んでいる。スタック１は、Ｎ極ＧａＮ層２、Ｎ極ＡｌＧａＮ層３、Ｎ極ＧａＮ層４、およびＮ極ＡｌＧａＮ層５を含み、その各々は、通常分子線エピタキシー（ＭＢＥ）を用いて成長させられる。
図１に示す素子を製造するために、スタック１は、まず、成長させられ、次にＡｌＧａＮ層は、エッチングにより除去されて、電源電極（例えば、ソースおよびドレイン電極）６、７用の部分を画定する。次に、ゲート絶縁体およびゲート電極スタック、またはショットキーゲート電極を含むのが好ましいゲート構造８は、ＡｌＧａＮ層５の残りの上に形成される。
ゲート構造８の下のＡｌＧａＮ層５は、伝導帯をフェルミエネルギーの上に引き上げ、ゲート構造８の下の２-ＤＥＧを除去する。その結果、素子は常時オフになる。
図１に示す素子を製造する際に、Ｎ極ＧａＮ層４は、Ｎ極ＡｌＧａＮ層５のエッチング中に損傷を受ける。その結果、電源電極６，７とＧａＮ層４との間のオーミックコンタクトの品質が損なわれて、品質の劣る素子が生じる。
本発明による方法では、ゲート構造は最初に画定され、電源電極を受け入れるIII族窒化物半導体本体は、保護スペーサ本体によって保護される。
本発明の好ましい実施形態では、素子は、第１Ｎ極III族窒化物半導体本体を、支持本体の上に成長させ、第２Ｎ極III族窒化物半導体本体を、第１Ｎ極III族窒化物半導体本体の上に成長させ、第３Ｎ極III族窒化物半導体本体を、第２Ｎ極III族窒化物半導体本体の上に成長させ、保護スペーサ本体を、第３III族窒化物半導体本体の上に成長させ、保護スペーサ本体の一部を除去して、そこに開口を画定し、ゲート構造を受け入れるために、第３III族窒化物半導体本体の一部を露出し、第４Ｎ極III族窒化物半導体本体を少なくとも露出部分の上に成長させ、そしてゲート構造を第４III族窒化物半導体本体の上に形成することによって製造される。
また一方、本発明は、Ｎ極III族窒化物素子に限定されない。従って、ある実施形態では、本発明による素子は、第１III族窒化物半導体本体を、支持本体の上に成長させ、第２III族窒化物半導体本体を、第１III族窒化物半導体本体の上に成長させ、第３III族窒化物半導体本体を、第２III族窒化物半導体本体の上に成長させ、保護スペーサ本体を、第３III族窒化物半導体本体の上に成長させ、保護スペーサ本体の一部を除去して、そこに開口を形成し、ゲート構造を受け入れるために、第３III族窒化物半導体本体の一部を露出し、そして、ゲート構造を第３III族窒化物半導体本体の上に形成することによって製造される。
本発明の方法によると、ゲート構造が形成されている間、保護スペーサ本体は、またエッチング停止層の機能も果たす。保護スペーサ本体を形成するのに適する材料は、Ｇｅ、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、または同種のものである。
本発明の他の特徴および利点について、添付図面に基づく本発明の次の説明により明らかにする。
図２に示すように、本発明の好ましい実施形態によって製造されるIII族窒化物電力半導体素子は、支持本体１０、第１Ｎ極III族窒化物半導体本体１２（これはＮ極ＧａＮから成ることが好ましい）、本体１２の上に形成される第２Ｎ極III族窒化物半導体本体１４（これはＮ極ＡｌＧａＮから成ることが好ましい）、本体１４の上に形成される第３Ｎ極III族窒化物半導体本体１６（これはＮ極ＧａＮから成ることが好ましい）、本体１６とオーミックコンタクトする第１電源電極１８（例えばソース電極）、本体１６とオーミックコンタクトする第２電源電極２０（例えばドレイン電極）、本体１６上に形成され、間隔をおいて配置されるスペーサ本体２２、スペーサ本体２２の間の本体１６の上に形成される第４Ｎ極III族窒化物半導体本体２４（これはＮ極ＡｌＧａＮから成ることが好ましい）、および本体２４の上に形成されるゲート構造２６を含んでいる。
好ましい実施形態では、ゲート構造体２６は、例えばＳｉＯ2またはＳｉ3Ｎ4から成るゲート絶縁体２８、および金属または非金属のゲート材料を含む、任意の適切なゲート材料から成るゲート電極３０を含んでいる。
好ましい実施形態の支持本体１０は、基板３２、および必要な場合には、バッファ層３４を有している。好ましい実施形態では、基板３２はシリコンから成り、バッファ層３４はＡｌＮから成っている。他の基板材料としては、ＳｉＣ、サファイア、またはIII族窒化物基板、例えばＧａＮ基板が含まれる。ＧａＮ基板を使用する場合には、バッファ層は無くてもよい。
図３Ａ〜図３Ｄに示すように、本発明の第１実施形態により、第１（１２）、第２（１４）、第３（１６）Ｎ極III族窒化物本体が、支持本体１０の上に成長させられ、本体１０は、シリコン基板３２およびＡｌＮバッファ層３４を有することが好ましい。第１（１２）、第２（１４）、および第３（１６）本体は、それぞれ、Ｎ極ＧａＮ、Ｎ極ＡｌＧａＮ、およびＮ極ＧａＮから成っている。
次に、スペーサ材料（好ましくはＧｅ）の層は、第３Ｎ極III族窒化物本体１６上に、堆積または成長させられ、フォトリソグラフィまたは類似技術によってパターン成形され、図３Ｂに示すように、間隔をあけたスペーサ本体２２を得る。スペーサ本体２２間の隙間３６は、少なくとも第３Ｎ極III族窒化物本体１６を露出し、ゲート構造を受け入れる部分を画定することに留意する必要がある。
その後、第４Ｎ極III族窒化物本体（好ましい実施形態ではＮ極ＡｌＧａＮ）は、図３Ｃに示すように、少なくとも第３Ｎ極III族窒化物半導体本体１６上に、また好ましい実施形態では、スペーサ２２上に成長させられる。
次に、ゲート構造２６を構成する本体は、第４Ｎ極III族窒化物本体２４上に形成され、スタックは、フォトリソグラフィなどを用いてパターン成形され、好ましい実施形態のゲート構造２６を得る。このようにして、ゲート絶縁体本体およびゲート電極本体は、第４Ｎ極III族窒化物本体２４上に形成され、パターン成形されて、ゲート絶縁体２８およびゲート電極３０を得る。
ゲート構造２６を形成した後に、スペーサ２２は、フォトリソグラフィなどを用いて、さらにパターン成形され、そこの開口に、電源電極を受け入れる部分を画定する第３Ｎ極III族窒化物本体１６が露出する。次に第１および第２電源電極１８および２０は、第３本体１６上に形成されて、図２に示すような好ましい実施形態の素子を得る。
図４に示す、本発明の第２実施形態では、ゲート構造２６は、第４Ｎ極III族窒化物半導体本体２４とショットキー接触する材料を用いて形成される。その後のプロセスは、本発明の第１実施形態と同じである。
本発明による方法は、Ｎ極III族窒化物半導体素子に限定されない。任意の半導体素子に適用することができる。
図７Ａ〜図７Ｅにおいて、同じ符号は、同じ要素を示す。第３実施形態によるプロセスでは、第１III族窒化物半導体本体１２’（例えばＧａＮ）、第２III族窒化物半導体本体１４’（ＡｌＧａＮ）、および第３半導体本体１６’（例えばＧａＮ）は、支持本体１０上に順々に成長させられる。本体１２’、１４’、および１６’は、Ｎ極を必要としないことに留意する必要がある。
本発明の一態様によれば、保護本体２２は、第３III族窒化物本体１６’上に形成され、フォトリソグラフィなどによってパターン成形され、ゲート構造を受け入れるためにIII族窒化物本体１６’の一部を露出するゲート開口を有している。その後、ゲート絶縁体本体２４はスペーサ本体２２の上に、かつゲート開口の底面のIII族窒化物本体１６’の上に形成される。次にゲート電極本体２８は、ゲート絶縁体本体２４の上に形成される。結果を図７Ａに示す。
次に、ゲートマスク３８は、図７Ｂに示すように、スペーサ本体２２のゲート開口と整列して、ゲート電極本体２８の上に形成される。その後、ゲート電極本体２８およびゲート絶縁体本体２４のマスキングされない部分は、保護本体２２に達するまで除去される。結果を図７Ｃに示す。
次に、第１電源電極マスク４０が、保護スペーサ本体２２に施される。マスク４０は、除去するためにゲート構造２６と隣接するスペーサ本体２２の部分を画定し、エッチングなどによって、ゲート構造２６に隣接するスペーサ本体２２のマスキングされない部分は除去され、図７Ｄに示すように、第３III族窒化物本体１６’として露出することが好ましい。次に、絶縁体本体４２は、少なくともゲート構造２６の上に形成され、ゲート構造２６とスペーサ本体２２との間の空間を充填することが好ましい。次に、第２電源電極マスク４４が、図７Ｅに示すように、第１絶縁体本体４２の上に施される。その後、絶縁体本体４２に隣接するスペーサ本体２２は除去されて、絶縁体本体４２に隣接する第３III族窒化物本体１６’の部分を露出させ、第１（１８）および第２（２０）電源電極が、第３III族窒化物本体１６’の露出部分上に形成される。その結果、図７Ｆに示すような素子が、第３実施形態によって製造される。
別の実施形態として、ゲート構造２６は、第３III族窒化物本体１６’とショットキー接触する本体を含んでいるのがよいことに留意する必要がある。このような場合、ゲート絶縁体本体２４をプロセスから省いてもよく、ゲートショットキー本体だけを、そのパターン成形後に、スペーサ本体２２の上に形成させるのがよい。製造プロセスの残りは、本発明の第３実施形態に関して上に詳述したものと同じでよい。
保護本体２２用の好ましい材料は、Ｇｅであるが、他の材料、例えばＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3なども、本発明の範囲および精神を逸脱することなく使用しうるとよいことに留意する必要がある。
Ｎ面III族窒化物半導体膜は、酸に非常に弱く、従って、ＨＣｌおよびフォトレジスト現像剤によって、容易にエッチングされる。さらに、ドライエッチングプロセスのプラズマは、材料を損傷し、電源電極の下の表面粗さを増大させる。粗い表面は、オーミックコンタクト抵抗を大とする。
本発明によるプロセスでは、保護スペーサ本体２２は、Ｎ極III族窒化物本体を損傷しないように保護し、また停止バリアを提供して、ドライエッチングにおけるプラズマ損傷を防止する。
また、第３および第４III族窒化物本体は、通常は薄い（＜１００ｎｍ）ことにも留意する必要がある。電源電極の位置におけるオーバーエッチングは、２ＤＥＧ密度を減らし、従って抵抗が増大する。ドライエッチングもウェットエッチングも、このような薄膜を除去するために、制御不可能である。本発明によるプロセスでは、膜厚は、すべて、成長速度を正確に監視することができるＭＢＥによって決定されることが好ましい。Ｈ2Ｏ2を、電源電極の位置における保護スペーサ本体（Ｇｅがスペーサ材料として選ばれる場合）を、下部のIII族窒化物を損傷することなく、選択的に除去するために使用することができる。
以上本発明を、その特定の実施形態に即して説明したけれども、多くの他の変形例と変更態様、および他の用途が、当業者には明らかであると思う。従って本発明は、本明細書の特定の開示によってではなく、添付の特許請求の範囲によってのみ限定されるべきものである。
常時オフIII族窒化物電力半導体素子の能動領域の一部を示す。 本発明によって製造されるIII族窒化物半導体素子の能動領域の一部を示す。 本発明の好ましい実施形態によるプロセスを示す。 本発明の好ましい実施形態によるプロセスを示す。 本発明の好ましい実施形態によるプロセスを示す。 本発明の好ましい実施形態によるプロセスを示す。 本発明によって製造される素子の代替ゲート構造を示す。 本発明によって製造される素子のゲートの下の領域のバンド図を示す。 本発明によって製造される素子の電源電極下の領域のバンド図を示す。 本発明の別の実施形態によるプロセスを示す。 本発明の別の実施形態によるプロセスを示す。 本発明の別の実施形態によるプロセスを示す。 本発明の別の実施形態によるプロセスを示す。 本発明の別の実施形態によるプロセスを示す。 本発明の別の実施形態によるプロセスを示す。
符号の説明
１ 半導体スタック
２ Ｎ極ＧａＮ層
３ Ｎ極ＡｌＧａＮ層
４ Ｎ極ＧａＮ層
５ Ｎ極ＡｌＧａＮ層
６ 電源電極
７ 電源電極
８ ゲート構造
１０ 支持本体
１２ 第１Ｎ極III族窒化物半導体本体
１４ 第２Ｎ極III族窒化物半導体本体
１６ 第３Ｎ極III族窒化物半導体本体
１８ 第１電源電極
２０ 第２電源電極
２２ スペーサ本体
２４ 第４Ｎ極III族窒化物半導体本体
２６ ゲート構造体
２８ ゲート絶縁体
３０ ゲート電極
３２ 基板
３４ バッファ層
３６ 隙間
４０ 第１電源電極マスク
４２ 絶縁体本体
４４ 第２電源電極マスク

Claims (27)

  1. 第１Ｎ極III族窒化物半導体本体を、支持本体の上に成長させる工程と、
    第２Ｎ極III族窒化物半導体本体を、前記第１Ｎ極III族窒化物半導体本体の上に成長させる工程と、
    第３Ｎ極III族窒化物半導体本体を前記第２Ｎ極III族窒化物半導体本体の上に成長させる工程と、
    保護スペーサ本体を、前記第３III族窒化物半導体本体の上に成長させる工程と、
    前記保護スペーサ本体の一部を除去して、そこに開口を画定し、前記第３III族窒化物半導体本体の一部を露出させる工程と、
    第４Ｎ極III族窒化物半導体本体を、少なくとも前記露出部分の上に成長させる工程と、
    ゲート構造を前記第４III族窒化物半導体本体の上に形成する工程、
    とを含む半導体素子の製造方法。
  2. 前記第１および第３III族窒化物半導体本体は、ＧａＮから成り、前記第２および第４III族窒化物半導体本体は、ＡｌＧａＮから成る請求項１に記載の方法。
  3. 前記支持本体は、基板および基板上に配置されているバッファ層から成る請求項１に記載の方法。
  4. 前記基板は、シリコンから成る請求項３に記載の方法。
  5. 前記基板は、炭化ケイ素から成る請求項３に記載の方法。
  6. 前記基板は、サファイアから成る請求項３に記載の方法。
  7. 前記バッファ層は、III族窒化物本体から成る請求項３に記載の方法。
  8. 前記バッファ層は、ＡｌＮから成る請求項３に記載の方法。
  9. 前記支持本体は、III族窒化物材料から成る請求項１に記載の方法。
  10. 前記支持本体は、ＧａＮから成る請求項１に記載の方法。
  11. 前記ゲート構造は、ゲート絶縁体、およびゲート電極から成る請求項１に記載の方法。
  12. 前記ゲート構造は、前記第４III族窒化物半導体本体とショットキー接触している請求項１に記載の方法。
  13. 前記第３III族窒化物半導体本体とそれぞれ電気的に結合される電源電極を形成する工程をさらに含む請求項１に記載の方法。
  14. 前記保護スペーサ本体は、Ｇｅ、ＳｉＯ2、Ｓｉ3Ｎ4、およびＡｌ2Ｏ3の少なくとも１つから成る請求項１に記載の方法。
  15. 第１III族窒化物半導体本体を、支持本体の上に成長させる工程と、
    第２III族窒化物半導体本体を、前記第１III族窒化物半導体本体の上に成長させる工程と、
    第３III族窒化物半導体本体を、前記第２III族窒化物半導体本体の上に成長させる工程と、
    保護スペーサ本体を、前記第３III族窒化物半導体本体の上に成長させる工程と、
    前記保護スペーサ本体の一部を除去して、そこに開口を画定し、前記第３III族窒化物半導体本体の一部を露出させる工程と、
    ゲート構造を、前記第３III族窒化物半導体本体の上に形成する工程、
    とを含む半導体素子の製造方法。
  16. 前記ゲート構造の形成後に、前記第３III族窒化物半導体本体と電気的に結合される電源電極を形成する工程をさらに含む請求項１５に記載の方法。
  17. 前記ゲート構造に隣接する前記保護スペーサ本体の一部を除去して、少なくとも前記第３III族窒化物半導体本体を露出させる工程と、絶縁体本体を前記ゲート構造の上に、かつ少なくとも前記ゲート構造に隣接する前記露出部分の上に形成する工程と、前記保護スペーサ本体の残りの少なくとも一部を除去して、前記第３III族窒化物半導体本体の少なくとも一部を露出させる工程と、電源電極を、前記第３III族窒化物半導体本体の前記露出部分の上に形成する工程とをさらに含む請求項１５に記載の方法。
  18. 前記第１および前記第３III族窒化物半導体本体は、ＧａＮから成り、前記第２III族窒化物半導体本体は、ＡｌＧａＮから成る請求項１５に記載の方法。
  19. 前記支持本体は、基板および前記基板上に配置されるバッファ層から成る請求項１５に記載の方法。
  20. 前記基板は、シリコン、炭化ケイ素、またはサファイアの少なくとも１つから成る請求項１９に記載の方法。
  21. 前記バッファ層は、III族窒化物本体から成る請求項１９に記載の方法。
  22. 前記バッファ層は、ＡｌＮから成る請求項１９に記載の方法。
  23. 前記支持本体は、III族窒化物材料から成る請求項１５に記載の方法。
  24. 前記支持本体は、ＧａＮから成る請求項１５に記載の方法。
  25. 前記ゲート構造は、ゲート絶縁体およびゲート電極から成る請求項１５に記載の方法。
  26. 前記ゲート構造は、前記第３III族窒化物半導体本体とショットキー接触している請求項１５に記載の方法。
  27. 前記保護スペーサ本体は、Ｇｅ、ＳｉＯ2、Ｓｉ3Ｎ4、およびＡｌ2Ｏ3のいずれか１つから成る請求項１５に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156332A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
US8309987B2 (en) 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
US8624260B2 (en) 2010-01-30 2014-01-07 National Semiconductor Corporation Enhancement-mode GaN MOSFET with low leakage current and improved reliability
US8710511B2 (en) * 2011-07-29 2014-04-29 Northrop Grumman Systems Corporation AIN buffer N-polar GaN HEMT profile
CN102290345B (zh) * 2011-09-21 2013-04-03 西安电子科技大学 深亚微米栅长AlGaN/GaN HEMT制作方法
US9269788B2 (en) 2012-02-23 2016-02-23 Sensor Electronic Technology, Inc. Ohmic contact to semiconductor
CN106206695B (zh) * 2015-05-07 2019-03-08 中国科学院苏州纳米技术与纳米仿生研究所 降低注入损伤实现增强型hemt器件的方法及增强型hemt器件
US9673311B1 (en) 2016-06-14 2017-06-06 Semiconductor Components Industries, Llc Electronic device including a multiple channel HEMT
US9865721B1 (en) * 2016-06-15 2018-01-09 Qorvo Us, Inc. High electron mobility transistor (HEMT) device and method of making the same

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59127871A (ja) * 1983-01-13 1984-07-23 Nec Corp 半導体装置の製造方法
JPH04340231A (ja) * 1991-01-10 1992-11-26 Fujitsu Ltd 半導体装置およびその製造方法
JPH10223901A (ja) * 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
JPH10294452A (ja) * 1997-04-22 1998-11-04 Sony Corp ヘテロ接合電界効果トランジスタ
JP2000277724A (ja) * 1999-03-26 2000-10-06 Nagoya Kogyo Univ 電界効果トランジスタとそれを備えた半導体装置及びその製造方法
JP2000294768A (ja) * 1999-04-01 2000-10-20 Sony Corp 半導体素子およびその製造方法
JP2001077353A (ja) * 1999-06-30 2001-03-23 Toshiba Corp 高電子移動度トランジスタ及び電力増幅器
JP2002093819A (ja) * 2000-09-11 2002-03-29 Ricoh Co Ltd 半導体装置及びその製造方法
JP2002280571A (ja) * 2001-03-19 2002-09-27 Toshiba Corp ＧａＮ系ＨＥＭＴのシミュレーション装置
JP2003086608A (ja) * 2001-09-14 2003-03-20 Toshiba Corp 電界効果トランジスタ及びその製造方法
WO2004008495A2 (en) * 2002-07-16 2004-01-22 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
JP2004063492A (ja) * 2002-07-24 2004-02-26 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JP2005210105A (ja) * 2003-12-26 2005-08-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2005076365A1 (en) * 2004-01-16 2005-08-18 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
WO2005083793A1 (en) * 2004-02-05 2005-09-09 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
EP1104031B1 (en) * 1999-11-15 2012-04-11 Panasonic Corporation Nitride semiconductor laser diode and method of fabricating the same
US6723165B2 (en) * 2001-04-13 2004-04-20 Matsushita Electric Industrial Co., Ltd. Method for fabricating Group III nitride semiconductor substrate
US20050124176A1 (en) * 2001-07-17 2005-06-09 Takashi Sugino Semiconductor device and method for fabricating the same and semiconductor device application system
US7247889B2 (en) * 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
US20070023761A1 (en) * 2005-07-26 2007-02-01 Robbins Virginia M Silicon carbon germanium (SiCGe) substrate for a group III nitride-based device
US20070138505A1 (en) * 2005-12-12 2007-06-21 Kyma Technologies, Inc. Low defect group III nitride films useful for electronic and optoelectronic devices and methods for making the same

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59127871A (ja) * 1983-01-13 1984-07-23 Nec Corp 半導体装置の製造方法
JPH04340231A (ja) * 1991-01-10 1992-11-26 Fujitsu Ltd 半導体装置およびその製造方法
JPH10223901A (ja) * 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
JPH10294452A (ja) * 1997-04-22 1998-11-04 Sony Corp ヘテロ接合電界効果トランジスタ
JP2000277724A (ja) * 1999-03-26 2000-10-06 Nagoya Kogyo Univ 電界効果トランジスタとそれを備えた半導体装置及びその製造方法
JP2000294768A (ja) * 1999-04-01 2000-10-20 Sony Corp 半導体素子およびその製造方法
JP2001077353A (ja) * 1999-06-30 2001-03-23 Toshiba Corp 高電子移動度トランジスタ及び電力増幅器
JP2002093819A (ja) * 2000-09-11 2002-03-29 Ricoh Co Ltd 半導体装置及びその製造方法
JP2002280571A (ja) * 2001-03-19 2002-09-27 Toshiba Corp ＧａＮ系ＨＥＭＴのシミュレーション装置
JP2003086608A (ja) * 2001-09-14 2003-03-20 Toshiba Corp 電界効果トランジスタ及びその製造方法
WO2004008495A2 (en) * 2002-07-16 2004-01-22 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
JP2004063492A (ja) * 2002-07-24 2004-02-26 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JP2005210105A (ja) * 2003-12-26 2005-08-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2005076365A1 (en) * 2004-01-16 2005-08-18 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
WO2005083793A1 (en) * 2004-02-05 2005-09-09 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156332A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子

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