JP2003257997A - 窒化ガリウム系半導体装置を製造する方法 - Google Patents

窒化ガリウム系半導体装置を製造する方法

Info

Publication number
JP2003257997A
JP2003257997A JP2002054172A JP2002054172A JP2003257997A JP 2003257997 A JP2003257997 A JP 2003257997A JP 2002054172 A JP2002054172 A JP 2002054172A JP 2002054172 A JP2002054172 A JP 2002054172A JP 2003257997 A JP2003257997 A JP 2003257997A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
mask
lt
semiconductor
gt
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002054172A
Other languages
English (en)
Inventor
Tomohiro Kagiyama
知宏 鍵山
Original Assignee
Sumitomo Electric Ind Ltd
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

(57)【要約】 【課題】 素子間のリーク電流が低減されたアイソレー
ション構造を有する半導体装置を製造する方法が提供さ
れる。 【解決手段】 半導体装置を製造する方法は、(a)基板
2上に無機材料からなるマスク6aを形成する工程、
(b)マスク6aが形成された後に、一または複数のGa
1-XAlXN(0≦X<1)層8、10、12、14を該基
板2上に形成する工程、(c)該Ga1-XAlXN層8、1
0、12、14が形成された後にマスク6aを除去する
工程とを備える。マスク6aは無機材料からなるので、
Ga1-XAlXN層8、10、12、14の形成工程にお
ける成長温度にも耐える。Ga1-XAlXN層8、10、
12、14を形成した後にマスク6aを除去すれば、マ
スクパターンが無い領域に該Ga1-XAlXN層16cが
残る。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、窒化ガリウム系半
導体装置の製造方法に関する。 【0002】 【従来の技術】窒化ガリウム系半導体が、電界効果トラ
ンジスタ(FET)といった半導体能動素子のための材料
として着目されている。この半導体能動素子は、GaN
およびGaAlNといった窒化ガリウム系半導体を主要
な構成材料として用いている。窒化ガリウム(GaN)の
禁制帯幅は3.4eVと非常に広いので、窒化ガリウム
系半導体装置は、高い温度下でも使用できることが期待
されている。 【0003】 【発明が解決しようとする課題】発明者は、窒化ガリウ
ム系化合物半導体素子を開発するに際して、窒化ガリウ
ム系集積回路において用いられている回路素子を電気的
に分離する手法について調査した。この調査によれば次
のような手法がある:(1)イオンの選択イオン注入ある
いは選択酸化により素子分離領域の電気抵抗を高める手
法、(2)例えば塩素系のエッチングガスを用いて素子分
離領域の半導体をプラズマエッチングする手法、(3)基
板をエッチングして素子分離を行う手法。 【0004】しかしながら、手法(1)では、素子分離領
域の電気抵抗を絶縁物の抵抗値程度まで増加させること
は容易ではない。また、選択酸化を用いる手法では、酸
化が生じる程度にまで窒化ガリウム半導体膜を高温に晒
さなければならない。手法(2)及び(3)のようにエッチ
ングを行う場合には、窒化ガリウム系半導体は化学的に
安定であるのでプラズマエッチングすることは容易では
なく、ウエットエッチングのための好適なエッチャント
が存在しない。また、素子分離を十分に達成できるよう
にプラズマエッチングを行うと、素子分離領域だけでな
く素子領域にもエッチングの影響が及んでしまう。した
がって、いずれの手法も、素子間に流れる電流、つまり
リーク電流が増加するという技術的課題を内包してい
る。 【0005】そこで、本発明の目的は、素子間のリーク
電流を低くできるアイソレーション構造を提供できる窒
化ガリウム系半導体装置の製造方法を提供することとし
た。 【0006】 【課題を解決するための手段】本発明の一側面は半導体
装置を製造する方法に係わる。この方法は、(a)基板上
に無機材料からなるマスクを形成し、(b)このマスクが
形成された後に、一または複数のGa1-XAlXN(0≦
X<1)層を該基板上に形成し、(c)該Ga1-XAlX
層が形成された後に、マスクを除去する、工程を備え
る。 【0007】無機材料からなるマスクは、Ga1-XAlX
N層の形成工程における成長温度にも耐える。該Ga
1-XAlXN層を形成した後にマスクを除去すれば、マス
クパターンが無い領域に該Ga1-XAlXN層が残る。 【0008】この方法では、工程(b)は、400℃以上
700℃以下の温度でGaN半導体層を形成する工程を
含むことができる。GaN半導体層を比較的低温で成長
することにより、品質の良い結晶が成長される。 【0009】この方法は、工程(c)に先だって、Ga
1-XAlXN層上に、一又は複数のGa 1-YAlYN(0≦
Y<1)層を形成する工程を更に備えることができる。 【0010】無機材料からなるマスクは、Ga1-XAlX
N層及びGa1-YAlYN層の形成工程における成長温度
にも耐える。該Ga1-XAlXN層及びGa1-YAlYN層
を形成した後にマスクを除去すれば、マスクパターンが
無い領域にGa1-XAlXN層及び該Ga1-YAlYN層が
残る。 【0011】この方法では、900℃以上1200℃以
下の温度でGa1-YAlYN層を形成してもよい。無機材
料からなるマスクを用いているので、Ga1-YAlYN層
を形成するために900℃以上1200℃以下の温度を
使用できる。 【0012】この方法では、マスクの膜厚は、マスクを
除去する工程に先立って形成された窒化ガリウム系半導
体層の全膜厚より大きくしてもよい。リフトオフ法を採
用するために好適である。 【0013】この方法では、マスクのパターンは素子分
離領域に設けられている。マスクを除去することによ
り、素子領域には、窒化ガリウム系半導体層が提供され
る。 【0014】この方法では、無機材料は、絶縁性シリコ
ン無機化合物からなることができる。絶縁性シリコン無
機化合物は形成も容易であり、また窒化ガリウム系半導
体膜を形成する温度にも耐える。 【0015】この方法では、工程(a)は、無機材料から
成る第1のマスク膜を基板上に形成する工程、無機材料
から成る第2のマスク膜を第1のマスク膜上に形成する
工程、並びに、第1及び第2のマスク層を含むマスクを
形成するために、第2のマスク層が第1のマスク層のエ
ッジに対して後退するように第1及び第2のマスク膜を
エッチングする工程を有することができる。ひさし構造
がマスクに形成されるので、リフトオフ法に好適なマス
クが形成できる。 【0016】この方法では、工程(a)は、SiONマス
ク膜を基板上に形成する工程、SiO2マスク膜をSi
ONマスク膜上に形成する工程、および、SF6を含む
エッチングガスを用いてSiO2マスク膜をエッチング
してそれからCF4を含むエッチングガスを用いてSi
ONマスク膜をエッチングして、マスクを形成する工程
を有することができる。SiO2マスク膜及びSiON
マスク膜の組み合わせにより、ひさし構造を有するマス
クが形成できる。 【0017】この方法では、基板は、炭化シリコン基
板、サファイア基板、Si基板及びGaN基板のいずれ
かであることができる。窒化ガリウム系半導体膜を形成
するために炭化シリコン基板、サファイア基板、Si基
板及びGaN基板を利用できる。 【0018】本発明の上記の目的及び他の目的、特徴、
並びに利点は、添付図面を参照して進められる本発明の
好適な実施の形態の以下の詳細な記述からより容易に明
らかになる。 【0019】 【発明の実施の形態】本発明の知見は、例示として示さ
れた添付図面を参照して以下の詳細な記述を考慮するこ
とによって容易に理解できる。引き続いて、添付図面を
参照しながら、本発明の窒化ガリウム系半導体装置を製
造する方法に係わる実施の形態を説明する。可能な場合
には、同一の部分には同一の符号を付する。 【0020】(第1の実施の形態)図1(a)及び(b)、図
2(a)及び(b)、図3(a)及び(b)、並びに図4(a)及
び(b)は、それぞれ、窒化ガリウム系半導体を基本材料
とする半導体装置を製造する方法を示す図面である。 【0021】(レジストマスク形成)図1(a)、図1(b)
及び図2(a)を参照しながら、レジストマスクを形成す
る工程を説明する。図1(a)を参照すると、炭化シリコ
ン(SiC)およびサファイアといった材料で形成された
主面を有する基板2が準備されている。基板2の主面
は、一または複数の素子形成領域2aと素子分離領域2
bとを有する。各素子形成領域2aは、素子分離領域2
bによって囲まれている。素子形成領域2aのサイズ
は、例えば10マイクロメートル〜100マイクロメー
トルの幅と20マイクロメートル〜200マイクロメー
トルの長さであるが、これに限定されるものではない。 【0022】図1(b)を参照しながら、レジストマスク
を形成する工程を説明する。基板2上にレジスト材を滴
下して、レジスト膜4を形成する。このレジスト材とし
てネガタイプレジストを用いると、後の工程にリフトオ
フ法を採用する場合に好適である。例えば、レジストの
側面は、基板の主面に対してほぼ垂直になっていること
が好ましい。レジスト膜4の厚さは、後の工程で形成さ
れることになる絶縁膜マスクの厚さより厚い。本実施の
形態では、約5マイクロメートル厚のレジスト膜を形成
した。厚膜のレジスト膜は、例えば、レジスト材の粘度
を高くすることにより形成できる。後の工程では、半導
体膜の総厚は約2マイクロメートルであるので、リフト
オフを確実に行うためには、レジスト膜の厚さは3〜4
マイクロメートル(半導体膜厚の1.5倍から2倍の膜
厚)が必要と考えられる。 【0023】レティクルを通してレジスト膜4に光を照
射して、レジスト膜4の露光を行う。レティクル上には
パターンが形成されており、このパターンは現像された
とき素子領域2a上にレジスト材が残されるように形成
されている。露光されたレジスト膜4を現像すると、図
2(a)に示されるようにレジストマスク4aが形成され
る。 【0024】(絶縁膜マスク形成)図2(b)及び図3(a)
を参照しながら、絶縁膜マスクを形成する工程を説明す
る。図2(b)に示されるように、レジストマスク4a上
および基板2上に、SiO2、SiN、SiONといっ
た絶縁性シリコン系無機化合物膜6を堆積する。この化
合物膜6の厚さは、後の工程で形成されることになる半
導体多層膜の厚さより厚いことが好ましく、この実施の
形態では、例えば、約4マイクロメートルである。Si
2、SiN、SiONの形成法としては、スパッタリ
ング法が例示され、SiO2の形成法としては蒸着法が
更に例示される。 【0025】次いで、リフトオフ法により絶縁膜マスク
を形成する。レジストマスク4aの側面にも絶縁性シリ
コン系無機化合物が堆積されることがある。リフトオフ
を良好に行うために、必要な場合には、リフトオフ法の
実行に先立って化合物膜6を少しだけエッチングする。
このエッチングにより、化合物膜6下に設けられたレジ
ストマスク4aが確実に露出するようになる。このエッ
チングをウエットエッチングにより行う場合には、フッ
化水素酸の希薄溶液を用いることができる。 【0026】レジストマスクをレジスト剥離溶液に浸し
て除去すると、レジストマスク4a上の絶縁膜も除去さ
れる。このリフトオフにより、図3(a)に示されるよう
に、素子分離領域2b上に絶縁膜マスク6aが形成され
ると共に、基板2上に素子形成領域2aが露出する。 【0027】(第1の窒化ガリウム系化合物の形成)図3
(b)を参照しながら、GaN半導体およびAlGaN半
導体といった窒化ガリウム系III−V族化合物半導体を形
成する工程を説明する。GaN半導体およびAlGaN
半導体は、絶縁膜マスク6aを除去するためのエッチン
グ溶液により実質的にエッチングされないという性質を
有する。この性質は、後の工程でリフトオフ法により絶
縁膜マスク6aを除去する際に好適である。以下の説明
は、GaN半導体の膜を形成する場合について行われ
る。 【0028】GaN半導体膜8は、減圧有機金属気相成
長法といった有機金属気相成長(OMVPE)法で形成さ
れる。ガリウム原料としてトリエチルガリウム(TEG)
を用い、窒素原料としてアンモニア(NH3)を用いる。
絶縁膜マスク6a上および基板2の素子形成領域2a上
に、GaN半導体膜8を形成する。GaN半導体膜8の
厚さは、約2マイクロメートルであることができる。本
実施の形態では、2ステップ成長法により形成する。こ
の成長法では、1ステップにおいて、例えば400℃以
上700℃以下の成長温度で、例えば数十ナノメートル
のGaN半導体膜を成長して、2ステップにおいて、例
えば700℃以上の成長温度で、例えば数マイクロメー
トルのGaN半導体膜を成長する。この成長法により、
低転移密度のGaN膜を得ることができる。この膜は、
後の工程で形成される半導体膜に対するバッファ層とし
て利用してもよい。 【0029】(第2の窒化ガリウム系化合物の形成)図4
(a)を参照しながら、GaN半導体およびAlGaN半
導体といった窒化ガリウム系III−V族化合物半導体を形
成する工程を説明する。以下の説明は、AlGaN半導
体の膜を形成する場合について行われる。 【0030】AlGaN半導体膜10、12、14は、
絶縁膜マスク6a上およびGaN半導体膜8上に順次に
形成される。AlGaN半導体膜10、12、14は、
有機金属気相成長法といった有機金属気相成長(OMV
PE)法で形成される。この成長法の成長温度は、70
0℃以上1200℃以下の温度で、本実施の形態では、
例えば700℃で、成膜している。 AlGaN半導体膜10: アンドープ、10ナノメー
トル AlGaN半導体膜12: n型、30ナノメートル AlGaN半導体膜14: アンドープ、10ナノメー
トル。 【0031】n型ドーパントとしては、シリコン(Si)
が例示されるが、これに限定されるものではない。Al
GaN半導体膜12のドーパント濃度は、例えば1×1
18cm-3程度であり、キャリア濃度は例えば1×10
13cm-3程度である。AlGaN半導体膜10、12、
14は、低転移密度のGaN膜8上に形成されるので、
良質の半導体膜を得ることができる。基板2の素子形成
領域2aには、GaN半導体膜8並びにAlGaN半導
体膜10、12、14が堆積され、良質の多層半導体層
16aが形成されている。一方、絶縁膜マスク6a上に
は、多層半導体部16bが形成されている。 【0032】(絶縁膜マスク除去)図4(b)を参照しなが
ら、素子分離された多層半導体部を形成する工程を説明
する。窒化ガリウム系化合物膜8、10、12及び14
の厚さの総和は、絶縁膜マスク6aの厚さより小さい。
故に、窒化ガリウム系化合物膜8、10、12及び14
から成る多層半導体部16aが堆積されたとき、絶縁膜
マスク6aの側面は露出している。素子分離された多層
半導体部16cは、所望の窒化ガリウム系化合物膜8、
10、12、14が形成された後に、リフトオフ法によ
り形成される。リフトオフ法では、基板2および絶縁膜
マスク6aをエッチング溶液に浸して絶縁膜マスク6a
を除去する。エッチング溶液としては、マスク材として
シリコン系無機化合物を用いるときは、フッ化水素酸の
溶液が例示される。絶縁膜マスク6aがエッチングによ
り除去されるとき、絶縁膜マスク6a上の多層半導体部
16bも除去されて、素子形成領域2a上には複数の多
層半導体部16cが形成され、多層半導体部16cの各
々はメサ形状を有する。多層半導体部16cは、GaN
半導体層8a並びにAlGaN半導体層10a、12a
及び14aから成る。各多層半導体部16cは、素子形
成領域2a上に形成されており、素子分離領域2bによ
り囲まれている。基板2が絶縁性基板あるので、素子分
離された多層半導体部16cが得られる。 【0033】(電極形成)図5を参照しながら、多層半導
体部16c上に電極を形成する工程を説明する。多層半
導体部16c上には、ゲート電極18、ソース・ドレイ
ン電極20を形成する。ゲート電極18は、AlGaN
半導体層14aにショットキ接合している。このための
材料としては、Ti/Pt/Auが選択される。ソース
・ドレイン電極20は、AlGaN半導体層14aにオ
ーミック接合している。このための材料としては、Ti
/Alが選択される。 【0034】ゲート電極18とソース・ドレイン電極2
0とは、それぞれ、別個の電極形成工程で形成される。
ゲート電極18は、例えばリフトオフ法で形成される。
まず、レジストマスクをメサ16c上に形成する。レジ
ストマスクは、ゲート電極18が形成される領域に開口
部を備えている。このレジストマスク上に、ゲートメタ
ル膜を形成する。レジストマスクを除去すると、ゲート
電極18が形成される。また、ソース・ドレイン電極2
0は、例えばリフトオフ法で形成される。まず、レジス
トマスクをメサ16c上及び基板2上に形成する。レジ
ストマスクは、ソース・ドレイン電極20が形成される
領域に開口部を備えている。このレジストマスク上に、
オーミックメタル膜を形成する。レジストマスクを除去
すると、ソース・ドレイン電極20が形成される。 【0035】これらの工程により、半導体装置が完成し
た。 【0036】図6は、図5に示されたI−I線に沿って
とられ半導体装置を示す断面図である。半導体装置22
は、下記の半導体層からなる。 GaN半導体層8a : アンドープ、2マイクロ
メートル AlGaN半導体層10a: アンドープ、10ナノメ
ートル AlGaN半導体層12a: n型、30ナノメートル AlGaN半導体層14a: アンドープ、10ナノメ
ートル。 【0037】n型AlGaN半導体層12aはチャネル
層として働き、アンドープAlGaN半導体層10a及
び14aは障壁層として働き、GaN半導体の対するA
lGaN半導体の格子不整の影響を小さくする。AlX
Ga1-XN半導体の組成範囲は、0≦X≦0.2とな
る。これにより、GaN半導体とAlGaN半導体との
格子定数の差を±0.5%以下となる。 【0038】半導体装置22は、電界効果トランジスタ
であり、このトランジスタは、ゲート電極18の電圧に
応じた電流をソース電極22aとドレイン電極22bと
の間に流す。このトランジスタでは、ソース電極22a
及びドレイン電極22bとチャネル層との間を接続する
ように設けられた高濃度の不純物領域を設けてもよい。
この構造により、ソース電極22a及びドレイン電極2
2bとチャネル層との間の抵抗を小さくできる。 【0039】本実施の形態によれば、無機材料製のマス
クは、窒化ガリウム系III−V族化合物半導体膜の成長温
度より高い融点を有するので、化合物半導体膜を堆積す
る成膜温度において無機材料製マスクが溶けることがな
い。故に、このマスク上に、窒化ガリウム系III−V族化
合物半導体膜を形成できる。したがって、無機材料製マ
スクをリフトオフ用のマスクとして利用できる。 【0040】本実施の形態によれば、窒化ガリウム系半
導体装置間のリーク電流を低減できるアイソレーション
構造を提供できる製造方法が提供された。 【0041】(第2の実施の形態)図7(a)及び7(b)
は、それぞれ、第2の実施の形態の窒化ガリウム系半導
体装置を製造する方法を示す図面である。 【0042】本実施の形態の製造方法では、レジストマ
スク形成は存在しない。製造方法は、絶縁膜マスク形成
工程、第1の窒化ガリウム系化合物の形成工程、第2の
窒化ガリウム系化合物の形成工程、絶縁膜マスク除去お
よび電極形成工程を備える。本実施の形態では、絶縁膜
マスク形成工程が、第1の実施の形態における絶縁膜マ
スク形成工程と異なる。 【0043】(絶縁膜マスク形成)図7(a)及び図7(b)
を参照しながら、絶縁膜マスクを形成する工程を説明す
る。基板2上に、SiO2、SiN、SiONといった
絶縁性シリコン系無機化合物膜30を堆積する。絶縁性
シリコン系無機化合物膜30の厚さは、後の工程で形成
されることになる多層半導体膜の厚さより大きいことが
好ましい。SiO 2、SiN、SiONの形成法として
は、既に説明した方法に加えて、化学的気相成長(CV
D)法を適用できる。第1の実施の形態と異なって基板
2上にレジストが設けられていないので、絶縁性シリコ
ン系無機化合物膜30の形成方法に対する制約が緩和さ
れる。 【0044】次いで、絶縁膜30上にレジストマスク3
2を形成する。レジストマスク32は、ポジレジストを
用いることができ、素子形成領域2a上に開口部32a
を有する。レジストマスク32を用いてエッチングを行
う。このエッチングは、基板2の表面が露出するまで行
われる。このエッチングとして、ウエットエッチングお
よびドライエッチングのいずれかを利用できる。このエ
ッチングによりレジストマスク32の開口部32aに存
在する絶縁膜30は除去される。レジストマスク32を
除去すると、図7(b)に示されるように、絶縁膜マスク
30aが完成される。絶縁膜マスク30aは、絶縁膜マ
スク6aと同様に、素子形成領域2aに開口部を有す
る。つまり、絶縁膜マスク30aは、絶縁膜マスク6a
と同様な機能を有するので、後の工程でリフトオフを行
うためのマスクとして利用できる。 【0045】引き続いて、この絶縁膜マスク上および基
板上に、GaN半導体およびAlGaN半導体といった
窒化ガリウム系III−V族化合物半導体を堆積する。つま
り、今後の工程として、第1の窒化ガリウム系化合物の
形成工程、第2の窒化ガリウム系化合物の形成工程、絶
縁膜マスク除去および電極形成工程が行われる。これら
の工程は、第1の実施の形態と同様に行うことができる
ので、その説明を省略する。しかしながら、本実施の形
態における引き続く工程は、第1の実施の形態の対応工
程に限定されるものではない。 【0046】本実施の形態によれば、無機絶縁膜マスク
を基板上に直接に形成するので、無機絶縁膜マスクを形
成するためのレジストマスク形成が不要である。故に、
このためのレジスト膜厚及びレジストタイプ(ネガタイ
プ)に関する制約がない。本実施の形態における無機絶
縁膜マスクは、窒化ガリウム系III−V族化合物半導体膜
の成長温度より高い融点を有するので、化合物半導体膜
を堆積する成膜温度において無機材料製マスクが溶ける
ことがない。故に、このマスク上に、窒化ガリウム系II
I−V族化合物半導体膜を形成できるので、無機材料製マ
スクをリフトオフ用のマスクとして利用できる。 【0047】本実施の形態によれば、窒化ガリウム系半
導体装置間のリーク電流を低減できるアイソレーション
構造を提供できる製造方法が提供された。 【0048】(第3の実施の形態)図8(a)、図8(b)、
図9(a)、及び図9(b)は、それぞれ、第3の実施の形
態の窒化ガリウム系半導体装置を製造する方法を示す図
面である。 【0049】本実施の形態の製造方法では、第2の実施
の形態と同様にレジストマスク形成は存在しない。製造
方法は、絶縁膜マスク形成工程、第1の窒化ガリウム系
化合物の形成工程、第2の窒化ガリウム系化合物の形成
工程、絶縁膜マスク除去および電極形成工程を備える。
本実施の形態では、絶縁膜マスク形成工程が、第2の実
施の形態における絶縁膜マスク形成工程と異なる。 【0050】(絶縁膜マスク形成)図8(a)及び8(b)を
参照しながら、絶縁膜マスクを形成する工程を説明す
る。絶縁性シリコン系無機化合物膜40は、図8(a)に
示されるように、基板2上に形成され、複数の絶縁膜
(第3の実施の形態では絶縁膜42及び44)を含む。こ
の化合物膜42及び44の合計厚は、後の工程で形成さ
れることになる多層半導体膜の厚さより大きいことが好
ましい。 【0051】図8(a)に示されるように、絶縁膜44上
にレジストマスク46を形成する。レジストマスク46
は、ポジレジストを用いることができ、素子形成領域2
a上に開口部を有する。レジストマスク46を用いてエ
ッチングを行う。このエッチングは、基板2の表面が露
出するまで続けられる。このエッチングにより、図8
(b)に示されるように、レジストマスク42の開口部に
存在する絶縁膜40は除去される。レジストマスク46
を除去すると、絶縁膜マスク40a(42a及び44a)
が完成される。絶縁膜マスク42a及び44aは、絶縁
膜マスク40aと同様に、素子形成領域2aに開口部を
有する。 【0052】本実施の形態における一例では、基板2上
にSiO2膜を形成して、それからSiON膜を形成す
る。SiO2膜及びSiON膜の形成法としては、既に
説明したようなCVD法を適用できる。エッチングとし
てはSiON膜をドライエッチングするためにSF6
スを含むエッチングガスを使用でき、SiO2膜をドラ
イエッチングするためにCF4ガスを含むエッチングガ
スを使用できる。本実施の形態では、このような絶縁膜
の組み合わせを上記のエッチングガスの組み合わせを用
いてエッチングする。このエッチングによれば、ひさし
構造を有する絶縁膜マスク40aを形成でき、この構造
では、図7(b)に示されるように、上層マスク44aに
対して下層マスク42aが後退している。つまり、絶縁
膜マスク40aは、絶縁膜マスク30aと同様に無機絶
縁膜で形成されているので、後の工程でリフトオフを行
うためのマスクとして利用できる。 【0053】引き続いて、この絶縁膜マスク上および基
板上に、GaN半導体およびAlGaN半導体といった
窒化ガリウム系III−V族化合物半導体を堆積する。図9
(a)及び9(b)は、それぞれ、第3の実施の形態の窒化
ガリウム系半導体装置を製造する方法を示す図面であ
る。まず、第1の窒化ガリウム系化合物の形成工程にお
いては、図9(a)に示されるように、GaN半導体膜8
が成長される。次いで、第2の窒化ガリウム系化合物の
形成工程においては、図9(b)に示されるように、Al
GaN半導体膜10、12、14を順に成長される。G
aN半導体膜8並びにAlGaN半導体膜10、12及
び14の成膜方法としては、既に説明された方法を利用
できる。図9(a)及び図9(b)を参照すると、上層マス
クの下には、GaN半導体膜8及びAlGaN半導体膜
10、12、14がほとんど堆積していない。故に、絶
縁膜マスク40a及びこの上の多層半導体部がリフトオ
フ工程で容易に除去される。 【0054】引き続く工程として、絶縁膜マスク除去及
び電極形成工程が行われる。これらの工程は、第1の実
施の形態と同様に行うことができるので、その説明を省
略する。しかしながら、本実施の形態における引き続く
工程は、第1の実施の形態の対応工程に限定されるもの
ではない。 【0055】本実施の形態によれば、無機絶縁膜マスク
を基板上に直接に形成する。このマスクは、多層マスク
であり、各層は窒化ガリウム系III−V族化合物半導体膜
の成長温度より高い融点を有するので、化合物半導体膜
を堆積する成膜温度において無機材料製マスクが溶ける
ことがない。故に、このマスク上に、窒化ガリウム系II
I−V族化合物半導体膜を形成できる。また、多層絶縁膜
マスクには、下層マスクを上層マスクに対して後退させ
ることによりひさし構造を形成できるので、多層絶縁膜
マスクはリフトオフ用のマスクは好適な構造を備える。 【0056】したがって、本実施の形態の製造方法によ
り提供されるアイソレーション構造によれば、窒化ガリ
ウム系半導体装置間のリーク電流を低減できる。 【0057】以上説明した実施の形態では、多層絶縁膜
マスクのリフトオフにより、半導体メサが形成される。
絶縁性基板を使用するとき、電気的に素子分離された半
導体装置が得られる。また、半導体装置において、Al
GaN半導体とGaN半導体2との格子定数の違いによ
り生じるピエゾ分極を利用してもよい。ピエゾ分極によ
れば、AlGaN半導体層とGaN半導体層との界面に
おいて二次元電子ガス濃度が上昇するからである。 【0058】また、実施の形態においてリフトオフを行
う際に超音波の照射を行うようにしてもよい。 【0059】さらに、結晶の成長には、OMVPE法を
用いたが、分子線エピタキシ(MBE)法およびハイドラ
イド気相成長(HVPE)法を用いることができる。 【0060】好適な実施の形態において本発明の原理を
図示し説明してきたが、本発明は、そのような原理から
逸脱することなく配置および詳細において変更され得る
ことは、当業者によって認識される。例えば、本実施の
形態では、半導体装置は半導体メサ部毎に1つ設けられ
ているが、単一の半導体メサ部に複数の半導体投装置が
設けられていても良い。また、半導体装置として電界効
果トランジスタを例示的に説明したが、本実施の形態に
開示された特定の構成に限定されるものではない。さら
に、多層絶縁膜マスクの材料としては、本実施の形態に
限定されるものではなく、ひさし構造を形成できる材料
の組み合わせを使用できる。加えて、本実施の形態にお
いて説明した工程は、絶縁膜マスクを用いて窒化ガリウ
ム系III−V族化合物半導体膜を選択成長する製造プロ
セスにも適用できる。本実施の形態では、電界効果トラ
ンジスタを例示的に説明したけれども、HEMTデバイ
スおよびHBTデバイスといった化合物半導体トランジ
スタに広く適用できる。また、これらのデバイスを主要
に構成する半導体材料として、InN、GaInN、A
lInN、AlGaInN等も使用できる。したがっ
て、特許請求の範囲およびその精神の範囲から来る全て
の修正および変更に権利を請求する。 【0061】 【発明の効果】以上説明したように、本発明に係わる製
造方法によれば、窒化ガリウム系半導体装置間のリーク
電流が低減される。

【図面の簡単な説明】 【図1】図1(a)及び1(b)は、それぞれ、窒化ガリウ
ム系半導体を基本材料とする半導体装置を製造する方法
を示す図面である。 【図2】図2(a)及び2(b)は、それぞれ、窒化ガリウ
ム系半導体装置を製造する方法を示す図面である。 【図3】図3(a)及び3(b)は、それぞれ、窒化ガリウ
ム系半導体装置を製造する方法を示す図面である。 【図4】図4(a)及び(b)は、それぞれ、窒化ガリウム
系半導体装置を製造する方法を示す図面である。 【図5】図5は、窒化ガリウム系半導体装置を製造する
方法を示す図面である。 【図6】図6は、図5に示されたI−I線に沿ってとら
れ半導体装置を示す断面図である。 【図7】図7(a)及び7(b)は、それぞれ、第2の実施
の形態の窒化ガリウム系半導体装置を製造する方法を示
す図面である。 【図8】図8(a)及び8(b)は、それぞれ、第3の実施
の形態の窒化ガリウム系半導体装置を製造する方法を示
す図面である。 【図9】図9(a)及び9(b)は、それぞれ、第3の実施
の形態の窒化ガリウム系半導体装置を製造する方法を示
す図面である。 【符号の説明】 2…基板、2a…素子形成領域、2b…素子分離領域、
4a…レジストマスク、6、30、40…絶縁性シリコ
ン系無機化合物膜、6a、30a、40a…絶縁膜マス
ク、8…GaN半導体膜、8a…GaN半導体層、1
0、12、14…AlGaN半導体膜、10a、12
a、14a…AlGaN半導体層、16a、16b、1
6c…多層半導体部、18…ゲート電極、20…ソース
・ドレイン電極、22…半導体装置、22a…ソース電
極、22b…ドレイン電極、42、44…絶縁膜、42
a、44a…絶縁膜マスク

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F045 AA04 AB14 AB17 AC09 AC12 AD11 AD12 AD13 AD14 AD15 AD16 AF04 AF05 AF20 BB07 CA06 DA52 DA57 DB03 5F102 FA08 GB01 GC01 GD01 GJ02 GJ10 GL04 GM04 GM07 GS02 GT01 GT03 HC01 HC02 HC11 HC15 HC17 HC19

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 窒化ガリウム系半導体装置を製造する方
    法であって、 基板上に無機材料からなるマスクを形成する工程と、 前記マスクが形成された後に、前記基板上に一または複
    数のGa1-XAlXN(0≦X<1)層を形成する工程と、 前記Ga1-XAlXN層が形成された後に、前記マスクを
    除去する工程とを備える半導体装置の製造方法。 【請求項2】 Ga1-XAlXN(0≦X<1)層を形成す
    る前記工程は、400℃以上700℃以下の温度でGa
    N半導体層を形成する工程を含む、請求項1に記載の方
    法。 【請求項3】 前記マスクを除去する前記工程に先だっ
    て、前記Ga1-XAlXN層上に、一または複数のGa
    1-YAlYN(0≦Y<1)層を形成する工程を更に備え、 前記Ga1-YAlYN層は900℃以上1200℃以下の
    温度で形成される、請求項1に記載の方法。 【請求項4】 前記マスクのパターンは素子分離領域に
    設けられている、請求項1〜請求項5のいずれかに記載
    の方法。 【請求項5】 マスクを形成する前記工程は、 SiONマスク膜を前記基板上に形成する工程、 SiO2マスク膜を前記SiONマスク膜上に形成する
    工程、およびSF6を含むエッチングガスを用いて前記
    SiO2マスク膜をエッチングしてそれからCF4を含む
    エッチングガスを用いて前記SiONマスク膜をエッチ
    ングして、前記マスクを形成する工程を有する、請求項
    1〜請求項5のいずれかに記載の方法。 【請求項6】 前記基板は、炭化シリコン基板、サファ
    イア基板、Si基板およびGaN基板のいずれかであ
    る、請求項1〜請求項5のいずれかに記載の方法。
JP2002054172A 2002-02-28 2002-02-28 窒化ガリウム系半導体装置を製造する方法 Pending JP2003257997A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002054172A JP2003257997A (ja) 2002-02-28 2002-02-28 窒化ガリウム系半導体装置を製造する方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002054172A JP2003257997A (ja) 2002-02-28 2002-02-28 窒化ガリウム系半導体装置を製造する方法

Publications (1)

Publication Number Publication Date
JP2003257997A true true JP2003257997A (ja) 2003-09-12

Family

ID=28665400

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002054172A Pending JP2003257997A (ja) 2002-02-28 2002-02-28 窒化ガリウム系半導体装置を製造する方法

Country Status (1)

Country Link
JP (1) JP2003257997A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005005A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 窒素化合物含有半導体装置
WO2006022245A1 (ja) * 2004-08-24 2006-03-02 Sumitomo Chemical Company, Limited pn接合を有する化合物半導体エピタキシャル基板の製造方法
JP2006286954A (ja) * 2005-03-31 2006-10-19 Eudyna Devices Inc 半導体装置及びその製造方法
WO2006126319A1 (ja) * 2005-05-26 2006-11-30 Sumitomo Electric Industries, Ltd. 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびiii族窒化物系トランジスタを作製する方法
JP2007036210A (ja) * 2005-06-15 2007-02-08 Internatl Rectifier Corp Iii族窒化物半導体デバイスの製造
JP2010287637A (ja) * 2009-06-10 2010-12-24 Sony Corp 半導体発光装置の製造方法
JP2012060110A (ja) * 2010-08-11 2012-03-22 Sumitomo Chemical Co Ltd 半導体基板、半導体デバイスおよび半導体基板の製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005005A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 窒素化合物含有半導体装置
WO2006022245A1 (ja) * 2004-08-24 2006-03-02 Sumitomo Chemical Company, Limited pn接合を有する化合物半導体エピタキシャル基板の製造方法
JP2006060177A (ja) * 2004-08-24 2006-03-02 Sumitomo Chemical Co Ltd pn接合を有する化合物半導体エピタキシャル基板の製造方法
US8906158B2 (en) 2004-08-24 2014-12-09 Sumitomo Chemical Company, Limited Method for producing compound semiconductor epitaxial substrate having PN junction
JP2006286954A (ja) * 2005-03-31 2006-10-19 Eudyna Devices Inc 半導体装置及びその製造方法
WO2006126319A1 (ja) * 2005-05-26 2006-11-30 Sumitomo Electric Industries, Ltd. 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびiii族窒化物系トランジスタを作製する方法
US7749828B2 (en) 2005-05-26 2010-07-06 Sumitomo Electric Industries, Ltd. Method of manufacturing group III Nitride Transistor
JP4495698B2 (ja) * 2005-06-15 2010-07-07 インターナショナル レクティフィアー コーポレイション Iii族窒化物半導体デバイスの製造
US8168000B2 (en) 2005-06-15 2012-05-01 International Rectifier Corporation III-nitride semiconductor device fabrication
JP2007036210A (ja) * 2005-06-15 2007-02-08 Internatl Rectifier Corp Iii族窒化物半導体デバイスの製造
JP2010287637A (ja) * 2009-06-10 2010-12-24 Sony Corp 半導体発光装置の製造方法
JP2012060110A (ja) * 2010-08-11 2012-03-22 Sumitomo Chemical Co Ltd 半導体基板、半導体デバイスおよび半導体基板の製造方法

Similar Documents

Publication Publication Date Title
US7238560B2 (en) Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7709859B2 (en) Cap layers including aluminum nitride for nitride-based transistors
US20110057257A1 (en) Semiconductor device and method for manufacturing the same
US20060186422A1 (en) Etching a nitride-based heterostructure
US20050087763A1 (en) Semiconductor device and method for fabricating the same
US20080283844A1 (en) Method for manufacturing a field effect transistor having a field plate
US20080197359A1 (en) Compound semiconductor device and method of manufacturing the same
US20030218183A1 (en) High power-low noise microwave GaN heterojunction field effet transistor
US20050145851A1 (en) Gallium nitride material structures including isolation regions and methods
US20060226442A1 (en) GaN-based high electron mobility transistor and method for making the same
US7045404B2 (en) Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7432142B2 (en) Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7038253B2 (en) GaN-based field effect transistor of a normally-off type
US20060220060A1 (en) Semiconductor device and manufacturing method thereof
US20120098599A1 (en) Enhancement mode hemt for digital and analog applications
US6982204B2 (en) Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
JP2004221325A (ja) 化合物半導体装置及びその製造方法
JP2004031896A (ja) GaN系半導体装置およびIII−V族窒化物半導体装置
JP2010010584A (ja) ヘテロ接合電界効果トランジスタおよびヘテロ接合電界効果トランジスタの製造方法
JP2005286135A (ja) 半導体装置および半導体装置の製造方法
US20030107065A1 (en) Field-effect semiconductor device and method for making the same
JP2006222160A (ja) 電界効果トランジスタ及びその製造方法
JP2004342810A (ja) 化合物半導体装置
JP2001230407A (ja) 半導体装置
US20070278507A1 (en) Field effect transistor and method for fabricating the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041221

A977 Report on retrieval

Effective date: 20070129

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Effective date: 20070206

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Effective date: 20070409

Free format text: JAPANESE INTERMEDIATE CODE: A523

A131 Notification of reasons for refusal

Effective date: 20070807

Free format text: JAPANESE INTERMEDIATE CODE: A131

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071218