WO2006022245A1 - ｐｎ接合を有する化合物半導体エピタキシャル基板の製造方法 - Google Patents

ｐｎ接合を有する化合物半導体エピタキシャル基板の製造方法 Download PDF

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Kazumasa Ueda
Masahiko Hata
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Definitions

  • the present invention relates to a method for manufacturing a compound semiconductor epitaxial substrate having a pn junction.
  • a mask that also has a force such as SiO on the compound semiconductor functional layer grown on the original substrate Forms a compound where the mask is not formed
  • an epitaxial growth method including a selective growth process (hereinafter referred to as “selective growth method”) is used.
  • selective growth method a compound semiconductor epitaxy substrate having a pn junction (including a pin junction) is manufactured, and an electrode or the like is placed on the substrate to divide the element to produce a field effect transistor (Schottky junction type).
  • Compound semiconductor devices such as (FET) and heterobipolar transistors (HBT) have been manufactured!
  • a substrate manufactured by a liquid encapsulated Czochoralski (LEC) method is usually used as a base substrate for manufacturing a compound semiconductor epitaxial substrate for these compound semiconductor elements.
  • An original substrate having a compound single crystal force is used (for example, see Patent Document 1).
  • Patent Document 1 Japanese Patent Laid-Open No. 11 268998
  • Patent Document 2 JP-A-5-339100
  • An object of the present invention is a method of manufacturing a compound semiconductor epitaxial substrate having a pn junction by an epitaxial growth method including a selective growth process, and provides a compound semiconductor element with little deterioration in characteristics. There is a need to provide a method for manufacturing a epitaxial substrate.
  • the present inventors have intensively studied a manufacturing method by a selective growth method of a compound semiconductor epitaxial substrate having a pn junction, and as a result, have grown a compound semiconductor layer. Focusing on the residual strain of the original substrate, and if the average value of the residual strain is below a certain value, the compound semiconductor device that provides a compound semiconductor element having a pn junction is produced with less characteristic deterioration! As a result, the present invention has been completed. [0010] Specifically, the present invention provides a method for producing a compound semiconductor Epitakisharu substrate having a pn junction by selective growth method, the use of a base substrate having an average value of residual strain is 1. OX 10- 5 or less A method as described above is provided.
  • the production method of the present invention has an average value of residual strain is characterized by using a strain less based board is 1. OX 10- 5 or less.
  • the inventors of the present invention manufactured a compound semiconductor epitaxial substrate having a pn junction by a selective growth method using an original substrate with a small residual strain manufactured by the VGF method or the VB method,
  • a compound semiconductor device is manufactured using a material, its initial electrical characteristics are not significantly improved as compared with a device using an original substrate by the LEC method, which has a large residual strain. It has been found that the deterioration due to the use of is reduced.
  • the selective growth method a part of the compound semiconductor layer constituting the compound semiconductor element is epitaxially grown on the substrate, and then the grown layer is made of SiO or the like on the grown layer.
  • another compound semiconductor layer is epitaxially grown and an electrode is provided to manufacture a compound semiconductor element.
  • the thermal growth is caused by the difference in thermal expansion coefficient between the compound semiconductor layer formed by epitaxial growth and the SiO mask.
  • the average value of the residual strain of a substrate used in the present invention 1. is 0 X 10- 5 or less. 1. 0 X 10- 5 super In such a case, there is a possibility that deterioration of the composite semiconductor element may proceed due to long-term use.
  • the average value of the residual Tomeibitsu may be at 7 X 10- 6 or less, preferably in the gesture et preferred is 5 X 10- 6 or less.
  • the growth of the compound semiconductor layer is usually performed by metal organic chemical vapor deposition (Metal Organic).
  • MOCVD Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • the residual strain of the compound semiconductor epitaxial substrate can be measured by, for example, a photoelastic method. Specifically, it can be measured by the method described in, for example, Proceedings of 8th Semi-Insulating III-V Materials, Warsaw Tru June, 1994, p95-98.
  • the photoelastic method is a method for observing a stress concentration state by utilizing a birefringence phenomenon, and is generally used.
  • the residual strain of the substrate is the absolute value of the difference between the radial strain Sr and the tangential direction St, and can be calculated by the following equation.
  • ⁇ is the wavelength of the light used for measurement
  • d is the thickness of the substrate
  • n is the refractive index of the substrate
  • ⁇ is the compound
  • Phase difference caused by refraction ⁇ is main vibration azimuth, ⁇ and ⁇ and ⁇ are elastic tensors
  • FIG. 1 shows an embodiment of a compound semiconductor device manufactured using a compound semiconductor epitaxial substrate according to the manufacturing method of the present invention, and shows a case where the compound semiconductor device is a diode.
  • 1 is a semi-insulating GaAs substrate
  • 2 is a buffer layer
  • 3 is an n + GaAs layer.
  • n + GaAs SiO insulating film 7 is applied, and p + GaAs layer 4 is stacked in the opening.
  • a p-electrode 5 is deposited on the top
  • an n-electrode 6 is deposited on the n + GaAs layer by sputtering.
  • FIG. 2 shows a graph for explaining the current-voltage characteristics of this diode.
  • this diode only a small amount of current flows in reverse bias, and the diode exhibits rectification. However, as the diode degrades after prolonged use, the amount of current at reverse bias increases as shown in Fig. 3.
  • the current-voltage characteristic in which the increase in the amount of current at such a reverse bias is small is as shown in FIG.
  • a diode is taken as an example, other elements having a pn junction, such as a junction field effect transistor (JFET), a heterobipolar transistor (HBT), etc., may be used as a compound according to the present invention.
  • JFET junction field effect transistor
  • HBT heterobipolar transistor
  • the compound semiconductor device manufactured using a semiconductor epitaxial substrate has less deterioration in characteristics such as current gain ( ⁇ ) and maximum current (Imax) compared to conventional devices!
  • the diode with the layer structure shown in Fig. 1 was manufactured as follows.
  • a SiO insulating film 7 is deposited on the entire surface of the epitaxial substrate, followed by patterning using a photoresist as a mask.
  • a p + GaAs layer 4 was selectively grown in this opening by MOCVD (Fig. 4 (b)). Further, after depositing the p-electrode 5 on the p + GaAs layer 4 by sputtering (FIG. 4 (c)), the n-electrode 6 is formed by opening the n-electrode forming part using the SiO 2 insulating film as a photoresist as a mask. (Fig. 4 (d)).
  • FIG. 5 shows a graph showing the current-voltage characteristics of the compound semiconductor element (diode) obtained as described above. Then, when an excessive voltage of 3.7V was applied to this element, the deterioration acceleration test was conducted by energizing it for 10 minutes, and then the current-voltage characteristics were examined again, as shown in Fig. 6, the increase in reverse bias leakage current was It was almost unseen power. Further, when the cross section of the element after energization was observed with a TEM (transmission electron microscope), dislocation was not observed.
  • TEM transmission electron microscope
  • the substrate was prepared by VB method, except for using a GaAs substrate with an average residual strain 4 X 10- 6 was fabricated diodes under the same conditions as the actual Example 1.
  • the element was inferior (reverse bias leakage current increase calorie), and almost no dislocation was observed.
  • the substrate was prepared by the LEC method, except for using a GaAs substrate with an average residual strain 4 X 10- 5 was fabricated diodes under the same conditions as the actual Example 1.
  • the reverse bias leakage current increased.
  • the reverse bias leakage current was further increased as shown in FIG.
  • the cross section of the device after energization was observed with a TEM (transmission electron microscope), a large amount of dislocations were observed.
  • FIG. 1 is a layer structure diagram showing a diode according to an example of an embodiment of the present invention.
  • FIG. 2 is a graph for explaining the current-voltage characteristics of a diode.
  • FIG. 3 is a graph showing deterioration of the diode after energization.
  • FIG. 4 is a diagram showing a manufacturing process of the pn junction element (diode) in FIG.
  • FIG. 6 is a graph showing that the diode of Example 1 is not deteriorated after energization.
  • FIG. 7 is a graph showing deterioration of the diode of Comparative Example 1 after energization.

Abstract

　ｐｎ接合を有する化合物半導体エピタキシャル基板を選択成長法により製造する方法であって、残留歪の平均値が１．０×１０-5以下である元基板を用いることを特徴とする上記方法。

Description

明 細 書
pn接合を有する化合物半導体ェピタキシャル基板の製造方法
技術分野
[0001] 本発明は、 pn接合を有する化合物半導体ェピタキシャル基板の製造方法に関する 背景技術
[0002] 元基板上に化合物半導体層を順次ェピタキシャル成長させて化合物半導体ェピタ キシャル基板を製造する方法にお ヽて、元基板上に成長させた化合物半導体機能 層の上に SiOなど力もなるマスクを形成し、マスクが形成されていない場所に化合物
2
半導体層を成長させると ヽぅ選択成長工程を含むェピタキシャル成長法 (以下、「選 択成長法」という。）が用いられている。この選択成長法により、 pn接合 (p— i— n接合 を含む。）を有する化合物半導体ェピタキシャル基板が製造され、それに電極等を設 置して素子分割して電界効果トランジスタ（ショットキー接合型ではないもの）（FET) 、ヘテロバイポーラトランジスタ (HBT)などの化合物半導体素子が製造されて!、る。
[0003] これらの化合物半導体素子用の化合物半導体ェピタキシャル基板を製造するため の元基板としては、通常は、液体封止チヨクラルスキー法（LEC (Liquid Encapsul ated Czochoralski)法）により製造されたィ匕合物単結晶力もなる元基板が用いられ ている（例えば、特許文献 1参照)。
[0004] この LEC法は、高 、歩留まりで単結晶基板が得られ、コストの低 、製造方法である 力 化合物半導体の結晶成長中の温度勾配が大きいためか、製造された元基板中 の残留歪が 1. 2 X 10— 5〜1. 0 X 10— 4となる（例えば、特許文献 1及び特許文献 2参 照）ことが知られている。し力し、 FET (ショットキー接合型ではないもの）、 HBTなど の素子用の、選択成長法により製造された化合物半導体ェピタキシャル基板の製造 用には LEC法は十分とされており、従来力 LEC法による元基板が用いられていた
[0005] 一方、化合物半導体結晶中には格子欠陥が少ないことが求められ、選択成長法に よらずに製造されるレーザーダイオード等の素子を製造するための化合物半導体ェ ピタキシャル基板の製造に用いられる元基板としては、さらに残留歪みが小さいもの が求められている。その元基板の製造方法としては、垂直温度勾配法 (VGF (Verti cal Gradient Freezing)法）や垂直ブリッジマン法（VB (Vertical Bridgman) 法)が提案されており、これらの製造方法により製造される元基板の残留歪は、 LEC 法により製造された元基板より小さい 1 X 10— 6〜5 X 10— 6程度 (特許文献 1参照)であ ることが知られていた。しかし、 VGF法や VB法による元基板は、それを用いても FET (ショットキー接合型ではないもの）、 HBTなどの素子の初期の電気的特性は顕著に は改善されず、 LEC法より大幅にコストがかかるので、従来は pn接合を有する化合 物半導体ェピタキシャル基板の選択成長法による製造用には用いられてこなかった
[0006] この pn接合を有し、選択成長法による化合物半導体ェピタキシャル基板力 製造 された化合物半導体素子には、長時間の使用とともに特性劣化が生じるという問題 点があることが知られており、改善が望まれていた。
[0007] 特許文献 1 :特開平 11 268998号公報
特許文献 2：特開平 5— 339100号公報
発明の開示
発明が解決しょうとする課題
[0008] 本発明の目的は、選択成長工程を含むェピタキシャル成長法による pn接合を有す る化合物半導体ェピタキシャル基板の製造方法であって、特性劣化の少な 、化合物 半導体素子を与える化合物半導体ェピタキシャル基板の製造方法を提供すること〖こ ある。
課題を解決するための手段
[0009] 上記課題を解決するため、本発明者らは、 pn接合を有する化合物半導体ェピタキ シャル基板の選択成長法による製造方法につ 、て鋭意検討した結果、化合物半導 体層を成長させるための元基板の残留歪に着目し、該残留歪の平均値が一定値以 下であれば、特性劣化の少な!/ヽ pn接合を有する化合物半導体素子を与える化合物 半導体ェピタキシャル基板を製造することができることを見出し、本発明を完成させる に至った。 [0010] すなわち本発明は、 pn接合を有する化合物半導体ェピタキシャル基板を選択成長 法により製造する方法であって、残留歪の平均値が 1. O X 10— 5以下である元基板を 用いることを特徴とする上記方法を提供する。
発明の効果
[0011] 本発明の製造方法により製造された、 pn接合を有する化合物半導体ェピタキシャ ル基板を用いて化合物半導体素子を製造すると、長時間使用しても特性劣化が少 ないので、本発明の製造方法は、電界効果トランジスタ (ショットキー接合型ではない もの）、ヘテロバイポーラトランジスタなどの素子の製造用として好適であり、工業的に 極めて有用である。
発明を実施するための最良の形態
[0012] 本発明の製造方法は、残留歪の平均値が 1. O X 10—5以下である歪の少ない元基 板を用いることを特徴とする。
[0013] 本発明者らは、例えば、 VGF法や VB法により製造された残留歪の少な 、元基板 を用いて、 pn接合を有する化合物半導体ェピタキシャル基板を選択成長法により製 造し、それを用いて化合物半導体素子を製造すると、その初期の電気的特性は、残 留歪が大きな LEC法による元基板を用いてなる素子と比べて顕著には向上しないが 、その化合物半導体素子の長時間の使用による劣化が小さくなることを見出した。
[0014] 選択成長法においては、化合物半導体素子を構成する一部の化合物半導体層を 基板上にェピタキシャル成長させた後に、その成長させた該層の上に SiOなどから
2 なるマスクを作製し、次いで、別の化合物半導体層をェピタキシャル成長させ、電極 を設置して化合物半導体素子を製造する。おそらぐ別の化合物半導体層をェピタ キシャル成長させるときの温度の上昇時に、又は、成長終了後の降温時に、ェピタキ シャル成長により形成した化合物半導体層と SiOマスクとの熱膨張率の違いにより熱
2
応力が生じ、その熱応力に残留歪による応力が加算されて転位の増殖が促進され、 その結果素子の劣化が進むものと思われる。例えば VGF法や VB法により製造され た、残留歪が少ない基板を用いると、転位が減少するので、長時間の使用による素 子の劣化が少なくなるものと思われる。
[0015] 本発明で用いる基板の残留歪の平均値は 1. 0 X 10— 5以下である。 1. 0 X 10— 5を超 える場合は、長時間の使用によりィ匕合物半導体素子の劣化が進む可能性がある。残 留歪の平均値は、 7 X 10— 6以下であることが好ましぐさらに好ましくは、 5 X 10— 6以下 である。
[0016] 化合物半導体層の成長には、通常、有機金属化学気相成長（Metal Organic
Chemical Vapor Deposition： MOCVD)法や分子線エピタキシー（Molecular Beam Epitaxy: MBE)法が用いられる。いずれの方法においても、元基板の温 度は 300°C〜700°Cに加熱して化合物半導体層を成長させ、次に、 SiOなどのマス
2 クを作製して、さらに化合物半導体の残りの層を成長させて、化合物半導体ェピタキ シャル基板を得る。
[0017] 本発明における、化合物半導体ェピタキシャル基板の残留歪の測定は、例えば光 弾性法により行うことができる。具体的には、例えば、 Proceedings of 8th Semi —Insulating III— V Materials, Warsaw Poland June, 1994, p95— 98に 記載された方法によって測定することができる。
[0018] 光弾性法は複屈折現象を利用して、応力集中の状態を観測するための方法であり 、一般的に用いられている。この方法により、基板の残留歪は、半径方向の歪 Srと接 線方向 Stとの差の絶対値であり、次式によって算出できる。
I Sr— St I =k S [ (cos2 /P — P ) 2+ (sin2 /P ) 2] 1 2
11 12 44
ただし、 k= ( λ Z π dn ) 3である。
0
(ここで、 λは測定に用いる光の波長、 dは基板の厚さ、 nは基板の屈折率、 δは複
0
屈折により生じる位相差、 φは主振動方位角、 Ρ と Ρ と Ρ は弾性テンソルにおける
11 12 44
光弾性定数成分を表す。 )
[0019] 以下、図面を参照して本発明の実施形態の一例につき詳細に説明する。なお、こ の図面は本発明の実施形態の一例に過ぎず、本発明はこの化合物半導体素子構 造に何ら限定されるものではな 、。
[0020] 図 1は、本発明の製造方法による化合物半導体ェピタキシャル基板を用いて製造 した化合物半導体素子の一実施形態を示し、化合物半導体素子がダイオードである 場合を示す。図 1において、 1は半絶縁性 GaAs基板、 2はバッファ層、 3は n+GaAs 層である。 n+GaAs上部には、 SiO絶縁膜 7が施され、開口部には p+GaAs層 4が積 層されている。さらに、上部には p電極 5、 n+GaAs層には n電極 6がスパッタ法により 積層される。
[0021] このダイオードの電流 電圧特性を説明するグラフを図 2に示す。このダイオードは 、逆バイアスでは電流が僅かしか流れず、整流性を示す。しかし、長時間使用してダ ィオードの劣化が進むと、図 3に示すように、逆バイアスでの電流量が増加する。本 発明の化合物半導体素子は、ダイオードの場合においては、このような逆バイアスで の電流量の増加が少なぐ電流 電圧特性は図 2のようになり、劣化が少ない。
[0022] ダイオードを例に挙げたが、 pn接合を有する他の素子、例えば、接合型電界効果ト ランジスタ (JFET)、ヘテロバイポーラトランジスタ (HBT)等にぉ 、ては、本発明によ る化合物半導体ェピタキシャル基板を用いて製造されたィ匕合物半導体素子は、電流 増幅率（ β )や最大電流 (Imax)等の特性低下が、従来のものに比べて少な!/、。 実施例
[0023] 以下、実施例により本発明をさらに詳しく説明するが、本発明はこれらにより限定さ れるものではない。
[0024] 実施例 1
図 1に示す層構造のダイオードを下記のようにして製作した。
まず、残留歪の平均値が 2 X 10— 6である半絶縁性 GaAs基板 1の上に、 MOCVD 法によりバッファ層 2及び n+GaAs層 3を順に積層した。次にェピタキシャル基板全面 に SiO絶縁膜 7を堆積し、続いてフォトレジストをマスクとしてパターユングを行い、 p+
2
GaAsを形成部となる領域に存在する SiO絶縁膜を開口させた（図 4 (a) )。次 、で、
2
この開口部分に p+GaAs層 4を MOCVD法により選択成長させた（図 4 (b) )。さらに、 p+GaAs層 4上に p電極 5をスパッタ法により堆積した後（図 4 (c) )、 n電極形成部の Si O絶縁膜をフォトレジストをマスクとして開口し、 n電極 6を形成した（図 4 (d) )。
2
[0025] 上述のようにして得られた化合物半導体素子 (ダイオード)の電流 電圧特性を示 すグラフを図 5に示す。そして、この素子に 3. 7Vの過大な電圧をかけ、 10分通電し て劣化促進試験を行い、その後再び電流 電圧特性を調べると、図 6のように逆バイ ァスのリーク電流の増加はほとんど見られな力つた。また、通電後の素子の断面を T EM (透過型電子顕微鏡)で観察すると、転位は見られなカゝつた。 [0026] 実施例 2
基板を VB法により製造し、平均残留歪 4 X 10— 6の GaAs基板を用いた以外は、実 施例 1と同様の条件でダイオードを製作した。その結果、実施例 1と同様に素子の劣 ィ匕 (逆バイアスのリーク電流増カロ）はほとんどなぐ転位の発生も見られな力つた。
[0027] 比較例 1
基板を LEC法により製造し、平均残留歪 4 X 10— 5の GaAs基板を用いた以外は、実 施例 1と同様の条件でダイオードを製作した。その結果、図 7に示すように、逆バイァ スのリーク電流が増加した。実施例と同様に通電試験を行ったところ、図 7のように逆 バイアスのリーク電流がさらに大きくなつた。また、通電後の素子の断面を TEM (透 過型電子顕微鏡)で観察したところ、大量の転位が見られた。
図面の簡単な説明
[0028] [図 1]本発明の実施形態の一例のダイオードを示す層構造図。
[図 2]ダイオードの電流-電圧特性を説明するためのグラフ。
[図 3]ダイオードの通電後の劣化を示すグラフ。
[図 4]図 1の p— n接合素子 (ダイオード)の製造工程を示す図。
[図 5]ダイオードの電流 電圧特性を示すグラフ。
[図 6]実施例 1のダイオードの通電後の劣化が無いことを示すグラフ。
[図 7]比較例 1のダイオードの通電後の劣化を示すグラフ。

Claims

請求の範囲
[1] pn接合を有する化合物半導体ェピタキシャル基板を選択成長法により製造する方 法であって、残留歪の平均値が 1. O X 10—5以下である元基板を用いることを特徴と する上記方法。
[2] 前記元基板が、 VGF法又は VB法により製造された元基板である請求項 1記載の 方
法。
PCT/JP2005/015248 2004-08-24 2005-08-23 ｐｎ接合を有する化合物半導体エピタキシャル基板の製造方法 WO2006022245A1 (ja)

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